JPH05267564A - 半導体記憶装置 - Google Patents
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- JPH05267564A JPH05267564A JP4063990A JP6399092A JPH05267564A JP H05267564 A JPH05267564 A JP H05267564A JP 4063990 A JP4063990 A JP 4063990A JP 6399092 A JP6399092 A JP 6399092A JP H05267564 A JPH05267564 A JP H05267564A
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- 239000011159 matrix material Substances 0.000 claims abstract description 17
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置に係り、特に、ｎ
ＭＯＳのメモリセルがマトリクス状に配列された半導体
記憶装置における該メモリセルのレイアウトに関し、メ
モリセルのマトリクス内でコラム方向にとるべき電源線
を考慮した上で各メモリセルのコンタクト窓を共有でき
るようにし、ひいてはメモリセル領域の面積の縮小化に
寄与することを目的とする。 【構成】 メモリセルＭＣのマトリクス内でコラム方向
に各メモリセルのコラムのピッチＰｃと同じ幅で電源線
Ｗｃの領域Ｓを設け、該電源線の領域を挟んで隣合うメ
モリセルのコンタクト窓を共有するようメモリセルを配
置するように構成する。
ＭＯＳのメモリセルがマトリクス状に配列された半導体
記憶装置における該メモリセルのレイアウトに関し、メ
モリセルのマトリクス内でコラム方向にとるべき電源線
を考慮した上で各メモリセルのコンタクト窓を共有でき
るようにし、ひいてはメモリセル領域の面積の縮小化に
寄与することを目的とする。 【構成】 メモリセルＭＣのマトリクス内でコラム方向
に各メモリセルのコラムのピッチＰｃと同じ幅で電源線
Ｗｃの領域Ｓを設け、該電源線の領域を挟んで隣合うメ
モリセルのコンタクト窓を共有するようメモリセルを配
置するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、ｎＭＯＳのメモリセルがマトリクス状に配列
された半導体記憶装置における該メモリセルのレイアウ
トに関する。
り、特に、ｎＭＯＳのメモリセルがマトリクス状に配列
された半導体記憶装置における該メモリセルのレイアウ
トに関する。
【０００２】
【従来の技術】典型的なｎＭＯＳのメモリセルは、図６
に一例として示されるように、高電位の電源線ＶＣＣと
低電位の電源線ＶＥＥの間で、２組のドライバ用トラン
ジスタＱ１，Ｑ２と負荷素子Ｒ１，Ｒ２が交差接続され
た構成を有している。また、このメモリセルと相補ビッ
ト線ＢＬ，ＢＬＸとの間でデータ転送を行うために、そ
れぞれワード線ＷＬの電位に応答してオン・オフするト
ランスファゲート用トランジスタＱ３，Ｑ４が接続され
ている。
に一例として示されるように、高電位の電源線ＶＣＣと
低電位の電源線ＶＥＥの間で、２組のドライバ用トラン
ジスタＱ１，Ｑ２と負荷素子Ｒ１，Ｒ２が交差接続され
た構成を有している。また、このメモリセルと相補ビッ
ト線ＢＬ，ＢＬＸとの間でデータ転送を行うために、そ
れぞれワード線ＷＬの電位に応答してオン・オフするト
ランスファゲート用トランジスタＱ３，Ｑ４が接続され
ている。
【０００３】図７には従来形におけるメモリセルの配置
形態が模式的に示される。図中、ＭＣ’は１つのメモリ
セルを示しており、同図に示すように従来の配置形態で
は、ロウ方向に配列されたメモリセル列における各メモ
リセルは１セル毎に対称に配置されている。なお、Ｃは
ロウ方向に配置された電源線を示し、これは、図６にお
いて符号Ｃで指示された部分に対応している。また、
Ｈ’は各メモリセルＭＣ’と電源線Ｃとのコンタクト窓
を示す。
形態が模式的に示される。図中、ＭＣ’は１つのメモリ
セルを示しており、同図に示すように従来の配置形態で
は、ロウ方向に配列されたメモリセル列における各メモ
リセルは１セル毎に対称に配置されている。なお、Ｃは
ロウ方向に配置された電源線を示し、これは、図６にお
いて符号Ｃで指示された部分に対応している。また、
Ｈ’は各メモリセルＭＣ’と電源線Ｃとのコンタクト窓
を示す。
【０００４】図８には上記配置形態におけるドライバ用
トランジスタのソースとロウ方向の電源線とのコンタク
ト窓の共有形態が示される。図中、同じ番号（例えば
と、と、……）で示される部分が共通のコンタク
ト窓を介して接続されている。また、図９には上記配置
形態に基づくレイアウト・パターンが示される。
トランジスタのソースとロウ方向の電源線とのコンタク
ト窓の共有形態が示される。図中、同じ番号（例えば
と、と、……）で示される部分が共通のコンタク
ト窓を介して接続されている。また、図９には上記配置
形態に基づくレイアウト・パターンが示される。
【０００５】同図において符号Ａ〜Ｋで指示された領域
は、それぞれ図６に示したｎＭＯＳのメモリセルの各部
分に対応している。すなわち、Ｊ，ＦおよびＨはそれぞ
れトランジスタＱ１のソース、ゲートおよびドレイン、
Ｋ，ＧおよびＩはそれぞれトランジスタＱ２のソース、
ゲートおよびドレイン、ＡはトランジスタＱ１のソース
Ｊとロウ方向の電源線Ｃとのコンタクト窓、Ｂはトラン
ジスタＱ２のソースＫと電源線Ｃとのコンタクト窓、Ｄ
はトランジスタＱ１のドレインＨとトランジスタＱ２の
ゲートＧとのコンタクト窓、そして、Ｅはトランジスタ
Ｑ２のドレインＩとトランジスタＱ１のゲートＦとのコ
ンタクト窓を示す。また、Ｃ’はコラム方向に配置され
た電源線、Ｈ1 はロウ方向の電源線Ｃとコラム方向の電
源線Ｃ’とのコンタクト窓を示す。なお、トランスファ
ゲート用トランジスタＱ３，Ｑ４と負荷素子Ｒ１，Ｒ２
のパターンについては省略している。
は、それぞれ図６に示したｎＭＯＳのメモリセルの各部
分に対応している。すなわち、Ｊ，ＦおよびＨはそれぞ
れトランジスタＱ１のソース、ゲートおよびドレイン、
Ｋ，ＧおよびＩはそれぞれトランジスタＱ２のソース、
ゲートおよびドレイン、ＡはトランジスタＱ１のソース
Ｊとロウ方向の電源線Ｃとのコンタクト窓、Ｂはトラン
ジスタＱ２のソースＫと電源線Ｃとのコンタクト窓、Ｄ
はトランジスタＱ１のドレインＨとトランジスタＱ２の
ゲートＧとのコンタクト窓、そして、Ｅはトランジスタ
Ｑ２のドレインＩとトランジスタＱ１のゲートＦとのコ
ンタクト窓を示す。また、Ｃ’はコラム方向に配置され
た電源線、Ｈ1 はロウ方向の電源線Ｃとコラム方向の電
源線Ｃ’とのコンタクト窓を示す。なお、トランスファ
ゲート用トランジスタＱ３，Ｑ４と負荷素子Ｒ１，Ｒ２
のパターンについては省略している。
【０００６】
【発明が解決しようとする課題】上述した従来のメモリ
セルの配置形態では、コラム方向に電源線（図９の例示
では電源線Ｃ’）を配置する場合に、当該電源線を挟ん
で隣合う両側のメモリセルのドライバ用トランジスタの
ソースとロウ方向の電源線（図９のＣ）とのコンタクト
窓（図９のＡまたはＢ）を共有することができない。そ
のため、メモリセルマトリクス内でコラム方向に電源線
を配置する場合には、図９に示すように、隣合うメモリ
セルの間隔を当該電源線の領域の分だけ十分に確保しな
ければならないという不都合がある。
セルの配置形態では、コラム方向に電源線（図９の例示
では電源線Ｃ’）を配置する場合に、当該電源線を挟ん
で隣合う両側のメモリセルのドライバ用トランジスタの
ソースとロウ方向の電源線（図９のＣ）とのコンタクト
窓（図９のＡまたはＢ）を共有することができない。そ
のため、メモリセルマトリクス内でコラム方向に電源線
を配置する場合には、図９に示すように、隣合うメモリ
セルの間隔を当該電源線の領域の分だけ十分に確保しな
ければならないという不都合がある。
【０００７】つまり、従来のメモリセルの配置形態で
は、メモリセルのマトリクス内でコラム方向に電源線を
設ける場合に、当該メモリセルのレイアウト・パターン
と共通部分を持っていないパターンを当該電源線のため
にレイアウトする必要があり、そのために当該電源線の
配線領域の分だけメモリセル領域の面積が増大するとい
う課題があった。
は、メモリセルのマトリクス内でコラム方向に電源線を
設ける場合に、当該メモリセルのレイアウト・パターン
と共通部分を持っていないパターンを当該電源線のため
にレイアウトする必要があり、そのために当該電源線の
配線領域の分だけメモリセル領域の面積が増大するとい
う課題があった。
【０００８】本発明は、かかる従来技術における課題に
鑑み創作されたもので、メモリセルのマトリクス内でコ
ラム方向にとるべき電源線を考慮した上で各メモリセル
のコンタクト窓を共有できるようにし、ひいてはメモリ
セル領域の面積の縮小化に寄与することができる半導体
記憶装置を提供することを目的としている。
鑑み創作されたもので、メモリセルのマトリクス内でコ
ラム方向にとるべき電源線を考慮した上で各メモリセル
のコンタクト窓を共有できるようにし、ひいてはメモリ
セル領域の面積の縮小化に寄与することができる半導体
記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、メモリセルのマトリクス内でコラム方
向に配置すべき電源線を考慮した上で、各メモリセルの
ドライバ用トランジスタのレイアウト・パターンを改良
し、さらに好適には、当該電源線を挟んで隣合うメモリ
セルのコンタクト窓を共有できるようにしている。
め、本発明では、メモリセルのマトリクス内でコラム方
向に配置すべき電源線を考慮した上で、各メモリセルの
ドライバ用トランジスタのレイアウト・パターンを改良
し、さらに好適には、当該電源線を挟んで隣合うメモリ
セルのコンタクト窓を共有できるようにしている。
【００１０】従って、本発明の基本的な形態によれば、
２組のドライバ用トランジスタおよび負荷素子を交差接
続して成るメモリセルがマトリクス状に配列された半導
体記憶装置において、該メモリセルのマトリクス内でコ
ラム方向に各メモリセルのコラムのピッチと同じ幅で電
源線の領域を設け、該電源線の領域を挟んで隣合うメモ
リセルのコンタクト窓を共有するようにメモリセルを配
置したことを特徴とする半導体記憶装置が提供される。
２組のドライバ用トランジスタおよび負荷素子を交差接
続して成るメモリセルがマトリクス状に配列された半導
体記憶装置において、該メモリセルのマトリクス内でコ
ラム方向に各メモリセルのコラムのピッチと同じ幅で電
源線の領域を設け、該電源線の領域を挟んで隣合うメモ
リセルのコンタクト窓を共有するようにメモリセルを配
置したことを特徴とする半導体記憶装置が提供される。
【００１１】本発明の好適な実施形態においては、ロウ
方向の１つのメモリセル列における各メモリセルは、同
じ方向を向くように配置され、且つ、各メモリセルのド
ライバ用トランジスタのソースと前記メモリセルのマト
リクス内でロウ方向に配置された電源線とのコンタクト
窓を共有するように配置されている。また、本発明の更
に好適な実施形態では、ロウ方向の２つのメモリセル列
は、互いに逆方向を向くように配置され、且つ、前記コ
ラム方向の電源線を挟んで隣合うメモリセルのドライバ
用トランジスタのソースと前記メモリセルのマトリクス
内でロウ方向に配置された電源線とのコンタクト窓を共
有するように配置されている。
方向の１つのメモリセル列における各メモリセルは、同
じ方向を向くように配置され、且つ、各メモリセルのド
ライバ用トランジスタのソースと前記メモリセルのマト
リクス内でロウ方向に配置された電源線とのコンタクト
窓を共有するように配置されている。また、本発明の更
に好適な実施形態では、ロウ方向の２つのメモリセル列
は、互いに逆方向を向くように配置され、且つ、前記コ
ラム方向の電源線を挟んで隣合うメモリセルのドライバ
用トランジスタのソースと前記メモリセルのマトリクス
内でロウ方向に配置された電源線とのコンタクト窓を共
有するように配置されている。
【００１２】
【作用】上述した構成によれば、コラム方向に各メモリ
セルのコラムのピッチと同じ幅の電源線の領域を確保す
ることができると共に、当該電源線の領域を挟んで隣合
うメモリセルのコンタクト窓を共有するように各メモリ
セルが配置されているので、従来形に見られたような当
該コラム方向の電源線の配置に伴うパターン面積の増大
といった不都合を解消することができる。これは、メモ
リセル領域の面積の縮小化に寄与するものである。
セルのコラムのピッチと同じ幅の電源線の領域を確保す
ることができると共に、当該電源線の領域を挟んで隣合
うメモリセルのコンタクト窓を共有するように各メモリ
セルが配置されているので、従来形に見られたような当
該コラム方向の電源線の配置に伴うパターン面積の増大
といった不都合を解消することができる。これは、メモ
リセル領域の面積の縮小化に寄与するものである。
【００１３】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００１４】
【実施例】図１には本発明に係る半導体記憶装置におけ
るメモリセルの配置形態の一例が模式的に示される。同
図において、ＭＣは１つのメモリセル、Ｐｃは各メモリ
セルのコラム・ピッチ、Ｗｃはコラム方向に配置された
電源線、Ｓは電源線Ｗｃを含む領域を示し、該領域はコ
ラム・ピッチＰｃと同じ幅に設定されている。また、Ｗ
ｒはロウ方向に配置された電源線、Ｈは該電源線Ｗｒと
各メモリセルにおけるドライバ用トランジスタのソース
（後述）とのコンタクト窓を示す。具体的なレイアウト
・パターンについては後で説明する。
るメモリセルの配置形態の一例が模式的に示される。同
図において、ＭＣは１つのメモリセル、Ｐｃは各メモリ
セルのコラム・ピッチ、Ｗｃはコラム方向に配置された
電源線、Ｓは電源線Ｗｃを含む領域を示し、該領域はコ
ラム・ピッチＰｃと同じ幅に設定されている。また、Ｗ
ｒはロウ方向に配置された電源線、Ｈは該電源線Ｗｒと
各メモリセルにおけるドライバ用トランジスタのソース
（後述）とのコンタクト窓を示す。具体的なレイアウト
・パターンについては後で説明する。
【００１５】図１の配置形態では、ロウ方向に配列され
た各メモリセルは、同じ方向を向くように配置され、且
つ、各メモリセルのドライバ用トランジスタのソースと
ロウ方向の電源線Ｗｒとのコンタクト窓Ｈを共有するよ
うに配置されている。図２には本発明に係る半導体記憶
装置におけるメモリセルの配置形態の他の例が模式的に
示される。なお、各符号については図１の場合と同様で
ある。
た各メモリセルは、同じ方向を向くように配置され、且
つ、各メモリセルのドライバ用トランジスタのソースと
ロウ方向の電源線Ｗｒとのコンタクト窓Ｈを共有するよ
うに配置されている。図２には本発明に係る半導体記憶
装置におけるメモリセルの配置形態の他の例が模式的に
示される。なお、各符号については図１の場合と同様で
ある。
【００１６】図２の配置形態では、ロウ方向に配列され
た２つのメモリセル列は、互いに逆方向を向くように配
置され、且つ、コラム方向の電源線Ｗｃを挟んで隣合う
メモリセルのドライバ用トランジスタのソース（後述）
とロウ方向の電源線Ｗｒとのコンタクト窓Ｈ0 を共有す
るように配置されている。図３には各メモリセルのドラ
イバ用トランジスタ部のレイアウト・パターンが示され
る。
た２つのメモリセル列は、互いに逆方向を向くように配
置され、且つ、コラム方向の電源線Ｗｃを挟んで隣合う
メモリセルのドライバ用トランジスタのソース（後述）
とロウ方向の電源線Ｗｒとのコンタクト窓Ｈ0 を共有す
るように配置されている。図３には各メモリセルのドラ
イバ用トランジスタ部のレイアウト・パターンが示され
る。
【００１７】図中、符号Ａ〜Ｋで指示された領域は、そ
れぞれ図６に示したｎＭＯＳのメモリセルの各部分に対
応している。各対応関係については、図９の場合と同じ
であるのでその説明は省略する。なお、同図に示される
電源線Ｃは、図１，図２に示されるロウ方向の電源線Ｗ
ｒに対応している。図９に示した従来例との対比から明
らかなように、本実施例では、メモリセルのドライバ用
トランジスタ部のレイアウト・パターン（Ａ〜Ｋ）の形
状を変えている（つまり工夫している）。このレイアウ
ト・パターンの改良により、本実施例では、コラム方向
の電源線Ｗｃを挟んで隣合うメモリセルのコンタクト窓
が共有できるような配置構成を可能にしている。
れぞれ図６に示したｎＭＯＳのメモリセルの各部分に対
応している。各対応関係については、図９の場合と同じ
であるのでその説明は省略する。なお、同図に示される
電源線Ｃは、図１，図２に示されるロウ方向の電源線Ｗ
ｒに対応している。図９に示した従来例との対比から明
らかなように、本実施例では、メモリセルのドライバ用
トランジスタ部のレイアウト・パターン（Ａ〜Ｋ）の形
状を変えている（つまり工夫している）。このレイアウ
ト・パターンの改良により、本実施例では、コラム方向
の電源線Ｗｃを挟んで隣合うメモリセルのコンタクト窓
が共有できるような配置構成を可能にしている。
【００１８】図４には図２の配置形態におけるドライバ
用トランジスタのソースとロウ方向の電源線とのコンタ
クト窓の共有形態が示される。図８の場合と同様、同じ
番号（例えばと、と、……）で示される部分が
共通のコンタクト窓を介して接続されている。また、図
５には図２の配置形態に基づくレイアウト・パターンが
示される。
用トランジスタのソースとロウ方向の電源線とのコンタ
クト窓の共有形態が示される。図８の場合と同様、同じ
番号（例えばと、と、……）で示される部分が
共通のコンタクト窓を介して接続されている。また、図
５には図２の配置形態に基づくレイアウト・パターンが
示される。
【００１９】同図において、Ｈ1 はロウ方向の電源線Ｗ
ｒとコラム方向の電源線Ｗｃとのコンタクト窓を示す。
同図に示すように、本実施例では、コラム方向の電源線
Ｗｃの領域Ｓを挟んで隣合うメモリセルのドライバ用ト
ランジスタのソース（図中、ＪまたはＫで示される部
分）とロウ方向の電源線Ｗｒとのコンタクト窓Ｈ0 が共
通化されている。
ｒとコラム方向の電源線Ｗｃとのコンタクト窓を示す。
同図に示すように、本実施例では、コラム方向の電源線
Ｗｃの領域Ｓを挟んで隣合うメモリセルのドライバ用ト
ランジスタのソース（図中、ＪまたはＫで示される部
分）とロウ方向の電源線Ｗｒとのコンタクト窓Ｈ0 が共
通化されている。
【００２０】なお、図５には例示されていないが、本実
施例の好ましい形態において、コラム方向に配置した２
つの電源線Ｗｃに挟まれる１ロウ当たりのメモリセルの
数は４個または８個である。このように本実施例のメモ
リセルの配置形態によれば、メモリセルのマトリクス内
でコラム方向に電源線を配置する際に、各メモリセルの
コラム・ピッチＰｃと同じ幅の電源線Ｗｃの領域Ｓを確
保することができると共に、当該電源線の領域を挟んで
隣合うメモリセルのコンタクト窓を共有するように各メ
モリセルが配置されているので、当該電源線の配置に起
因してパターン面積が増大するといった不都合（従来の
問題点）を解消することができる。これによって、メモ
リセル領域の面積の縮小化を図ることができる。
施例の好ましい形態において、コラム方向に配置した２
つの電源線Ｗｃに挟まれる１ロウ当たりのメモリセルの
数は４個または８個である。このように本実施例のメモ
リセルの配置形態によれば、メモリセルのマトリクス内
でコラム方向に電源線を配置する際に、各メモリセルの
コラム・ピッチＰｃと同じ幅の電源線Ｗｃの領域Ｓを確
保することができると共に、当該電源線の領域を挟んで
隣合うメモリセルのコンタクト窓を共有するように各メ
モリセルが配置されているので、当該電源線の配置に起
因してパターン面積が増大するといった不都合（従来の
問題点）を解消することができる。これによって、メモ
リセル領域の面積の縮小化を図ることができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、コ
ラム方向に各メモリセルのコラムのピッチと同じ幅の電
源線の領域を確保することができ、また、当該電源線の
領域を挟んで隣合うメモリセルのコンタクト窓を共有す
ることが可能となるので、メモリセル領域の面積の縮小
化に大いに寄与する。
ラム方向に各メモリセルのコラムのピッチと同じ幅の電
源線の領域を確保することができ、また、当該電源線の
領域を挟んで隣合うメモリセルのコンタクト窓を共有す
ることが可能となるので、メモリセル領域の面積の縮小
化に大いに寄与する。
【図１】本発明に係る半導体記憶装置におけるメモリセ
ルの配置形態の一例を模式的に示した図である。
ルの配置形態の一例を模式的に示した図である。
【図２】本発明に係る半導体記憶装置におけるメモリセ
ルの配置形態の他の例を模式的に示した図である。
ルの配置形態の他の例を模式的に示した図である。
【図３】図１および図２における各メモリセルのドライ
バ用トランジスタ部のレイアウト・パターン図である。
バ用トランジスタ部のレイアウト・パターン図である。
【図４】図２の配置形態におけるドライバ用トランジス
タのソースとロウ方向の電源線とのコンタクト窓の共有
形態を示す図である。
タのソースとロウ方向の電源線とのコンタクト窓の共有
形態を示す図である。
【図５】図２の配置形態に基づくレイアウト・パターン
図である。
図である。
【図６】ｎＭＯＳのメモリセルの回路構成図である。
【図７】従来形におけるメモリセルの配置形態を模式的
に示した図である。
に示した図である。
【図８】図７の配置形態におけるドライバ用トランジス
タのソースとロウ方向の電源線とのコンタクト窓の共有
形態を示す図である。
タのソースとロウ方向の電源線とのコンタクト窓の共有
形態を示す図である。
【図９】図７の配置形態に基づくレイアウト・パターン
図である。
図である。
ＭＣ…メモリセル Ｐｃ…コラム・ピッチ Ｗｃ…コラム方向の電源線 Ｓ…電源線Ｗｃを含む領域 Ｗｒ…ロウ方向の電源線 Ｈ，Ｈ0 …コンタクト窓
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ 27/10 ４７１ 8728−4Ｍ
Claims (3)
- 【請求項１】 ２組のドライバ用トランジスタおよび負
荷素子を交差接続して成るメモリセルがマトリクス状に
配列された半導体記憶装置において、 該メモリセル（ＭＣ）のマトリクス内でコラム方向に各
メモリセルのコラムのピッチ（Ｐｃ）と同じ幅で電源線
（Ｗｃ）の領域（Ｓ）を設け、該電源線の領域を挟んで
隣合うメモリセルのコンタクト窓を共有するようにメモ
リセルを配置したことを特徴とする半導体記憶装置。 - 【請求項２】 ロウ方向の１つのメモリセル列における
各メモリセルが、同じ方向を向くように配置され、且
つ、各メモリセルのドライバ用トランジスタのソースと
前記メモリセルのマトリクス内でロウ方向に配置された
電源線（Ｗｒ）とのコンタクト窓（Ｈ）を共有するよう
に配置されていることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項３】 ロウ方向の２つのメモリセル列が、互い
に逆方向を向くように配置され、且つ、前記コラム方向
の電源線（Ｗｃ）を挟んで隣合うメモリセルのドライバ
用トランジスタのソースと前記メモリセルのマトリクス
内でロウ方向に配置された電源線（Ｗｒ）とのコンタク
ト窓（Ｈ0)を共有するように配置されていることを特徴
とする請求項１または請求項２に記載の半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063990A JPH05267564A (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
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| KR1019930004261A KR970004615B1 (ko) | 1992-03-19 | 1993-03-19 | 특수한 배선구성의 n-mos 메모리셀을 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063990A JPH05267564A (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267564A true JPH05267564A (ja) | 1993-10-15 |
Family
ID=13245232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063990A Withdrawn JPH05267564A (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5315146A (ja) |
| JP (1) | JPH05267564A (ja) |
| KR (1) | KR970004615B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355036B1 (ko) * | 2000-12-22 | 2002-10-05 | 삼성전자 주식회사 | 크로스 커플드 트랜지스터 쌍의 레이아웃 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1993-03-19 KR KR1019930004261A patent/KR970004615B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355036B1 (ko) * | 2000-12-22 | 2002-10-05 | 삼성전자 주식회사 | 크로스 커플드 트랜지스터 쌍의 레이아웃 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004615B1 (ko) | 1997-03-29 |
| KR930020431A (ko) | 1993-10-19 |
| US5315146A (en) | 1994-05-24 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |