KR970004615B1 - 특수한 배선구성의 n-mos 메모리셀을 갖는 반도체 메모리장치 - Google Patents

Abstract

없음.

Description

특수한 배선구성의 N-MOS 메모리셀을 갖는 반도체 메모리장치.

제1도는 전형적인 N-MOS 메모리 셀(Memory Cell)의 구성을 나타내는 회로 도면.

제2도는 공지기술로서 각각의 메모리 셀의 배열 형태를 나타낸고 있는 도면.

제3도는 제2도의 배열상태에서 열방향으로 있는 각각의 여진 트랜지스터(Driver transistor)의 소스(source)와 전원공급선 사이의 윈도우접점(contact window)의 공유 형태를 나타내고 있는 도면.

제4도는 제2도의 배열형태를 기초로 하여 설계된 배선패턴(Rayout pattern)부를 나타내고 있는 도면.

제5도는 제2도의 배열형태를 기초로 하여 설계된 또다른 배선패턴부를 나타내고 있는 도면.

제6도는 본 발명의 실시예에 의한 반도체 메모리장치에 있어서 각 메모리셀의 배열형태를 나타내고 있는 도면.

제7도는 제6도에 도시한 바와같이 각 메모리 셀에 있어서 여진 트랜지스터부의 배선패턴을 나타내고 있는 도면.

제8도는 제6도의 배열형태에 있어서 열방향으로 있는 각각의 여진트랜지스터 소스와 전원공급선 사이의 윈도우접점 공유형태를 나타내고 있는 도면.

제9도는 제6도의 배열형태를 기초로하여 설계된 배선패턴부를 나타내고 있는 도면.

제10도는 제6도의 배열형태를 기초로 하여 설계된 또다른 배선패턴부를 나타내고 있는 도면.

본 발명은 반도체 메모리장치에 관한 것이다. 특히 반도체 메모리장치에서 N-MOS 메모리 셀(cell)의 배선(layout configulation)구성에 관한 것이고, 격자(Matrix)의 형태로 배열되는 n채널MOS 트랜지스터(n-channel MOS transistor)를 사용하여 구성된다.

일반적으로 반도체 메모리장치에 있어서, 복수개의 메모리 셀이 칩(chip)위에 행렬방향을 따라 격자형태로 배열된다. 이 배열 형태에 있어서 각 메모리 셀을 전형적으로 2세트의 여진트랜지스터와 쌍으로 교차되는 부하소자(load element)를 갖는 플립플롭(flip-flop)과 한쌍의 플립플롭의 데이타를 보유하는 노드(node)와 한쌍의 보조비트선(bit line)사이에 연결되는 한쌍의 전송게이트 트랜지스터(transfer gate transister)를 포함하고 있다. 또한 각각의 메모리 셀에 대해 전원공급을 하기 위한 전원공급선 영역이 메모리 셀 영역과 함께 상기 배열속에 통합되어야 한다.

예를들면, 전원공급선 메모리 셀 격자속에 배열되는 배선 구성에 있어서는 하나의 문제에 부딪히게 된다. 즉, 일반적으로 전원공급선에 대한 배선패턴은 메모리 셀의 배선패턴에 대하여 공유 부분이 없기 때문에, 전원 공급선에 대한 배선패턴을 만들거나 고안해야 하는 어려움이 있고 이 작업은 매우 귀찮은 일이다.

또한, 각 메모리셀의 배열형태 또는 여진트랜지스터 및 전송 게이트 트랜지스터의 각각의 소스/드레인(source and drain)과 전원공급선 및 비트선 사이의 윈도우접점의 공유형태에 의존하기 때문에, 전원공급선에 해당하는 배선영역에 의해 전체적인 칩의 영역이 증가하는 문제가 생긴다.

예를들면, 칩 면적의 증가를 막기 위해서 보조비트선의 패턴사이의 거리를 줄이는 방안을 생각할 수 있다. 그러나, 보조 비트선 사이의 거리를 단순히 줄이게 되면 각각의 트랜지스터를 구성하고 있는 각각의 영역(게이트, 소스, 드레인)의 모양이 변경되어야 하고, 이 모양은 메모리 셀의 배열형태 및 윈도우접점의 공유형태에 의존하게 된다. 이러한 경우, 각 트랜지스터의 게이트폭이나 게이트 길이가 변화되고, 따라서 특성 또한 변하게 된다. 이것은 동작의 신뢰도를 떨어 뜨리는 결과가 초래된다.

선행기술에 대한 문제점들은 뒤에서 본 발명의 실시예와 비교하여 상세히 설명된다.

본 발명의 목적은 칩의 면적이 감소하는 것에 대해 메모리 셀의 면적을 줄일 수 있는 반도체 메모리장치를 제공하고, 반면에 각각의 여진트랜지스터가 균일한 특성을 갖도록 하고, 그것에 의해 동작의 신뢰도를 향상시키기 위함이다.

본 발명의 또 다른 목적은 메모리 셀의 격자에서 전원공급선이 세로방향으로 배열되더라도 전체적인 칩의 면적이 증가하는 것을 막을 수 있는 반도체 메모리장치를 제공하는 것이다. 기본적으로 위에서 언급한 목적들은 각 메모리 셀에서 트랜지터의 배선 구성을 변경하거나 향상시킴으로써 달성할 수 있다. 또한 전원 공급선이 메모리 셀의 격자에서 세로방향으로 되면, 메모리셀의 패턴에 대해 부분적으로 동일한 구성을 갖는 패턴을 활용함으로써 위에서 언급한 목적중의 하나를 달성 할 수 있다.

따라서, 본 발명은 칩의 격자에 배열된 복수개의 메모리셀을 포함하는 반도체 메모리장치를 제공하고 있고, 각각의 메모리 셀을 쌍으로 교차하는 부하소자와 2세트의 여진 트랜지스터 사이에 플립플롭을 포함하고, 그 플립플롭의 데이타를 보유하는 한쌍의 노드와 한쌍의 보조 비트선 사이에 각각 한쌍의 전송게이트 트랜지스터가 연결되고, 해당하는 워드선(word line)에서 전위를 감지하고, 반도체 메모리장치의 구성은 칩의 첫번째 방향에 대해 각각 사선으로 배열된 여진트랜지스터의 게이트영역, 첫번째 방향에 대해 사선으로 배열된 각각의 여진트랜지스터의 소스/드레인영역, 첫번째 방향에 대해 실질적인 직선으로 배열되고, 첫번째 방향으로 형성된 전원공급선에 각각의 여진트랜지스터의 소스/드레인영역을 연결하는 윈도우접점, 그리고 첫번째 방향에 대해 지그재그 방식으로 하나의 윈도우접점에 배열되고 해당하는 비트선에 전송게이트 트랜지스터의 각 소스/드레인영역을 연결하는 윈도우접점으로 이루어진다.

본 발명의 실시 양상에 있어서, 각 여진트랜지스터의 게이트영역과 해당하는 소스/드레인영역이 서로 실질적인 직각으로 교하하게 배열된다.

또한, 반도체 메모리장치는 메모리셀의 격자에서 첫번째 방향에 대해 수직인 두번째 방향으로 배열된 전원 공급선에 대한 영역, 인접한 메모리셀 사이의 갈럼피치(colum pitch)의 폭과 같은 폭으로 고정되는 영역으로 구성되고, 이 영역에 있어서 메모리 셀의 배열은 전원공급선에 대한 영역이 삽입되도록 형성되는 인접한 메모리 셀 사이에서 윈도우 접점을 공유하도록 구성된다.

실시예를 설명할때에 도면과 연결되어 사용되는 동일한 참조부호는 구성요소와 같이 나타내고, 반복되는 설명은 생략한다. 또한 아래에 설명되는 부분에서 "트랜지스터"라는 단어은 이에 대해 특별한 정의가 없는 한n-채널 MOS트랜지스터를 의미한다.

우선, 실시예를 좀더 잘 이해할 수 있도록 관련된 선행기술을 제1도~제5도를 참조하여 설명하겠다.

제1도는 전형적인 n-MOS메모리 셀의 회로 구성도를 설명하기 위한 것이다.

제1도에 도시된 메모리셀은 2세트의 여진트랜지스터 Q1, Q2와 고전압 전원공급선 VCC와 저전압 전원공급선 VEC 사이에 쌍으로 교차하고 있는 부하소자 R1, R2를 갖는 플립플롭과 플립플롭의 데이타를 보유하는 한쌍의 노드와 한쌍의 보조비트선, BL, BLX가 연결되고, 데이터 전송을 효과적으로 하기 위해 워드라인 WL에서 전위를 감지하고 반응하여 ON과 OFF를 반복하는 한쌍의 전송게이트 트랜지스터 Q3, Q4를 포함한다.

제2도는 선행기술에 의한 각 메모리 셀의 배열형태를 나타내고 있다.

이도면에서 참조부호 MC'는 하나의 메모리 셀에 해당하는 영역을 표시하고 있고, 참조부호 C는 제1도에서 참조부호 C로서 표시되는 부분과 동일한 가로방향으로 형성되는 전원공급선을 나타내고 있다. 그리고, 참조 부호 H'는 각 메모리셀 MC'와 전원공급선 C사이에 윈도우접점을 표시하고 있다.

제2도에서 보는 바와같이, 각각의 가로열에 각각의 메모리셀이 가로방향에 대해 지그재그 방식으로 하나씩 셀이 배열된다.

제3도는 제2도의 배열형태에서 가로방향으로 형성되는 여진트랜지스터(Q1, Q2)의 각 소스와 전원공급선(VEE) 사이의 윈도우접점의 공유형태를 나타내고 있다.

이 도면에서 동일한 수치(예를들면, 1과 1,2와2,……에 의해 지시되는 부분은 공통 윈도우접점을 경우하여 서로서로 연결되어 있다.

제4도는 제2도의 배선형태를 기반으로 하여 만들어진 배선패턴의 부분을 나타내고 있다.

이도면을 설명하면, 참조부허 A에서 K까지 지시되는 각각의 영역은 제1도에 도시된 것과 같이 n-MOS메모리셀의 각각의 부분에 해당된다. 전송게이트 트랜지스터 Q3,Q4의 각 패턴과 부하소자 R1,R2는 설명을 단순화시키기 위해 샹략한다. 참조부호 J, F 및 H는 각각 소스, 트랜지스터 Q1의 게이트 및 드레인을 표시하고 있다. 참조부호 K, G 및 I는 각각 소스, 트랜지스터 Q2의 게이트 및 드레인을 표시하고 있다. 참조부호 A는 트랜지스터 Q1의 소스 J와 가로방향으로 형성되는 전원공급선 C 사이이 윈도우접점을 나타내고 있다. 참조부호 B는 트랜지스터 Q2의 소스 K와 전원공급선 C 사이의 윈도우접점을 나타내고 있다. 참조부호 B는 트랜지스터 Q2의 소스 K와 전원공급선 C 사이의 윈도우접점을 나타내고 있다. 참조부호 B는 트랜지스터 Q2의 소스 K와 전원공급선 C 사이의 윈도우접점을 나타내고 있다. 참조부호 D는 트랜지스터 Q1의 드레인 H와 트랜지스터 Q2의 게이트 G 사이의 윈도우접점을 표시하고 있다.

그리고 참조부호 E1,E2는 트랜지스터 Q2의 드레인 I와 트랜지스터 Q1의 게이트 F 사이의 윈도우접점(윈도우접점 F에 해당)을 표시하고 있다. 또한, 참조부호 C'은 세로방향으로 형성되는 전원공급선(VEE)를 표시하고, 참조부호 H1은 가로방향으로 형성되는 전원공급선 C와 세로방향으로 형성되는 전원공급선 C' 사이의 윈도우접점을 표시하고 있다.

제4도의 배선패턴의 구성에 따라서 전원공급선이 메모리 셀의 격자에서 세로방향으로 배열되면, 가로방향으로 형성되는 전원공급선(제4도 C)와 전원공급선 양쪽면 위로, 그 사이에 전원공급선(제4도 C')을 삽입시켜 형성된 인접한 메모리 셀에서 각각의 여진트랜지스터의 각 소스(제4도 J,K) 사이에 윈도우접점(제4도 A,B)을 공유하는 것이 불가하다. 즉, 전원공급선(C')의 양쪽 면 위로 윈도우접점 A, B를 각각 만들어야 한다. 결과적으로 인접한 메모리 셀 사이의 거리가 전원공급선(C')의 폭이 해당하는 영역만큼 충분히 확보되어야 한다는 점에서 단점이 생긴다.

따라서, 전원공급선이 메모리 셀에 대한 선행기술의 배열형태와 같이 세로방향으로 형성된다면, 메모리 셀의 배선패턴에 대해 공유부분이 없는 전원공급선에 대한 배선패턴을 만들어야 한다는 번거로움이 생긴다. 그리고 전체적인 칩의 면적이 문제점으로 지적되고 있는 전원공급선에 해당하는 배선영역 만큼 증가된다.

제5도는 제2도의 배열형태에 기반을 두고 만들어진 배선패턴의 또다른 부분을 나타내고 있다.

이 도면을 설명하면, 참조부호 A에서 K, M, N, BL, BLX 및 WL로 지시되는 각각의 영역은 제1도에 표시된 바와 같이 n-MOS 메모리 셀의 각 부분에 각각 해당된다. 부하소자 R1,R2의 각 패턴은 설명을 단순화 시키기 위해 생략한다. 참조부호 D1,D2는 트랜지스터 Q1의 드레인 H와 트랜지스터 Q2의 게이트 G사이의 윈도우 접점 (윈도우접점 D에 해당)을 표시하고 있다. 또한 참조부호 M, N은 한쌍의 여진게이트 트랜지스터 Q3, Q4의 각 소스와 한쌍의 비트라인 BL, BLX 사이의 윈도우접점을 표시하고 있다. 그리고, 참조부호 M', N'는 인접한 메모리 셀에서 윈도우 접점을 표시하고 있다.

제5도의 배선패턴의 구성에 의하면 여진게이트 트랜지스터의 각 소스와 보조 비트선 사이의 윈도우접점은 가로방향에 대해지그재그방식으로 매 두개의 윈도우 접점(M과 M', N과 N')으로 배열되고, 그 두개의 윈도우 접점은 서로 인접한 다른 메모리 셀에 속한다.

또한 여진트랜지스터의 각 소스와 전원공급선 C 사이의 윈도우접점(A, B)은 가로방향에 대해 지그재그방식으로 매 1개의 윈도우접점으로 배열된다. 따라서, 메모리 셀 영역의 면적을 줄이기 위한 방안으로 상기의 배선 구성을 사용하면, 동일한 메모리셀에 속하는 보조 비트선 BL, BLX의 패턴 사이의 거리를 줄이는 것으로 아주 적절하다.

그러나 비트선 BL, BLX 사이의 거리를 단순히 줄인다면 여진트랜지스터(G,G,I,J,F,H)를 구성하고 있는 각각의 영역들이 제5도의 배선구성에서 명백히 알 수 있듯이 모양이 변하거나 찌그러진다. 따라서 각 여진트랜지스터의 게이트폭이나 길이가 변하게 되고 그에 다른 특성들이 또한 변하게 된다. 이것은 동작의 신뢰도를 떨어뜨리게 되어 좋지 않다.

제6도는 본 발명의 실시예에 의한 반도체 메모리장치에서 각 메모리 셀의 배열형태를 나타내고 있다.

이도면을 설명하면 참조부호 MC는 하나의 메모리 셀에 해당하는 영역을 표시하고 있고, 참조부호 Pc는 인접한 메모리 셀 사이의 칼럼피치를 표시하고 있고, 참조부호 WC는 세로방향으로 형성된 전원공급선을 표시하고 있고, 참조부호 S는 전원공급선 W c를 포함한 영역을 표시하고 있다.

본 발명의 실시예에 있어서, s영역이 칼럼피치 Pc와 같은 폭을 갖도록 배치되더라도 이것이 제한적인 것은 아니다. 또한, 참조부호 Wr은 가로방향으로 형성된 전원공급선을 표시하고 있고, 참조부호 Ho는 전원공급선 Wr과 각각 메모리 셀에서 여진트랜지스터의 각 소스(뒤에 기술함) 사이에 윈도우접점을 표시하고 있다. 이도면에서 설명되는 배열형태에 근거한 구체적인 배선패턴을 뒤에 설명한다.

제6도의 배열형태에 의하면 각각의 메모리 셀이 가로방향에 대해 실질적인 직선형태로 배열된다. 구체적으로 기술하면 각 열에 있는 각각의 메모리셀이 같은 방향으로 향하도록 배열되고 가로방향으로 형성된 전원공급선 Wr과 각 여진트랜지스터의 각각의 소스 사이에 윈도우접점 Ho를 공유하도록 배열된다. 또한 두 개의 인접한 열은 한 열에 있는 각 메모리 셀과 다른 열에 있는 각 메모리 셀이 반대방향으로 향하도록 배열되고, 전원공급선 Wr(가로방향)과 전원공급 Wr(세로방향)을 삽입하도록 형성된 인접한 메모리 셀에서 각 여진트랜지스터의 각각의 소스 사이에 윈도우접점 Ho를 공유하도록 배열된다.

제7도는 제6도에서 표시한 바와같이 각 메모리 셀에서 여진트랜지스터의 배선패턴을 나타내고 있다.

이도면을 설명하면, 참조부호 A에서 K로서 지시되고 있는 각각의 영역은 제1도에서 표시된 것과 같이 n-MOS 메모리셀의 각 부분에 해당된다. 각각의 대응요소들은 제4도에서와 같기 때문에 그에 대한 설명은 생략한다. 참조부호 D1, D2는 트랜지스터Q1의 드레인 H와 트랜지스터 Q2의 게이트 G 사이의 윈도우접점(윈도우접점 D에 해당)을 표시하고 있다.

또한 설명되고 있는 전원공급선 C는 제6도에서 표시된 것과 같이 가로방향으로 형성된 전원공급선 Wr에 해당된다.

본 발명의 실시예(제7도)와 선행기술(제4도)를 비교함으로써 명백한 것처럼 각 메모리 셀의 여진트랜지스터부의 배선패턴(A에서 K까지)의 배열 및 구성은 향상되게 변화되어 있다. 배선 패턴의 향상으로 본 실시예는 전원공급선 Wc(세로방향)를 삽입하도록 구성된 인접한 메모리 셀 사이에 윈도우접점을 공유하게 배열할 수 있다.

제8도는 여진트랜지스터의 각 소스와 제6도의 배열형태에서와 같이 가로방향으로 형성된 전원공급선 사이의 윈도우접점의 공유형태를 나타내고 있다.

제3도에서와 같이 동일한 수치(예를들면, ①과 ①,②와 ②,……)로서 지시되는 부분들은 공유 윈도우접에 의해 서로 연결되어 있다.

제9도는 제6도의 배열형태에 근거하여 만들어진 배선패턴 부분을 나타내고 있다.

이 도면을 설명하면 참조부호 H1은 가로방향으로 형성되어 있는 전원공급선 Wr과 세로방향으로 형성되어 있는 전원공급선 Wc사이의 윈도우접점을 표시하고 있다. 제9도에서 보는 바와 같이 윈도우접점 Ho는 가로방향으로 형성되어 있는 전원공급선 Wr과 세로방향으로 형성되어 있는 전원공급선 Wr의 S 영역을 삽입하도록 형성된 인접한 메모리 셀에서 각 여진트랜지스터의 각각의 소스(참조부호 J 및 K로 지시되는 부분) 사이에서 공유되고 있다.

제4도에서와 같이 전송게이트 트랜지스터(Q3,Q4)와 부하소자(R1,R2)의 각 패턴은 설명을 단순화 시키기 위해 생략한다.

제9도에 도시되어 있지 않지만, 세로방향으로 형성되어 있는 두 개의 인접한 전원공급된 Wc에 의해 삽입된 영역의 한 열당 메모리 셀의 수는 4개나 8개가 좋다.

그리고, 제9도의 배선패턴의 구성에 의하면 전원공급선(wc)은 메모리 셀의 격자에서 세로방향으로 배열되고, 그 전원공급선 wc는 메모리 셀의 배선패턴에 대하여 부분적으로 동일한 배선패턴을 갖도록 칼럼피치 Pc의 폭과 동일한 폭을 갖는 S영역에 형성된다.

그리고, 메모리 셀의 배열은 전원공급선 WC를 삽입하도록 형성되어 있는 인접한 메모리 셀 사이의 윈도우접점 Ho을 공유하게 만들어진다. 따라서 문제가 되고 있는 전원공급선(WC)의 배율로 인해 칩의 면적이 증가되는 선행기술에서 제시한 문제점을 해결할 수 있다.

즉, 메모리 셀 영역과 전원공급선 영역을 포함하는 전체적인 칩 면적을 줄이는 것이 가능하다.

제10도는 제6도의 배열형태에 근거하여 만들어진 또다른 배선패턴을 나타내고 있는, 이 도면은 제7도의 도면에 비교하여 세로방향에 대해 대칭적으로 나타나 있다.

이 도면을 설명하면 참조부호 A에서 K, L, M1, M2, N1, N2, R1, R2, BL, BLX 및 WL에 의해 지시되는 각 영역들은 제1도에 표시된 바와 같이 n-MOS에 메모리 셀의 각 부분에 해당된다.

참조부호 E1, E2는 트랜지스터 Q2의 드레인 I와 트랜지스터 Q1의 게이트 F 사이의 윈도우접점(윈도우접점 E에 해당)을 각각 표시 하고 있고 또한 참조부호 M1,N1은 중간배선층과 비트선 BL,BLX 사이의 윈도우접점을 각각 표시하고 있고, 참조부호 M2, N2는 중간 배선층과 전송게이트 트랜지스터(Q3, Q4)의 각 소스 사이의 윈도우 접점을 각각 표시하고 있다. 따라서 윈도우접점 M₁,M₂는 제1도에 표시된 윈도우접점 M에 해당하고, 윈도우접점 N1,N2는 윈도우 접점 N에 해당한다.

제10도의 배선패턴 구성에 의하면, 전송게이트 트랜지스터의 각 소스와 보조 비트선 사이의 윈도우접점(M1,M2; N1,N2)은 가로방향에 대해 지그재그 방식으로 매 하나의 윈도우접점으로 배열되고, 반면에 여진트랜지스터의 각 소스의 전원공급선 C 사이의 윈도우접점(A, B)는 가로방향에 대해 실질적인 직선으로 배열된다.

그리고, 각각의 여진트랜지스터의 게이트영역(F)과 소스/드레인영역(J, H)은 가로방향(또는 세로방향)에 대해 사선으로 형성되고, 서로 실질적인 직각으로서 교차되게 배열된다. 각 여진트랜지스터의 게이트영역과 해당하는 소스/드레인영역이 서로 교차하는 배열관계0가 인접한 비트선(BL, BLX) 사이의 거리에 관계없이 일정하게 형성된다.

그래서, 인접으로 비트선 사이의 거리가 메모리 셀 영역 면적의 감소를 위해 줄어들더라도 일정한 상태로 각 여진트랜지스터의 폭 및 길이를 유지하는 것이 가능하다. 결과적으로, 각 여진트랜지터는 균일한 특성을 유지할 수 있다. 이것은 동작의 신뢰도를 향상시키는데 기여하게 되고, 또한 각 게이트영역과 이것에 해당하는 소스/드레인영역 사이에 교차되는 배열관계가 일정하기 때문에 반도체 장치를 제조하는데 있어서 감광공정(exposure processing)을 수행할 때 잇점이 있다.

즉, 게이트패턴과 소스/드레인 패턴의 규칙적 배열에 의해 감광을 효과적으로 하는 것이 가능하다.

본 발명이 비록 하나의 실시예를 통해 설명되고 있지만, 이 분야의 통상의 지식인이 본질적인 특징이나 기술 사상내에서 본 발명의 다른 실시예를 만들거나 또는 변경을 하는 것이 가능하다.

Claims (9)

1. 칩(chip)의 격자에 배열된 복수개의 메모리 셀을 포함하고, 각각의 메모리 셀은 2세트의 여진트랜지스터(Q1,Q2)와 쌍으로 교차하는 부하소자(R1,R2)를 갖는 플립플롭과 한쌍의 전송게이트 트랜지스터(Q3,Q4)를 포함하고, 전송게이ㅌ 트랜지스터는 플립플롭(flip-flop)의 데이터블 보유하는 한쌍의 노드와( node)와 한쌍의 보조비트선(BL, BLX) 사이에 각각 연결되고, 이것에 해당하는 워드라인에서 전위에 쉽게 반응하도록 형성되어 있는 반도체 메모리 장치에 있어서, 칩의 첫번째 방향에 대해 사선으로 배열된 각 여진트랜지스터의 게이트 영역(F, G)과 첫번째 방향에 대해 사선으로 배열된 각 여진트랜지스터의 소스/드레인영역(J, H; K,I)과 첫번째방향에 대해 실질적인 직선으로 배열되고, 여진트랜지스터의 각 소스/드레인영역이 첫번째 방향으로 형성되는 전원공급선(C, Wr)에 연결되는 윈도우접점(A, B)과 첫번째 방향에 대해 지그재그방식으로 하나씩 윈도우접점이 배열되고, 전송게이트 트랜지스터의 각 소스/드레인영역이 그것에 해당하는 배트선에 연결되는 윈도우접점(M1,M2,N1,N2)으로 구성되는 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 각각의 여진트랜지스터의 게이트영역과 그것에 해당하는 소스/드레인영역이 서로 실질적인 직각으로 교차하도록 배열되는 것을 특징으로 하는 반도체 메모리장치.
3. 제2항에 있어서, 각각의 여진트랜지스터의 게이트영역과 그것에 해당하는 소스/드레인영역이 서로 교차하는 배열관계가 인접한 비트선 사이의 거리에 관계없이 일정하게 되도록 형성되는 것을 특징으로 하는 반도체 메모리장치.
4. 제2항에 있어서, 상기 메모리 셀의 격자에서 첫번째 방향에 대해 수직한 두번째 방향으로 배열된 전원공급선(Wc)에 대한 영역(S)이 형성되고, 이 영역은 인접한 메모리 셀 사이의 갈컴피치(Pc)의 폭과 동일한 폭으로 이루어지고, 메모리 셀 배열이 그것들 사이에 전원공급선에 대한 영역을 삽입하게 형성되어 있는 인접한 메모리 셀 사이의 윈도우접점(Ho)을 공유하게 만들어진 것을 특징으로 하는 반도체 메모리장치.
5. 제4항에 있어서, 두번째 방향으로 배열된 전원공급선(Wc)이 메모리 셀의 배선패턴에 대해 부분적으로 동일한 배선패턴을 갖도록 형성되어지는 것을 특징으로 하는 반도체 메모리장치.
6. 제4항에 있어서, 첫번째 방향으로 형성되어 있는 각 열에 있는 각각의 메모리 셀이 첫번째 방향에 대해 실질적인 직선으로 배열되는 것을 특징으로 하는 반도체 메모리장치.
7. 제6항에 있어서, 각각의 열중에서 하나의 열에 있는 각각의 메모리 셀이 같은 방향을 향하여 배열되고, 각각의 여진트랜지스터의 각 소스와 첫번째 방향으로 형성되어 있는 전원공급선(Wr) 사이의 윈도우접점(Ho)을 공유하게 되는 것을 특징으로 하는 반도체 메모리장치.
8. 제 항에 있어서, 두개의 인접한 열이 한열의 각 메모리셀과 다른열의 각 메모리 셀이 서로 반대방향으로 향하도록 배열되고, 첫번째 방향의 전원공급선(Wr)과 두번째 방향의 전원공급선(Wc)을 삽입하도록 형성되어 있는 인접한 메모리 셀에서 각각의 여진트랜지스터의 각 소스 사이에 있는 윈도우접점(Ho)을 공유하도록 배열되는 것을 특징으로 하는 반도체 메모리장치.
9. 제1항에 있어서, 복수개의 메모리 셀중의 하나 하나가 n-MOS 메모리 셀인 것을 특징으로 하는 반도체 메모리장치.