JP2574801B2

JP2574801B2 - 半導体記憶装置及びその製造方法

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Publication number: JP2574801B2
Application number: JP62181100A
Authority: JP
Inventors: 修二池田; 怜目黒; 範夫鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-22
Filing date: 1987-07-22
Publication date: 1997-01-22
Anticipated expiration: 2012-01-22
Also published as: JPS6425558A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体記憶装置に関し、特に、スタチック
ランダムアクセスメモリ（SRAM）に適用して有効な技術
に関するものである。

〔従来の技術〕

SRAMのメモリセルは、転送用MISFETと、駆動用MISFET
を有するフリップフロップ回路とで構成されているスタ
チック型回路である。それにも係わらず、ダイナミック
型メモリセルを用いるダイナミックRAMと同様に、SRAM
においてもα線によって基板中に発生する少数キャリア
に起因するソフトエラーが問題になっている。ソフトエ
ラーの防止は、信頼性の向上，集積度の向上に欠くこと
ができない。

本発明者は、1985年８月８日に出願した米国特許出願
番号764,208（特願昭59−218470）に示される、SRAMの
ソフトエラー防止の技術を開発した。この技術では、情
報蓄積ノードである駆動用MISFETの高不純物濃度のｎ型
ドレイン領域の下部に、それと接触する高不純物濃度の
ｐ型半導体領域を設けている。このｐ型半導体領域は、
蓄積ノードのpn接合容量を増加し、少数キャリアによる
情報の反転を防止できる。ｐ型の半導体領域は、ｐ型の
不純物をイオン打込みで導入し、駆動用MISFETのゲート
電極に対して自己整合的に構成される。

〔発明が解決しようとする問題点〕

本発明者が、この技術についてさらに検討した結果、
この技術は高集積化には向いているが、その一方で、ｐ
型半導体領域をゲート電極下のチャネル領域下に構成す
ることができないという問題がある。このため、少数キ
ャリアがチャネル形成領域部分から侵入することを防止
できない。

本発明者は、上述の技術の他に、次のようなSRAMのソ
フトエラー防止の技術を開発した（特願昭59−26074
4）。この技術では、蓄積ノードを含む駆動用MISFETの
下部の深い位置、すなわちドレイン領域と離隔する深い
位置に、高不純物濃度のｐ型半導体領域を設けている。
つまり、このｐ型半導体領域は、α線により生じる少数
キャリア（電子）に対するポテンシャルバリアを構成す
るので、蓄積ノードへの少数キャリアの侵入を防止し、
情報の反転を防止できる。ｐ型の半導体領域は、ｐ型の
不純物を高いエネルギのイオン打込みで導入し、メモリ
セルアレイの略全域に構成される。

この技術によれば、チャネル領域からの少数キャリア
の侵入は防止できるが、その一方で、蓄積ノードのpn接
合容量を増すことができない。このため、ポテンシャル
バリアを越えてしまった少数キャリアによるソフトエラ
ーは防止できない。

本発明の目的は、半導体記憶装置のソフトエラーを防
止する技術を提供することにある。

本発明の他の目的は、半導体記憶装置において、メモ
リセル面積を縮小し、集積度を向上する技術を提供する
ことにある。

本発明の他の目的は、メモリセルのMISFETのしきい値
電圧をあまり変動させることなく、ソフトエラーを防止
する技術を提供することにある。

本発明の他の目的は、製造工程をあまり増加させるこ
となく、メモリセルのMISFETのしきい値電圧をあまり変
動させずにソフトエラーを防止した半導体記憶装置の製
造方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

メモリセルを構成する複数のMISFETのうち、情報とな
る電荷蓄積量の増加に寄与しないMISFETのソース領域又
はドレイン領域よりも蓄積ノードであるMISFETのドレイ
ン領域の接合深さが深くされる。このドレイン領域及び
チャネル形成領域の下部に、このドレイン領域と接触
し、かつドレイン領域と反対導電型の高不純物濃度の半
導体領域を構成する。

〔作用〕

上記した手段によれば、前記ドレイン領域と高濃度の
半導体領域との間のpn接合容量を増加し、情報となる電
荷蓄積量を増加できるので、ソフトエラーを防止するこ
とができるとともに、駆動用MISFETのしきい値電圧に影
響しない位置に前記半導体領域で少数キャリアに対する
ポテンシャルバリアを構成できるので、ソフトエラーを
防止しかつ電気的信頼性を向上することができる。

〔実施例〕

本発明を、高抵抗負荷素子と駆動用MISFETとでフリッ
プフロップ回路を構成するメモリセルを備えたSRAMに適
用した一実施例を説明する。

本発明の一実施例であるSRAMのメモリセルを第１図に
示し、SRAMの入力部を第２図に示す。

なお、実施例の全図において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。

SRAMのメモリセルは、第１図に示すように、一対のデ
ータ線（相補データ線）DL,▲▼とワード線WLとの
交差部に設けられている。すなわち、メモリセルは、一
対の入出力端子を有するフリップフロップ回路と、転送
用MISFETQs₁,Qs₂とで構成されている。

転送用（又はメモリセル選択用のスイッチとしての）
MISFETQsのソース又はドレイン領域の一部がフリップフ
ロップ回路の一つの入出力端子、他方がデータ線DL（▲
▼）、そのゲート電極がロード線WLに、夫々、接続
されている。

フリップフロップ回路は、駆動用MISFETQ₁,Q₂と高抵
抗負荷素子R₁,R₂とで構成されている。すなわち、MISFE
TQ₁と抵抗R₁からなるインバータ回路の入力端子及び出
力端子が、MISFETQ₂と抵抗R₂からなるインバータ回路の
出力端子及び入力端子に、夫々、結合される。駆動用MI
SFETQのドレイン領域は、高抵抗負荷素子Ｒを介して電
源電圧配線Vccに接続されている。駆動用MISFETQのソー
ス領域は、基準電圧（接地電圧）配線Vssに接続されて
いる。電源電圧配線Vccには、例えば、回路の動作電圧
Ｖが印加され、基準電圧配線Vssには、例えば、回路の
接地電位0Vが印加されている。

メモリセルは、その蓄積ノードn₁,n₂に“1",“0"情報
に対応する量の電荷を蓄積することによって、情報を記
憶すると見なすことができる。蓄積ノードn₁,n₂には、
寄生的に容量Ｃが付加されていると見ることができる。
寄生容量Ｃは、主に、MISFETQ₁,Q₂のゲート容量及びド
レイン領域と基板（実際にはウエル領域）との間のpn接
合容量からなる。なお、実際は、容量Ｃは、MISFETQs₁,
Qs₂のソース又はドレイン領域の一方（蓄積ノードであ
る領域）と基板（ウエル領域）との間のpn接合容量も含
む。

SRAMの入力部分は、例えば、第２図に示すように、構
成されている。すなわち、SRAMに対してその外部から必
要な信号を供給する外部端子（ボンディングパッド）B
P,入力段回路（入力バッファ回路又はアドレスバッファ
回路）Ａ及びそれらの間に挿入された静電気破壊防止回
路Ｂで構成されている。

外部端子BPには、外部機器からの出力信号が供給さ
れ、前述のメモリセルアレイ上を延在するデータ線DLと
同一導電層で構成されている。

入力段回路Ａは、例えば、ｐチャネルMISFETQpとｎチ
ャネルMISFETQn₃とで構成されるCMOSインバータ回路で
構成されている。MISFETQp,Qn₃の夫々のゲート電極は、
前記外部端子BPに接続されている。MISFETQp,Qn₃のドレ
イン領域は、互いに接続され、次段回路の出力信号を出
力する。MISFETQpのソース領域は電源電圧用配線Vccに
接続され、MISFETQn₃のソース領域は基準電圧用配線Vss
に接続されている。

入力段回路Ａは、他の回路、例えば、チップイネーブ
ル信号により動作状態とされるCMOSラッチ回路であって
もよい。

静電気破壊防止回路Ｂは、保護抵抗素子R₃,nチャネル
MISFETQn₁,Qn₂で構成されている。

保護素子としての抵抗R₃は、入力段回路の入力つまり
MISFETQpとQn₃のゲートと、外部端子BPとの間に設けら
れ、静電気破壊（入力段回路ＡのMISFETQp,Qn₃のゲート
絶縁膜の破壊）を生じさせるような過大電圧（静電エネ
ルギ）を小さくする（吸収する）ように構成されてい
る。抵抗R₃は、図示しないが、例えば、所定の抵抗値
（例えば1KΩ程度）を有する、不純物（ヒ素，リン又は
ボロン）が導入された多結晶シリコン膜又は半導体領域
で構成されている。

MISFETQn₁,Qn₂の夫々のゲート電極は基準電圧配線Vss
に接続されている。MISFETQn₁のドレイン領域及びMISFE
TQn₂のソース領域は、互いに接続され、抵抗R₃の一端及
び入力段回路Ａに接続されている。MISFETQn₁のソース
領域は基準電圧用配線Vssが接続され、MISFETQn₂のドレ
イン領域は電源電圧用配線Vccに接続されている。このM
ISFETQn₁,Qn₂は、過大電圧をクランプするつまり、所定
の電圧より大きい正電圧又は所定の電圧より小さい負電
圧が外部端子BPに印加された時に、MISFETQn₁又はQn₂が
onすることにより、外部端子BPに印加された静電エネル
ギが電圧Vcc又はVss側に流れる（吸収される）。これに
より、内部回路すなわち入力段回路Ａには、前記所定電
圧より大きい（又は小さい）電圧は印加されない。

入力段回路ＡのMISFETQn₃は、メモリセルの転送用MIS
FETQs（Qs₁,Qs₂）と、静電気破壊防止回路ＢのMISFETQn
₁,Qn₂はメモリセルの駆動用MISFETQ（Q₁,Q₂）ほぼ同様
の構成である。

本発明の一実施例であるSRAMのメモリセルの平面を第
３図で示し、第３図のIV−IV線に沿う断面を第４図で示
す。第３図（及び後述する第６図及び第７図）において
SRAMのメモリセルの構成をわかり易くするために、各導
電層間に設けられるフィールド絶縁膜３以外の絶縁膜は
図示しない。第３図において、最上層の導体層であるデ
ータ線17（DL,▲▼）の一部が図面をわかり易くす
るために省略される。第５図は、前述の回路Ａ及びＢの
MISFETの構成を示す。

第３図及び第４図において、１はn^-型単結晶シリコン
からなる半導体基板、２は半導体基板１の所定の主面部
に設けられたp^-型のウエル領域である。ウエル領域２
は、例えば10¹⁶atoms/cm³程度の不純物濃度で構成され
ている。

半導体素子形成領域の間の半導体基板１の主面には、
フィールド絶縁膜３、ｐ型のチャネルストッパ領域４が
設けられている。フィールド絶縁膜３、チャネルストッ
パ領域４の夫々は、特に第６図に示すように、半導体素
子間を電気的に分離するように構成されている。

転送用MISFETQs₁,Qs₂、駆動用MISFETQ₁,Q₂の夫々は、
特に第７図に示すように、フィールド絶縁膜３で囲まれ
た領域内のウエル領域２の主面に設けられている。

転送用MISFETQsは、ウエル領域２内に形成され、ゲー
ト絶縁膜６、ゲート電極７、ソース、ドレイン領域であ
る一対のｎ型及びn⁺型の半導体領域８及び11で構成され
ている。

駆動用MISFETQは、ウエル領域２内に形成され、ゲー
ト絶縁膜６、ゲート電極７、ソース、ドレイン領域であ
る一対のn⁺型の半導体領域９（及び11）で構成されてい
る。

ゲート電極７は、例えば多結晶シリコン膜の上に高融
点金属シリサイド（MoSi₂,TiSi₂,TaSi₂,WSi₂）膜が設け
られたポリサイド膜で構成されている。また、ゲート電
極７は、多結晶シリコン膜、高融点金属シリサイド膜、
高融点金属（Mo,Ti,Ta,W）膜のいずれかの単層膜、或は
多結晶シリコン膜の部に高融点金属膜を設けた複合膜で
構成してもよい。

駆動用MISFETQのゲート電極７の一端部は、ゲート絶
縁膜６に設けられた接続孔6Aを通して半導体領域９及び
11に直接に接続されている。

複数の転送用MISFETQsのゲート電極７が一体に形成さ
れ、フィールド絶縁膜３上を列方向に延在するワード線
（WL）7Aを構成する。

駆動用MISFETQのソース領域として使用される半導体
領域９及び11は、接続孔6Aを通して、ゲート電極７と同
一導電層で構成される基準電圧配線7Bが接続されてい
る。

高濃度の半導体領域11は、ソース領域又はドレイン領
域として使用される。半導体領域11は、ゲート電極７及
びその側部に設けられたサイドウオール絶縁膜10をマス
クとして用いたイオン打込みによって、形成される。

なお、全ての平面図において、図面をわかり易くする
ために、半導体領域８及びサイドウオール絶縁膜10は省
略されている。

半導体領域11は、例えば10²¹atoms/cm³程度の不純物
濃度を有し、ｎ型不純物例えば、ヒ素を導入することに
よって形成し、0.25μｍ程度の接合深さで構成する。

転送用MISFETQsの低濃度（低不純物濃度）の半導体領
域８は、高濃度（高不純物濃度）の半導体領域11とチャ
ネル形成領域（ウエル領域２）との間に設けられてい
る。半導体領域８は、所謂、LDD構造のMISFETを構成す
るために形成される。なお、MISFETQsは、必ずしもLDD
構造でなくともよく、例えば、そのソース及びドレイン
領域が領域11からなるものであってもよい。半導体領域
８は、例えば10¹⁸atoms/cm³程度の不純物濃度を有し、
ｎ型不純物、例えばリンを導入することによって形成
し、0.10μｍ程度の接合深さで構成する。

高濃度の半導体領域９は、メモリセルの蓄積ノードつ
まり情報となる電荷蓄積量の向上に寄与する部分（容量
Ｃを構成する部分）のウエル領域２の主面部に設けられ
ている。つまり、半導体領域９は、主として、駆動用MI
SFETQのドレイン領域に設けられている。また、半導体
領域９は、情報となる電荷蓄積量の向上に寄与する転送
用MISFETQsのソース領域又はドレイン領域の一方（駆動
用MISFETQと接続される側）の半導体領域11の一部分に
も設けられている。この半導体領域９、転送用MISFETQs
の半導体領域11に比べて、駆動用MISFETQのドレイン領
域の接合深さを深く構成する。なお、半導体領域９は、
この実施例では、製造上の点から駆動用MISFETQのソー
ス領域にも形成される。

半導体領域９は、具体的には、第３図及び第７図に符
号９を付けた一点鎖線で囲まれた領域内であって、フィ
ールド絶縁膜３及びゲート電極７に対して自己整合的に
構成される。この半導体領域９は、10²⁰〜10²¹atoms/cm
³程度の不純物濃度を有し、ｎ型不純物例えば、リンを
導入することによって形成され、0.4〜0.5μｍ程度の接
合深さを有するように構成する。

駆動用MISFETQのドレイン領域として使用される半導
体領域11を含むように又は包むように、半導体領域９を
設けて接合深さを深く構成する。これにより駆動用MISF
ETQのゲート電極７下へ（チャネル形成領域側へ）の半
導体領域９の回り込みが大きくなる。半導体領域９（ド
レイン領域）とゲート電極７との重なる面積を増加する
ことにより、ゲート容量を増加し、容量Ｃの電荷蓄積量
を増加することができる。したがって、ウエル領域２内
にα線で生じる少数キャリアが情報蓄積用容量素子Ｃに
侵入した場合、情報の反転を生じ難くすることができる
ので、ソフトエラーを防止することができる。

駆動用MISFETQは、ゲート電極７のチャネル長寸法
（ゲート長寸法）を大きく構成してもよい。この場合、
ゲート容量を増加でき、またチャネル形成領域側への半
導体領域９の回り込みがあっても実効チャネル長を確保
できる。

このように構成されるメモリセルにおいて、さらに、
情報となる電荷蓄積量の向上に寄与する部分（容量Ｃを
構成する部分）のウエル領域２にp⁺型半導体領域５が設
けられている。具体的には、半導体領域５は、少なくと
も駆動用MISFETQのドレイン領域として使用される半導
体領域９（蓄積ノード）及びチャネル形成領域の下であ
って、半導体領域９とウエル領域２とのpn接合面に接触
する深い位置に構成される。半導体領域５は、半導体領
域11とは接触しないような位置、あるいは接触してもよ
れによって増加する接合容量が無視できるような位置、
つまり実質的に半導体領域11と接触しない位置に形成さ
れる。

半導体領域５は、半導体領域９とのpn接合容量を積極
的に増加させながら、駆動用MISFETQのチャネル形成領
域に影響を及ぼさない程度の深い位置及び不純物濃度と
で構成する。半導体領域５の不純物がMISFETQのチャネ
ル形成領域に拡散すると、基板効果定数が大きくなり、
MISFETQのしきい値電圧が高くなる。このためメモリセ
ルへの情報書込動作時の書込電圧が低下し、安定な情報
書込動作が行えない。

半導体領域５は、具体的に例えば、10¹⁷〜10¹⁸atoms/
cm³程度の不純物濃度を有し、ｐ型不純物、例えばボロ
ンを導入することによって、0.7μｍ程度の深さに不純
物濃度のピークを有するように構成する。半導体領域５
は、例えばフィールド絶縁膜３をマスクとしてｐ型不純
物を導入し、メモリセルの略全域（フィールド絶縁膜３
下を除く領域）に構成する。なお、半導体領域５は、メ
モリセルアレイ以外の周辺回路に構成してもよいが、特
にしきい値電圧を低減して動作速度の高速化を図りたい
部分には構成しなくともよい。

転送用MISFETQsのソース領域又はドレイン領域（半導
体領域11）に比べて、駆動用MISFETQのドレイン領域を
接合深さが深い半導体領域９で構成しているので、この
半導体領域９及びチャネル形成領域の下部の深い位置の
ウエル領域２の主面部に、半導体領域９と接触する高濃
度の半導体領域５を設けることができる。従って、駆動
用MISFETQのしきい値電圧に変動を生じることなく、α
線により生じるキャリアに対してポテンシャルバリアを
構成することができるとともに、比較的高濃度の半導体
領域５と高濃度の半導体領域９とで構成されるpn接合容
量を増加することができる。

したがって、情報書込動作時の電気的信頼性を向上し
つつ、蓄積ノードに少数キャリアが侵入することを防止
し、かつ少数キャリアが蓄積ノードに侵入したとして
も、情報の反転を生じないようにすることができるの
で、ソフトエラーを防止することができる。ソフトエラ
ーを防止することにより、メモリセル面積を縮小するこ
とができるので、SRAMの集積度を向上することができ
る。

MISFETQ,Qs上には、それらを覆う例えばシリコン酸化
膜からなる層間絶縁膜12が設けられている。所定の半導
体領域11の上部の層間絶縁膜12には、接続孔13が設けら
れている。

前記メモリセル内の層間絶縁膜12上には、電源電圧配
線（Vcc）14A及び高抵抗負荷素子（R₁,R₂）14Bが設けら
れている。その形状をわかり易くするために、第８図に
配線14A及び抵抗14Bのみの平面形状を示す。

高抵抗負荷素子14Bの一端部は、電源電圧配線14Aと一
体に形成されることによって、これに接続されている。
高抵抗負荷素子14Bの他端部は、接続孔13を通してMISFE
TQs₁,Qs₂の半導体領域９及び11及びMISFETQ₁,Q₂のゲー
ト電極７と電気的に接続されている。

前記電源電圧配線14A、高抵抗負荷素子14Bの夫々は、
不純物の導入で抵抗値が制御できる導電層、例えば多結
晶シリコン膜で構成されている。電源電圧配線14Aは、
抵抗値を低減するためにｎ型の不純物、例えばヒ素及び
又はリンが導入された多結晶シリコン膜で構成されてい
る。高抵抗負荷素子14Bは、前記不純物が導入されてい
ない所謂ノンドープの多結晶シリコン膜で構成されてい
る。すなわち、第８図に符号14Bを符した一点鎖線で囲
まれた領域をフォトレジストで覆った状態で配線14Aを
形成するための不純物が導入される。

15は、電源電圧配線14A及び高抵抗負荷素子14Bを覆う
例えば、シリコン酸化膜からなる層間絶縁膜、16はMISF
ETQsの半導体領域11の上の絶縁膜6,12,15を除去して設
けられた接続孔である。

17はデータ線DL,▲▼であり、接続孔16を通してM
ISFETQsの半導体領域11と電気的に接続され、層間絶縁
膜15の上部を行方向に延在するように構成されている。
データ線17は、アルミニウム膜又は所定の添加物（Si,C
u）が含有されたアルミニウム膜等で構成されている。

第５図は、内部回路Ａを構成するｐ及びｎチャネルMI
SFETQp及びQn₃と、静電気破壊防止回路Ｂを構成するｎ
チャネルMISFETQn₁（及びQn₂）の構成を示す。

MISFETQn₃は、p^-型ウエル領域２に形成され、ゲート
絶縁膜６、ゲート電極７、ソース、ドレイン領域である
一対のｎ型及びn⁺型半導体領域８及び11で構成されてい
る。MISFETQn₃は、MISFETQsと略同様に構成されてい
る。MISFETQn₁（及びQn₂）は、p^-型ウエル領域２に形成
され、ゲート絶縁膜６、ゲート電極７、ソース、ドレイ
ン領域である一対のn⁺型の半導体領域９で構成されてい
る。MISFETQn₁,Qn₂の夫々は、MISFETQと略同様に構成さ
れている。ｐチャネルMISFETQpは、n^-型半導体基板１内
に形成され、ゲート絶縁膜６、ゲート電極７、ソース、
ドレイン領域である一対のp⁺型の半導体領域18で構成さ
れている。

半導体領域９は、入力段回路ＡのMISFETQp及びLDD構
造のMISFETQn₃の静電気破壊耐圧に比べて、MISFETQn₁,Q
n₂のドレイン領域とソース領域との間のブレークダウン
電圧（表面ブレークダウン電圧又はパンチスルー電圧）
が低くなるように構成されている。つまり、半導体領域
９は、入力段回路Ａが静電気破壊を生じる前に、静電気
破壊防止回路Ｂで過大電圧をクランプし、内部回路つま
り入力段回路Ａの静電気破壊耐圧を向上できる。本発明
は、このように静電気破壊耐圧を高めるためにSRAMの周
辺回路部分に設けられる半導体領域９を、内部回路を構
成するメモリセル部分に積極的に設けた点が一つの特徴
である。

MISFETQn₁及びQn₂とMISFETQn₃は、メモリセル形成用
ウエル領域２とは異なるウエル領域であって、互いに独
立したウエル領域２内に夫々形成される。また、チャネ
ルストッパ領域４は、ウエル領域２内のフィールド絶縁
膜３下に形成される。

なお、第５図において、MISFETQn₁（及びQn₂）のチャ
ネル長がMISFETQn₃のそれとほぼ等しく描かれている
が、実際は、ブレークダウン電圧を適正な大きさにする
ため、MISFETQn₃のそれよりかなり大きくされる。

17は、データ線（DL）17と同一工程で形成されるアル
ミニウム層からなるソース電極及びドレイン電極又は配
線である。なお、抵抗R₃は、図示しないが、第２層目の
多結晶シリコン膜14A（不純物を導入した部分）と同一
の領域で形成される。

第５図には示していないが、MISFETQn₁のドレイン領
域及びMISFETQn₂のソース領域（外部端子BPに接続され
る側）のみを、半導体領域９で形成してもよい。また、
メモリセル内のp⁺型半導体領域５と同一工程で形成され
る領域を、静電気破壊防止回路Ｂの回路素子つまりMISF
ETQn₁及び／又はQn₂の下に形成してもよい。これによ
り、通常動作時の誤動作を防止しつつブレークダウン電
圧を小さくできる。

次に、本実施例の製造方法について、第９図乃至第14
図（各製造工程毎におけるメモリセルの要部断面図）を
用いて簡単に説明する。

まず、単結晶シリコンからなるn^-型の半導体基板１
に、p^-型のウエル領域２を形成する。

この後、半導体素子形成領域間のウエル領域２の主面
に、周知の技術によりフィールド絶縁膜３及びｐ型のチ
ャネルストッパ領域４を形成する。

そして、第９図に示すように、半導体素子形成領域の
ウエル領域２の主面上に、基板１主面の熱酸化によりゲ
ート絶縁膜６を形成する。

第９図に示すゲート絶縁膜６を形成する工程の後に、
第10図に示すように、ウエル領域２の主面部にp⁺型の半
導体領域５を形成する。半導体領域５は、主としてフィ
ールド絶縁膜３を不純物導入用マスクとして用い、例え
ば10¹³atoms/cm²程度のボロンを300KeV程度のエネルギ
のイオン打込みで導入し、アニールすることで形成す
る。このとき、メモリセルアレイ以外の回路（周辺回
路）、例えば第２図に示す回路等の形成領域は、ホトレ
ジスト膜によって覆われる。従って、p⁺型領域５はメモ
リセルアレイ内のみに形成される。なお、前述のように
p⁺型領域５を、周辺回路の一部、例えばMISFETQn₁,Qn₂
の形成領域に形成してもよい。

第10図に示す半導体領域５を形成する工程の後に、所
定のゲート絶縁膜６を除去し、第11図に示すようにダイ
レクトコンタクト用の接続孔6Aを形成する。

この後、ゲート絶縁膜６の所定上部にゲート電極７を
形成するとともに、ワード線7A及び基準電圧配線7Bを形
成する。ゲート電極７、ワード線7A及び基準電圧配線7B
の夫々は、例えば、多結晶シリコン層7aの上部に高融点
金属シリサイド膜7bを形成したポリサイド膜で構成す
る。多結晶シリコン膜7aは、例えばCVDで形成し、高融
点金属シリサイド膜7bは、例えばスパッタで形成する。
符号は付けないが、多結晶シリコン膜7aに抵抗値を低減
するために拡散された不純物は、接続孔6Aを通してウエ
ル領域２の主面に拡散し、ソース領域又はドレイン領域
の一部として使用されるｎ型の半導体領域（符号は付け
ていない）を形成するようになっている。このｎ型の半
導体領域は、半導体領域５と接触するように充分深く拡
散し、情報となる電荷蓄積量をさらに向上してもよい。

そして、第11図に示すように、ゲート電極７の側部の
ウエル領域２の主面に、LDD構造を構成するためのｎ型
の半導体領域８を形成する。半導体領域８は、主として
ゲート電極７及びフィールド絶縁膜３をマスクとして用
い、ｎ型の不純物例えば、リンをイオン打込みで導入す
ることで形成する。このとき、ｐチャネルMISFET（例え
ばQp）形成領域は、ホトレジスト膜によって覆われる。
領域８のためのリンは領域９が形成されるべき部分、つ
まりMISFETQ₁,Q₂,Qn₁,Qn₂形成領域にも導入される。ｐ
チャネルMISFETを覆うホトレジスト膜がMISFETQ₁,Q₂,Qn
₁,Qn₂を覆うようにしてもよい。

第11図に示す半導体領域８を形成する工程の後に、第
12図に示すように、情報となる電荷蓄積量を向上する部
分のウエル領域２（半導体領域８）の主面部に半導体領
域９を形成する。この半導体領域９は前述したように、
静電気破壊防止回路Ｂのクランプ用MISFETQn₁,Qn₂のド
レイン領域、ソース領域９と同一製造工程で形成する。
半導体領域９は前記第３図及び第７図に符号を付けた一
点鎖線で囲まれた領域内に形成され、ゲート電極７及び
フィールド絶縁膜３をマスクとして用い、ｎ型の不純物
を導入することで形成できる。このｎ型の不純物を導入
する工程において、ｎ型の不純物が導入されない領域
（符号９を付けて一点鎖線で囲まれた領域以外）は、フ
ォトレジスト膜等のマスクで覆われる。さらに、このフ
ォトレジストマスクによって、ｐチャネルMISFET形成領
域が、また、覆われる。半導体領域９は、半導体領域５
と接触する深い接合深さを有するように、例えば５×10
¹⁵atoms/cm²程度のリンを、50KeV程度のエネルギのイオ
ン打込みで導入し、950℃で30分間アニールすることで
形成できる。領域９の形成のためのイオン打込みは、蓄
積ノードの寄生容量Ｃを構成するゲート容量を大きくす
るため、ゲート電極７をマスクに用いる。領域９は、領
域８より高い不純物濃度を有し、かつ、領域８と同じく
ゲート電極７をマスクとする。このため、ゲート電極７
の両側の基板内において、領域９は領域８をその内部に
含む、又は包む。

駆動用MISFETQのドレイン領域として使用される半導
体領域９が、クランプ用MISFETQn₁,Qn₂のドレイン領
域、ソース領域と同一製造工程で形成されることによ
り、領域９形成のため専用の不純物導入工程を設ける必
要がない。

第12図に示す半導体領域９を形成する工程の後に、ゲ
ート電極７の側部にサイドウオール絶縁膜10を形成す
る。絶縁膜10は、例えば、基板１の全主面上にCVDで形
成した酸化シリコン膜に、反応性イオンエッチング（RI
E）等の異方性エッチングを施すことで形成できる。

この後、第13図に示すように、ソース領域又はドレイ
ン領域として使用されるn⁺型の半導体領域11を形成す
る。半導体領域11は、ヒ素を例えば10¹⁵atoms/cm²80KeV
程度のエネルギのイオン打込みで導入することで形成す
る。領域11のためのヒ素は、領域９内にも導入される
が、何ら支障はない。領域９のためのリンの拡散速度が
領域11のためのヒ素のそれより大きく、かつ、領域11が
絶縁膜10によって規定されるので、MISFETQ,Qn₁,Qn₂の
ゲート電極７近傍では、領域11は領域９に含まれる、又
は包まれる。このとき、ｐチャネルMISFET形成領域は、
フォトレジスト膜からなるマスクによって、覆われる。

なお、半導体領域11は半導体領域９を形成する工程の
前に形成してもよい。

図示していないがこの後、ｐチャネルMISFETQpのソー
ス領域及びドレイン領域として使用されるp⁺型の半導体
領域18は、領域18のためのボロンの拡散係数がリンやヒ
素より大きいので、半導体領域11を形成する工程の後に
形成される。

第13図に示す半導体領域11を形成する工程の後に、CV
Dによりシリコン酸化膜からなる層間絶縁膜12を基板１
上全面に形成し、所定の部分の層間絶縁膜12を除去して
接続孔13を形成する。

この後に、第14図に示すように、層間絶縁膜12上に電
源電圧配線14A、高抵抗負荷素子14Bの夫々を形成する。
電源電圧配線14A、高抵抗負荷素子14Bは、層間絶縁膜12
上の全面にCVDにより多結晶シリコン膜を形成し、この
多結晶シリコン膜に抵抗値を低減するｎ型の不純物を導
入するか否かで形成する。

第14図に示す電源電圧配線14A、高抵抗負荷素子14Bの
夫々を形成する工程の後に、CVDによりシリコン酸化膜
からなる層間絶縁膜15を形成し、接続孔16を形成する。
そして、前記第３図及び第４図に示すように、接続孔16
を通してMISFETQsの一方の半導体領域11と電気的に接続
するように、層間絶縁膜15上にスパッタによりアルミニ
ウム膜からなるデータ線17を形成する。

この後、図示しないが基板１上全面に最終のパッシベ
ーション膜が形成され、ボンディングパッド上に、前記
パッシベーション膜を除去することにより、開口が形成
される。

この明細書において、前述の米国特許出願番号764,20
8が引例として用いられる。第１図，第３図，第４図，
第６図乃至第14図に示されたSRAMは、領域５及び９を除
いて、この引例に開示されたSRAMと類似である。本発明
に従う領域５は、フィールド絶縁膜をマスクとして用い
ることにより形成され、かつ、MISFETQs及びQn₃のソー
ス、ドレイン領域には実質的に接しないように形成され
る。本発明に従って形成される領域９は、ソース、ドレ
インを構成するための他の領域11（及び８）よりも深
く、かつ、メモリセルのMISFET及び周辺回路のMISFETの
両方に設けられる。SRAMの領域５及び９以外の部分は、
基本的に出願番号764,208の明細書に開示された方法に
よって形成できる。

この明細書において、また、1985年12月３日に出願さ
れた米国特許出願番号804,120が引例として用いられ
る。第２図及び第５図に開示された周辺回路のMISFETQp
とQn₃は、この出願番号804,120の明細書に示された方法
によって形成できる。

以上本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を違脱しない範囲におい
て種々変形し得ることは勿論である。

MISFETQn₁のように深い半導体領域９を持つMISFET
が、第15図に示す出力回路Ｃの静電気破壊防止回路Ｄを
構成してもよい。CMOSインバータを構成するＰチャネル
MISFETQp₂及びＮチャネルMISFETQn₄は、夫々MISFETQp及
びMISFETQn₃と同一構成とされる。このCMOSインバータ
の出力は、出力用外部端子BPに供給される。外部端子BP
と電位VccとVssとの間に、夫々そのゲートに固定電位例
えばVssが印加されたＮチャネルMISFETQn₅,Qn₆が接続さ
れる。MISFETQn₅とQn₆は第５図に示すMISFETQn₁（Qn₂）
と同一の構造とされる。

第２図に示すMISFETQn₃及び第15図に示すMISFETQn
₄が、MISFETQn₁（Qn₂）と同一の構造を有していてもよ
い。すなわち、深い領域９を持つMISFETは、外部端子BP
にそのソース、ドレイン又はゲートが接続されるMISFET
に適用できる。

MISFETQn₁,Qn₂,Qn₅,Qn₆の下に、第16図に示すようにp
⁺型半導体領域５が形成されてもよい。これにより、通
常の電圧範囲（０〜5V）での動作に不都合を生じること
なく、MISFETのブレークダウン電圧を小さくでき、次段
の回路の回路素子（MISFET）の破壊防止に有効である。

静電気破壊防止回路Ｂのクランプ用MISFETQn₁,Qn₂の
領域９と、メモリセルの駆動用MISFETQの接合深さの深
い領域９とを、夫々別々の製造工程で形成してもよい。

深い半導体領域９は、ゲート電極７形成前に形成して
もよい。第10図の工程の後、例えばホトレジスト膜から
なるマスクが、MISFETQp,Qs,Qn₃等の形成領域を覆うよ
うに、かつ、MISFETQs,Qn₁,Qn₂のゲート電極７に相当す
る領域を覆うように形成される。この状態で領域９形成
のためのイオン打込みが行なわれる。この場合、ゲート
電極７と領域９との間のマスク合せ余裕が必要である。

深い領域９は、また、この明細書に引例として用いら
れる1986年２月３日に出願された米国特許出願番号825,
587に記載される方法によって形成されてもよい。

本発明は、ｐチャネルMISFETからなる負荷素子と駆動
用ＮチャネルMISFETとでフリップフロップ回路を構成す
るメモリセルを備えたSRAMに適用することができる。す
なわち、抵抗Ｒに代えてｐチャネルMISFETを用いてもよ
い。フリップフロップ回路は、夫々がｐチャネルMISFET
と駆動用ＮチャネルMISFETからなる２つのCMOSインバー
タ回路によって、構成される。２つのCMOSインバータ回
路の入力及び出力は、互いに接続されラッチ回路を構成
する。この場合、メモリセルのｐチャネルMISFETは、第
５図に示すMISFETQpと同一構造であってもよい。又、メ
モリセルのｐチャネルMISFETは、MISFETQs₁又はQ
₁（Q₂）の各半導体領域の導電型を反対にした構造と同
一であってよい。ウエル領域２に相当する反対導電型の
領域（n^-型ウエル領域）は形成してもしなくともよい。
メモリセルのｐチャネルMISFETの少なくともドレイン領
域を深い領域とし、かつ、これに接する埋込型のn⁺型の
半導体領域を形成することによって、さらに蓄積ノード
の寄生容量Ｃを増すことができる。

メモリセルのｐチャネルMISFETは、多結晶シリコン層
14を利用して形成してもよい。

本発明は、スタティック回路で構成されたメモリセル
を有する半導体記憶装置に広く有効である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。

転送用MISFETと駆動用MISFETとでメモリセルを構成す
るSRAMにおいて、情報となる電荷蓄積量の増加に寄与し
ない転送用MISFETのソース領域又はドレイン領域に比べ
て、駆動用MISFETのドレイン領域の接合深さを深く構成
し、該駆動用MISFETのドレイン領域及びチャネル形成領
域の下部に、駆動用MISFETのドレイン領域と接触し、か
つドレイン領域と反対導電型の高濃度の半導体領域を構
成することにより、前記ドレイン領域と高濃度の半導体
領域とでpn接合容量を増加し、情報となる電荷蓄積量を
向上できるので、ソフトエラーを防止することができる
とともに、駆動用MISFETのしきい値電圧に影響しない位
置に前記半導体領域で少数キャリアに対するポテンシャ
ルバリア領域を構成できるので、ソフトエラーを防止し
かつ電気的信頼性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるSRAMのメモリセルを
示す回路図、第２図は、本発明の一実施例であるSRAMの入力部を示す
回路図、第３図は、本発明の一実施例であるSRAMのメモリセルを
示す平面図、第４図は、第３図のIV−IV線で沿った断面図、第５図は、SRAMの周辺回路の構成を示す断面図、第６図乃至第８図は、第３図メモリセルの一部を示す平
面図、第９図乃至第14図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程毎の要部断面図、第15図は、本発明が適用されるSRAMの出力部を示す回路
図、第16図は、本発明の他の実施例を示す断面図。図中、１……半導体基板、３……フィールド絶縁膜、６
……ゲート絶縁膜、７……ゲート電極、10……サイドウ
ォール絶縁膜、12,15……層間絶縁膜、6A,13,16……接
続孔、14B,R……高抵抗負荷素子、Ｑ……MISFETであ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−24663（ＪＰ，Ａ) 特開昭61−97963（ＪＰ，Ａ) 特開昭62−249474（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の第１半導体領域の主面に、転
送用MISFETと、駆動用MISFETを有するフリップフロップ
回路とを含むメモリセルを備えた半導体集積回路装置で
あって、前記駆動用のMISFETのゲート電極下に回り込む
ソース領域及びドレイン領域が前記転送用MISFETのゲー
ト電極下に回り込むソース領域及びドレイン領域に比べ
て前記第１半導体領域の内部に向かって深く形成され、
かつ深く形成された前記転送用MISFETのソース領域及び
ドレイン領域の不純物濃度が前記転送用MISFETのゲート
電極下に回り込むソース領域及びドレイン領域に比べて
高い濃度を有し、前記第１半導体領域の内部に前記駆動
用MISFETのソース領域及びドレイン領域に接し、前記第
１半導体領域と同一導電型でそれよりも高い不純物濃度
の第２半導体領域を有することを特徴とする半導体集積
回路装置。
【請求項２】第１導電型の第１半導体領域の主面に、転
送用MISFETと、駆動用MISFETを有するフリップフロップ
回路とを含むメモリセルを備えた半導体集積回路装置の
製造方法であって、（１）前記第１半導体領域の主面にその主面を選択的に
酸化することによりフィールド絶縁膜を形成する工程、（２）前記フィールド絶縁膜を形成した後、前記第１半
導体領域の内部にその第１半導体領域と同一導電型であ
って、その不純物濃度よりも高濃度を有した第２半導体
領域を形成する工程、（３）前記フィールド絶縁膜が形成されていないところ
の前記第１半導体領域の主面部分にゲート絶縁膜を介し
て転送用及び駆動用のゲート電極をそれぞれ形成する工
程、（４）前記転送用及び駆動用のゲート電極の側部にそれ
ぞれ規定された第２導電型の比較的低濃度の第３半導体
領域を所定の不純物導入により形成する工程、（５）前記駆動用のゲート電極の側部に規定された第２
導電型の比較的高濃度で、かつ前記第２半導体領域に一
部が接する深い第４半導体領域を前記第３半導体領域を
含むようにして所定の不純物導入により形成する工程、（６）前記転送用及び駆動用のゲート電極の側部にそれ
ぞれサイドウオール絶縁膜を形成する工程、（７）前記転送用のゲート電極の側部に規定された第２
導電型の比較的高濃度で、かつ前記第３半導体領域に一
部が接する第５半導体領域を所定の不純物導入により形
成する工程、とを含む半導体集積回路装置の製造方法。