JPH01144655A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、Ｓ　ＲＡ
　Ｍ　（Ｓ　ｔａｔｉｃ尺ａｎｄｏｍ　Ａｃｃｅｓｓ　
Ｍｅｍｏｒｙ）を有する半導体集積回路装置に適用して
有効な技術に関するものである。

〔従来の技術〕

ＳＲＡＭは相補性データ線とワード線との交差部にメモ
リセルを配置している。メモリセルは、フリップフロッ
プ回路及びその一対の入出力端子に夫々一方の半導体領
域が接続された２個の転送用ＭＩＳＦＥＴで構成されて
いる。

前記フリップフロップ回路は、情報蓄積部として使用さ
れ、入出力端子部分が情報蓄積ノード部となる。フリッ
プフロップ回路は２個の駆動用ＭＩＳＦＥＴ及び２個の
高抵抗負荷素子で構成されている。高抵抗負荷素子は、
抵抗値を低減する不純物が導入されていないか或は若干
導入されてい一３＝ る多結晶珪素膜で構成されている。高抵抗負荷素子は、
前記駆動用ＭＩＳＦＥＴのゲート電極の上部に配置され
ている。この高抵抗負荷素子は、駆動用ＭＩＳＦＥＴの
上部に配置されているので、メモリセル面積を縮小し、
ＳＲＡＭの高集積化を図ることができる特徴がある。

前記メモリセルの転送用ＭＩＳＦＥＴのゲート電極はワ
ード線に接続されている。転送用ＭＩＳＦＥＴの他方の
半導体領域は相補性データ線に接続されている。相補性
データ線は、前記高抵抗負荷素子の上部を延在するよう
に構成されている。

このメモリセルは高集積化が進むにつれてサイズが縮小
され、情報蓄積ノード部の電荷蓄積量が低下する傾向に
ある。電荷蓄積量の低下はα線の入射トこよるソフトエ
ラーを生じ易い。

このような問題点を解決する技術としては、米国特許節
４．５９０５０８号に記載される技術が最適である。こ
の技術は、ＳＲＡＭのメモリセルの情報蓄積ノード部に
容量素子を接続し、情報蓄積ノード部の電荷蓄積量を増
加している。容量素子は、駆動用ＭＩＳＦＥＴのグー１
〜電極を一方の電極とし、誘電体膜を介在させ、他方の
電極となる多結晶珪素膜を積層することで構成されてい
る。

〔発明が解決しようとする問題点〕

本発明者は、前述のＳＲＡＭについて検討した結果、次
のような問題点が生じることを見出した。

前記ＳＲＡＭのメモリセルの高抵抗負荷素子は、受動素
子であるために比較的定常的に電流が流れる。この高抵
抗負荷素子の上層には前述のように層間絶縁膜を介在さ
せて相補性データ線が延在している。つまり、相補性デ
ータ線をゲート電極、層間絶縁膜をゲート絶縁膜、高抵
抗負荷素子をチャネル形成領域とする、寄生ＭＯ８がメ
モリセルに形成される。この寄生ＭＯ８は、相補性デー
タ線からの電界効果によって高抵抗負荷素子に寄生チャ
ネルを形成する。高抵抗負荷素子内に寄生チャネルが形
成されると、メモリセルの情報蓄積ノード部に供給され
る電流量が増太し、待機時電流量（スタンバイ電流量）
が増加する。このため、ＳＲＡＭの消費電力が増大する
。

また、Ｓ　ＲＡ　Ｍは、相補性データ線の上部にパッシ
ベーション膜（保護膜）が設けられている。パッシベー
ション膜としてはプラズマＣＶＤで堆積した窒化珪素膜
が使用されている。このプラズマ窒化珪素膜は水素を放
出し、この水素は高抵抗負荷素子を形成する多結晶珪素
膜中に侵入する。多結晶珪素膜中に水素が侵入すると、
珪素の結晶性が良くなる所謂粒界パッシベーション効果
を生じる。このため、前記寄生ＭＯ８のしきい値電圧が
低下するので、待機時電流量が増大し、ＳＲＡＭの消費
電力が増大する。

本発明の目的は、ＳＲＡＭにおいて、ソフトエラーを防
止すると共に、消費電力を低減することが可能な技術を
提供することにある。

本発明の他の目的は、特に、寄生ＭＯ８による待機時電
流量の増大を防止することが可能な技術を提供すること
にある。

本発明の他の目的は、特に、外部からの水素に起因する
待機時電流量の増大を防止することが可能な技術を提供
することにある。

本発明の他の目的は、前記目的を達成するための製造工
程を低減することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

メモリセルの情報蓄積ノード部に感電層を介在させ高抵
抗負荷素子を接続するメモリセルを構成し、前記高抵抗
負荷素子の上部にデータ線を延在させるＳＲＡＭであっ
て、前記導電層の上部に誘電体膜を介在させてプレート
電極層を設け、前記高抵抗負荷素子とデータ線との間に
電界遮蔽層を設ける。

また、前記高抵抗負荷素子と電界遮蔽層との間に、窒化
珪素膜を主体とする層間絶縁膜を設ける。

また、前記プレート電極層と電界遮蔽層とを同一７− −製造工程で形成する。

〔作　用〕

上述した手段によれば、前記導電層、誘電体膜及びプレ
ート電極層で構成される容量素子で情報蓄積ノート部の
電荷蓄積量を増加することができるので、ソフトエラー
を防止することができると共に、データ線からの電界効
果を遮蔽し、高抵抗負荷素子に寄生チャネルが形成され
ることを防止することができるので、待機時電流量を低
減し、ＳＲＡＭの消費電力を低減することができる。

また、前記効果の他に、前記層間絶縁膜で外部からの水
素が高抵抗負荷素子に侵入することを防止し、高抵抗負
荷素子をチャネル形成領域とする寄生ＭＯ８のしきい値
電圧が低下することを防止することができるので、待機
時電流量を低減し、ＳＲＡＭの消費電力を低減すること
ができる。

また、前記電界遮蔽層を形成する工程を前記プレート電
極層を形成する工程で兼ねることができるので、前記電
界遮蔽層を形成する工程に相当する分、ＳＲＡＭの製造
工程を低減することができる。

以下、本発明の構成について、ＳＲＡＭとバイポーラト
ランジスタとを有する混在型の半導体集積回路装置（所
謂ＳＲＡＭ内蔵型Ｂｉ−ＣＭＯ８）に本発明を適用した
一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＳＲＡＭのメモリセル及びバイ
ポーラトランジスタを有する半導体集積回路装置を第１
図（要部断面図）で示す。

第１図の右側にはＳＲＡＭのメモリセルＭを示し、同第
１図の左側にはバイポーラトランジスタＴｒを示す。

前記ＳＲＡＭのメモリセルＭは、第３図（等価回路図）
に示すように、相補性データ線ＤＬ、ＤＬとワード線Ｗ
Ｌとの交差部に配置されている。

相補性データ線ＤＬは行方向に延在している。ワード線
ＷＬは列方向に延在している。

前記メモリセルは、フリップフロップ回路とその一対の
入出力端子に一方の半導体領域が夫々接続された２個の
転送用ＭＩＳＦＥＴＱｔ□及びＱ　ｔ　２とで構成され
ている。

前記転送用ＭＩ　５ＦＥＴＱｔ１．Ｑｔ２の夫々はｎチ
ャネル型で構成されている。転送用ＭＩＳＦＥＴ　Ｑ　
ｔ１＋　Ｑ　ｔｚの夫々の他方の半導体領域は相補性デ
ータ線ＤＬに接続されている。転送用ＭＩＳＦＥ　Ｔ　
Ｑ　ｔｌ、　Ｑ　ｔ２の夫々のゲート電極はワード線Ｗ
Ｌに接続されている。

フリップフロップ回路は、情報蓄積部として使用され、
入出力端子部分を情報蓄積ノード部としている。フリッ
プフロップ回路は、２個の駆動用Ｍ工５ＦＥＴＱｄ、及
びＱｄ２と２個の高抵抗負荷素子Ｒ１及びＲ２とで構成
されている。駆動用ＭＩＳＦ　Ｅ　Ｔ　Ｑｄ１及びＱｄ
２はｎチャネル型で構成されている。

駆動用ＭＩＳＦＥＴＱｄよ、Ｑ　ｄ７．の夫々のソース
領域は基準電圧Ｖ　３　ｓに接続されている。基準電圧
■、、３は例えば回路の接地電位０［Ｖ］である。駆動
用ＭＩＳＦＥＴＱｄ１のドレイン領域は、高抵抗負荷素
子Ｒ２の一端側、転送用ＭＩＳＦＥＴＱｔ２の一方の半
導体領域及び駆動用ＭＩＳＦＥＴＱｄ２のゲート電極に
接続されている。駆動用ＭＩＳＦＥＴＱｄ２のドレイン
領域は、高抵抗負荷素子Ｒ４の一端側、転送用ＭＩＳＦ
ＥＴＱｔ１の一方の半導体領域及び駆動用ＭＩＳＦＥＴ
Ｑｄ１のゲート電極に接続されている。高抵抗負荷素子
Ｒ１、Ｒ２の夫々の他端側は電源電圧■。Ｃに接続され
ている。電源電圧Ｖ　ＣＣは例えば回路の動作電圧５　
［Ｖ］である。

前記フリップフロップ回路の入出力端子（情報蓄積ノー
ド部）の夫々には、容量素子Ｃ工、Ｃ２の夫々が接続さ
れている。容量素子Ｃ４の一方の電極は駆動用ＭＩＳＦ
ＥＴＱｄ、、のドレイン領域に接続されている。容量素
子Ｃ２の一方の電極は駆動用ＭＩＳＦＥＴＱｄ１のドレ
イン領域に接続されている。容量素子Ｃ□、Ｃ２の夫々
の他方の電極はこれに限定されないが電源電圧１／２ｖ
ｃｏに接続されている。電源電圧］　／　２　Ｖ　ｃ　
ｃは、電源電圧Ｖ　ｃ　ｃと基準電圧Ｖｓｓとの中間の
電位（約２．５［Ｖ］）である。

容量素子Ｃ１、Ｃ２の夫々は、情報蓄積ノード部の電荷
蓄積量を増加するように構成されている。

次に、このように構成されるＳＲＡＭのメモリセルＭの
具体的な構造について、第１図及び第２図（メモリセル
の平面図）を用いて簡単に説明する。

なお、第１図に示すＳＲＡＭのメモリセルＭは、第２図
のＩ−Ｉ切断線で切った断面図である。

前記ＳＲＡＭのメモリセルＭは、第１図及び第２図に示
すように、ｐ型のウェル領域４Ｂの主面に構成されてい
る。ウェル領域４Ｂは、単結晶珪素からなるＰ−型半導
体基板１の主面上に成長させたｎ−型エピタキシャル層
４の主面部に構成されている。半導体基板１とウェル領
域４Ｂとの間にはｐ゛型半導体領域（所謂埋込型半導体
領域層）３が構成されている。

メモリセルＭ間、それを構成する各素子間の夫々におい
て、ウェル領域４Ｂの主面には、フィールド絶縁膜６（
素子間分離絶縁膜）及び図示しないｐ型チャネルストｙ
パ領域が設けられている。フィールド絶縁膜６及びチャ
ネルストッパ領域は、メモリセルＭ間、各素子間の夫々
を電気的に分離するように構成されている。また、メモ
リセルＭとその他の素子例えばバイポーラトランジスタ
Ｔｒとは、フィールド絶縁膜６及びその下部のエピタキ
シャル層４に設けられたＰ′″型半導体領域５で電気的
に分離されている。

メモリセルＭの転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ
ｔ　、　Ｑ　ｔｚの夫々は、第１図、第２図及び第４図
（所定の製造工程における平面図）で示すように、フィ
ールド絶縁膜６及び図示しないチャネルストッパ領域で
囲まれた領域内において、ウェル領域４Ｂの主面に構成
されている。すなわち、転送用ＭＩＳＦＥ　Ｔ　Ｑ　ｔ
ｌ、　Ｑ　ｊｚの夫々は、主に、ウェル領域４Ｂ、ゲー
ト絶縁膜８、ゲート電極１０Ａ、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域１４及び一対のｎ１
型半導体領域１６で構成されている。

ウェル領域４Ｂはチャネル形成領域として使用される。

ゲート絶縁膜８はウェル領域４Ｂの主面を酸化して形成
した酸化珪素膜で構成されている。

ゲー１へ電極１０Ａはゲート絶縁膜８の所定の上部に構
成されている。ゲート電極１０Ａは、抵抗値を低減する
ｎ型不純物（Ｐ又はＡ　ｓ　）が導入されたＣＶＤで堆
積される多結晶珪素膜で構成されている。

また、ゲート電極１０Ａは、多結晶珪素膜の上部に高融
点金属シリサイド（ＭｏＳｊ、、ＴａＳｉ２．ＴｉＳｉ
２゜ＷＳｉ２）膜或は高融点金属（Ｍ　ｏ　、　Ｔ　ａ
　ｒ　Ｔ　ｉ　、　Ｗ　）膜を積層した複合膜で構成し
てもよい。

転送用ＭＩＳＦＥＴＱｔ□、Ｑｔ２の夫々のゲート電極
１０Ａは、列方向に延在するワード線（Ｗ　Ｌ　）１０
Ａと一体に構成されている。ワード線１０Ａはフィール
ド絶縁膜６上に延在するように構成されている。

低不純物濃度の半導体領域１４は、高不純物濃度の半導
体領域１６と一体に構成され、ウェル領域４Ｂの主面部
においてチャネル形成領域側に設けられている。低不純
物濃度の半導体領域１４は転送用ＭＩ　５ＦＥＴＱｔ、
、、Ｑｔ２の夫々を所謂ＬＤＤ（Ｌｉｇｈｔ１ｙ旦ｏｐ
ｅｄ旦ｒａｉｎ）構造に構成するようになっている。低
不純物濃度の半導体領域工４はゲート電極１０Ａに対し
て自己整合で構成されている。

高不純物濃度の半導体領域１６は、ゲート電極１０Ａの
側壁に形成されたサイドウオールスペーサ１５に対して
自己整合で構成されている。

メモリセルＭの駆動用ＭＩＳＦＥＴＱｄ□、Ｑｄ２の夫
々は、前記転送用ＭＩＳＦＥＴＱｔ、、Ｑｔｚの夫々と
実質的に同様の構造で構成されている。すなわち、駆動
用ＭＩＳＦＥＴＱｄ工、Ｑｄ２の夫々は、ウェル領域４
Ｂ、ゲート絶縁膜８、ゲート電極１０Ａ、ソース領域及
びドレイン領域である一対のｎ型半導体領域１４及び一
対のｎ゛型型温感体領域１６構成されている。駆動用Ｍ
ＩＳＦＥＴＱｄ□、Ｑｄ２の夫々はＬＤＤ構造で構成さ
れている。

駆動用ＭＩＳＦＥＴＱｄ１のゲート電極１０Ａの延在す
る一端は、特に、第１図及び第５図（所定の製造工程に
おける平面図）で示すように、上層の導電層２ＯＡを介
在させ、転送用ＭＩＳＦＥＴＱｔ□の一方の半導体領域
１６に接続されている。同様に、駆動用ＭＩＳＦＥＴＱ
ｄ２のゲート電極１０Ａの延在する一端は、上層の導電
層２ＯＡを介在させ、転送−１５〜 用ＭＩＳＦＥＴＱｔ２の一方の半導体領域１６に接続さ
れている。これらの接続部分は、メモリセルＭのフリッ
プフロップ回路の情報蓄積ノード部に相当する。

前記導電Ｍ２ＯＡの一端側は接続孔１８Ａを通して半導
体領域１６に接続され、その他端側は接続孔１９を通し
て駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａに接続さ
れている。接続孔１８Ａは、層間絶縁膜１７に開口され
た領域内において、転送用ＭＩＳＦＥＴＱｔのゲート電
極１０Ａ、駆動用Ｍ工５ＦＥＴＱｄのゲート電極１０Ａ
の一端の夫々の側壁に形成されたサイドウオールスペー
サ１５に規定された領域内に構成されている。転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１０Ａと導電層２ＯＡとは
、ゲート電極１０Ａの上部に設けられた層間絶縁膜１１
で電気的に分離されている。ゲート電極１０Ａの側壁の
サイドウオールスペーサ１５は数千［人コ程度の薄い膜
厚で形成できるので、導電層２０Ａの一端側は転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１０Ａと駆動用ＭＩＳＦ　
Ｅ　Ｔ　Ｑｄのゲート電極１０Ａの一端との間の加工寸
法で規定された領域内の接続面積で半導体領域１６と接
続することができる。しかも、導電層２ＯＡの一端側と
半導体領域１６との接続部分は、転送用ＭＩＳＦＥＴＱ
ｔのゲート電極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極１０Ａの一端の夫々に対して自己整合で構成する
ことができる。

接続孔１９は、接続孔１８Ａを形成するために前記層間
絶縁膜１７に開口された領域内において、駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極１０Ａの一端部分の層間絶縁膜
１１に構成されている。すなわち、接続孔１９は、駆動
用ＭＩＳＦＥＴＱｄのゲート電極１０Ａの上部に設けら
れている。また、接続孔１９は、前記導電層２ＯＡの一
端側とは異なる領域であって、転送用ＭＩＳＦＥＴＱｔ
　と駆動用ＭＩＳＦＥＴＱｄとを分離するフィールド絶
縁膜６上に設けられている。つまり、接続孔１９を形成
するための面積は、グー１−電極１０Ａ又はフィールド
絶縁膜６を形成する面積で兼用することができるので、
接続孔１９はメモリセルＭの面積の増加には寄与しない
。

前記導電層２ＯＡは、抵抗値を低減するｎ型不純物（Ｐ
又はＡ　ｓ　）が導入されたＣＶＤで堆積される多結晶
珪素膜で構成されている。

駆動用ＭＩＳＦＥＴＱｄ１のゲート電極１０Ａの他端側
は、ゲート絶縁膜８に形成された接続孔９を通過しｎ゛
型半導体領域１３を介在させて駆動用ＭＩＳＦＥＴＱｄ
２のドレイン領域である半導体領域１６に接続されてい
る。半導体領域１３は、ゲート電極（多結晶珪素膜）１
０Ａに導入されたｎ型不純物をウェル領域４Ｂの主面部
に拡散することによって形成されている。この接続は、
後述する電源電圧配線（Ｖ、、）２０Ｇと接触するため
導電ＦＦ７２ＱＡと同一導電層を利用し接続することが
できないので、導電層数が増加するため、ゲート電極１
０Ａの延在する他端部を直接半導体領域１６に接続する
ことで行われている。結果的に、駆動用ＭＩＳＦＥＴＱ
ｄ１のゲート電極１０Ａは、転送用ＭＩＳＦＥＴＱｔ□
の一方の半導体領域１６と駆動用ＭＩＳＦＥＴＱｄ、の
ドレイン領域である半導体領域１６とを接続する、フリ
ップフロップ回路の交差配線の一方を構成する。

転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域１６は駆
動用ＭＩＳＦＥＴＱｄ１のトレイン領域である半導体領
域１６と一体に構成されている。この一体化はフリップ
フロップ回路の交差配線の他方を構成する。

前記転送用ＭＩＳＦＥＴＱｔユ、Ｑｔ２の夫々の他方の
半導体領域１６には、層間絶縁膜２５に形成された接続
孔２６を通して、相補性データ線（ＤＬ）２７が接続さ
れている。相補性データ線２７は層間絶縁膜２５の上部
を行方向に延在するように構成されている。相補性デー
タ線２７は、例えばアルミニウム膜か、マイグレーショ
ンを防止するＣｕ又は及びＳｊが添加されたアルミニウ
ム合金膜で構成する。

駆動用ＭＩＳＦＥＴＱｄ工、Ｑｄ２の夫々のソース領域
である半導体領域１６は基準電圧Ｖ　ｓ　ｓが印加され
ている。この基準電圧Ｖ　ｓ　ｓの供給は、図示しない
が、ゲート電極１０Ａ及びワード線１０Ａと同一導電層
で形成されかつ同−列方向に延在する基準電圧配線によ
って行われている。この基準電圧配線は、グー１〜絶縁
膜８に形成された接続孔９を通して駆動用ＭＩＳＦＥＴ
Ｑｄ、、Ｑｄ２の夫々のソース領域である半導体領域１
６に接続されている。

メモリセルＭの高抵抗負荷素子（Ｒ，）２０Ｂは、第１
図、第２図及び第５図に示すように、駆動用ＭＩＳＦＥ
ＴＱｄ□の上部に層間絶縁膜１７を介在させて設けられ
ている。高抵抗負荷素子（Ｒ２）２０Ｂは駆動用ＭＩＳ
ＦＥＴＱｄ２の上部に構成されている。具体的には、高
抵抗負荷素子（Ｒ１，Ｒ２の夫々）２０Ｂはゲート電極
１０Ａの上部に配置されている。

高抵抗負荷素子２０Ｂは、抵抗値を低減するための不純
物が導入されていないか、或は若干ｎ型又はｐ型不純物
が導入された、ＣＶＤで堆積させた多結晶珪素膜で構成
されている。高抵抗負荷素子２０Ｂは、駆動用ＭＩＳＦ
ＥＴＱｄ□、Ｑｄｚの夫々の領域を兼用して配置してい
るので、メモリセルＭの面積を縮小することができる特
徴がある。

高抵抗負荷素子（Ｒ，）２０Ｂの一端は、転送用ＭＩＳ
ＦＥＴＱｔ工の一方の半導体領域１６と駆動用ＭＩＳＦ
ＥＴＱｄ１のゲート電極１０Ａとの接続部に導電Ｍ２０
Ａを介在させて接続されている。同様に、高抵抗負荷素
子（Ｒ２）２０Ｂの一端は、転送用ＭＩ２Ｏ− ８ＦＥＴＱｔ２の一方の半導体領域１６と駆動用ＭＩＳ
　Ｆ　Ｅ　Ｔ　Ｑ　ｄｚのゲート電極１０Ａとの接続部
に導電層２ＯＡを介在させて接続されている。高抵抗負
荷素子２０Ｂの一端は導電層２ＯＡと一体に構成されて
いる。高抵抗負荷素子２０Ｂの他端は電源電圧配線（Ｖ
ｅｃ）２０Ｃと一体に構成されている。電源電圧配線２
０Ｇは前記ワード線１０Ａの延在する方向と同一の列方
向に延在するように構成されている。電源電圧配線２０
Ｃはｎ型（又はｐ型）不純物が導入された多結晶珪素膜
で構成されている。

このように、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａと
が接続され、この接続部分に導電層２０Ａを介在させ接
続された高抵抗負荷素子Ｒを駆動用ＭＩＳＦＥＴＱｄの
上部に配置するメモリセルＭで構成されるＳＲＡＭを有
する半導体集積回路装置であって、前記転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１０Ａと駆動用ＭＩＳＦＥＴＱｄ
のゲート電極１０Ａとで規定される領域内に、夫々のゲ
ート電極１０Ａに対して自己整合でかつ転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１０Ａと電気的に分離させて、前
記導電層２ＯＡの一端側を転送用ＭＩＳＦＥＴＱ先の一
方の半導体領域１６に接続し、この導電層２０Ａの他端
側を前記駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａの
上部表面に接続したことにより、転送用ＭＩＳＦＥＴＱ
ｔのゲート電極１０Ａと駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極１０Ａとの間の加工寸法に相当する接続面積で転
送用ＭＩＳＦＥＴＱ先の一方の半導体領域１６と駆動用
ＭＩＳＦＥＴＱｄのゲート電極１０Ａとを接続すること
ができるので、転送用ＭＩＳＦＥＴＱｔの一方の半導体
領域１６に駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａ
を直接々続する場合における両者間の製造工程における
マスク合せずれ量に相当する分、接続面積を縮小し、集
積度を向上することができる。

また、転送用ＭＩＳＦＥＴＱｔの一方の半導体領域１６
と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａとの接続
は、高抵抗負荷素子Ｒを接続する導電層２ＯＡを兼用す
るので、前記接続のための導電層が増加しない。

前記メモリセルＭのフリップフロップ回路の情報蓄積ノ
ード部となる導電層２０Ａの上部には、第１図及び第２
図に示すように、誘電体膜２３を介在させてプレート電
極層２４が設けられている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ□の一方の半導体領域１６と駆動用ＭＩＳＦＥ
ＴＱｄ、のゲート電極１０Ａとの接続部分に一端が接続
された導電層２０Ａ、誘電体膜２３及びプレート電極層
２４は容量素子Ｃ１を構成する。転送用ＭＩＳＦＥＴＱ
ｔ２の一方の半導体領域１６と駆動用ＭＩＳＦＥＴＱｄ
２のゲート電極１０Ａとの接続部分に一端が接続された
導電層２０Ａ、誘電体膜２３及びプレート電極層２４は
容量素子Ｃ２を構成する。

前記誘電体膜２３は、導電層２０Ａ及び高抵抗負荷素子
２０Ｂの上部に設けられ、プレート電極層２４の下部に
それと同一形状で構成されている。誘電体膜２３は、容
量素子Ｃ□、Ｃ２の夫々の電荷蓄積量をより増加するた
め、１００〜２００［人］程度の膜厚の窒化珪素膜の単
層で構成する。また、誘電体膜２３は、窒化珪素膜と酸
化珪素膜とを重ね合せた複合膜で＝２３− 構成してもよい。つまり、誘電体膜２３は窒化珪素膜を
主体とする絶縁膜で構成されている。

プレート電極層２４は、前記誘電体膜２３の上部に設け
られている。プレート電極層２４は、ワード線１０Ａの
延在する方向と同一の列方向に配置された、他のメモリ
セルＭのプレート電極２４と一体に構成されている。プ
レート電極層２４は前述のように電源電圧１／２ｖｃ０
が印加されている。プレート電極層２４は例えばＣＶＤ
で堆積した多結晶珪素膜で構成されている。

高抵抗負荷素子（Ｒｘ、Ｒ２の夫々）２０Ｂの上部には
、誘電体膜２３を層間絶縁膜２３として介在させ、電界
遮蔽層２４を設けている。この電界遮蔽層２４は高抵抗
負荷素子２０Ｂと相補性データ線２７との間に設けられ
ている。この電界遮蔽層２４は、相補性データ線２７か
らの電界効果によって、高抵抗負荷素子２０Ｂに寄生チ
ャネルが形成されることを防止するように構成されてい
る。つまり、電界遮蔽層２４は、寄生ＭＯ８効果を防止
するように構成されている。寄生ＭＯ８は、相補性デー
タ線２７をゲート電極、眉間絶縁膜２５をゲート絶縁膜
、高抵抗負荷素子２０Ｂをチャネル形成領域として構成
されている。

この電界遮蔽層２４は、前記プレー１−電極層２４と同
一導電層で構成されており、一体に構成されている。す
なわち、電界遮蔽層２４は、導電層２０Ａの上部に設け
られたプレート電極層２４を高抵抗負荷素子２０Ｂの上
部まで延在させることによって構成されている。結果的
に、電界遮蔽層２４は、多結晶珪素膜で構成され、電源
電圧１／２ｖｃｃが印加される。

このように、フリップフロップ回路の情報蓄積ノード部
に導電層２０Ａを介在させて高抵抗負荷素子（Ｒ□、Ｒ
２の夫々）２０Ｂを接続するメモリセルＭを構成し、こ
のメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補性
データ線２７が延在するＳ　ＲＡＭを有する半導体集積
回路装置であって、前記情報蓄積ノード部に接続される
導電層２０Ａの上部に、誘電体膜２３を介在させて所定
の電位が印加されるプレート電極層２４を設けて容量素
子Ｃを構成し、前記高抵抗負荷素子２０Ｂと相補性デー
タ線２７との間に、前記相補性データ線２７からの電界
効果を遮蔽する電界遮蔽層２４を設けたことにより、情
報蓄積ノード部の電荷蓄積量を増加することができるの
で、ソフトエラーを防止することができると共に、相補
性データ線２７からの電界効果を遮蔽し、高抵抗負荷素
子２０Ｂに寄生チャネルが形成されることを防止するこ
とができるので、待機時電流量（スタンバイ電流量）を
低減し、消費電力を低減することができる。

また、前記高抵抗負荷素子２０Ｂと電界遮蔽層２４との
間に、窒化珪素膜を主体とする層間絶縁膜２３を設ける
ことにより、前記効果の他に、前記層間絶縁膜２３で外
部からの水素が高抵抗負荷素子２０Ｂに侵入することを
防止し、高抵抗負荷素子（多結晶珪素膜）２０Ｂの結晶
性が良くなることを防止し、高抵抗負荷素子２０Ｂをチ
ャネル形成領域とする寄生ＭＯ８のしきい値電圧が低下
することを防止することができるので、待機時電流量を
低減し、消費電力を低減することができる。

なお、第１図には図示しないが、相補性データ線２７の
上部を含む基板全面には、パッシベーション膜が設けら
れている。パッシベーション膜は、例えばプラズマＣＶ
Ｄで堆積させた窒化珪素膜で形成する。このパッシベー
ション膜は、前記水素の発生源となる。

バイポーラトランジスタＴｒは、第１図の左側に示すよ
うに、ｎ型ウェル領域４Ａの主面に構成されている。ウ
ェル領域４Ａはエピタキシャル層４の主面部に（又はエ
ピタキシャル層４そのもので）構成されている。半導体
基板ｌとウェル領域４Ａとの間にはｎ゛型半導体領域（
埋込型半導体領域層）２が設けられている。半導体領域
２はバイポーラトランジスタＴｒのコレクタ抵抗を低減
するために構成されている。

バイポーラトランジスタＴｒ間にはフィールド絶縁膜６
及び半導体領域５が設けられ、バイポーラトランジスタ
Ｔｒ間を電気的に分離するように構成されている。バイ
ポーラトランジスタＴｒは、コレクタ領域、ベース領域
及びエミッタ領域からなるｎｐｎ型で構成されている。

コレクタ領域は、ウェル領域４Ａ、電位引上用のｎ°型
半導体領域７、埋込型の半導体領域２で構成されている
。電位引上用の半導体領域７は、ウェル領域４Ａの主面
部に構成され、ウェル領域４Ａの主面から埋込型の半導
体領域２に達するように構成されている。半導体領域７
には、眉間絶縁膜２５に形成された接続孔２６を通して
コレクタ用配線２７が接続されている。

ベース領域は、外部ベース領域としてのｐ°半導体領域
１２及び活性ベース領域としてのｐ型半導体領域２１で
構成されている。外部ベース領域としての半導体領域１
２は、フィールド絶縁膜６に規定された方形のリング形
状で構成されている。活性ベース領域としての半導体領
域２１は、外部ベース領域である半導体領域１２の中央
部分に設けられている。

ベース領域には、接続孔９を通してベース電極１０Ｂが
接続されている。ベース電極１０Ｂは、前記ゲート電極
１０Ａと同一導電層で構成された多結晶−２８＝ 珪素膜にｐ型不純物（Ｂ又はＢＦ２）を導入することで
構成されている。外部ベース領域としての半導体領域１
２は、ベース電極１０Ｂに導入されたｐ型不純物をウェ
ル領域４Ａの主面部に拡散することによって形成されて
いる。つまり、外部ベース領域としての半導体領域１２
は、ベース電極１０Ｂに対して自己整合で構成されてい
る。図示しないが、ベース電極１０Ｂには、コレクタ用
配線２７と同一導電層で形成されたベース用配線が接続
されている。

エミッタ領域はゴ型半導体領域２２で構成されている。

この半導体領域２２は前記活性ベース領域としての半導
体領域２１の主面部に設けられている。

エミッタ領域には、接続孔１８Ｂを通してエミッタ電極
２０Ｄが接続されている。接続孔１８Ｂは、層間絶縁膜
１７に形成された開口内において、ベース電極１０Ｂの
側壁に形成されたサイドウオールスペーサ１５に規定さ
れた領域内に構成されている。つまり、前記ＳＲＡＭの
メモリセルＭに構成された接続孔１８Ａと実質的に同一
構造で構成されている。

エミッタ電極２０Ｄは、前記ＳＲＡＭのメモリセルＭの
導電層２０Ａ、高抵抗負荷素子２０Ｂ、電源電圧配線２
０Ｃの夫々と同一導電層で形成された、ｎ型及び前記ｎ
型より濃度の低いｎ型不純物が導入された多結晶珪素膜
で構成されている。エミッタ領域（半導体領域２２）は
、エミッタ電極２０Ｄの多結晶珪素膜に導入されたｎ型
不純物（Ａｓ又はＰ）を熱処理を施すことによって半導
体領域２１の主面部に形成される。また、前記活性ベー
ス領域としての半導体領域２１は同様な方法で形成する
ことができる。エミッタ電極２０Ｄには、層間絶縁膜２
５に形成された接続孔２６を通して、エミッタ用配線２
７が接続されている。

次に、前述の半導体集積回路装置の具体的な製造方法に
ついて、第６図乃至第１４図（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。

まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。

次に、バイポーラトランジスタＴｒ形成領域において、
半導体基板１の主面部にｎ型不純物を導入する。また、
ＳＲＡＭのメモリセルＭ形成領域及び素子間分離領域に
おいて、半導体基板１の主面部にｎ型不純物を導入する
。これらの不純物は、埋込型半導体領域層を形成するよ
うになっている。

次に、前記半導体基板１の主面上に、ｎ−型エピタキシ
ャル層４を成長させる。このエピタキシャル層４を形成
する工程と同一製造工程によって、前記導入されたｎ型
不純物、ｎ型不純物の夫々が引き伸し拡散され、半導体
基板１とエピタキシャル層４との界面部分にｎ゛型半導
体領域２、ｐ゛型半導体領域３の夫々が形成される。

次に、第６図に示すように、エピタキシャル層４の主面
に、ｎ型ウェル領域４Ａ、ｐ型ウェル領域４Ｂ、ｐ’型
半導体領域５及びフィールド絶縁膜６を形成する。ウェ
ル領域４ＡはバイポーラトランジスタＴｒ及び図示しな
いｐチャネルＭＩＳＦＥＴの形成領域に形成される。ウ
ェル領域４ＢはメモリセルＭ及び図示しないｎチャネル
Ｍ　Ｉ　Ｓ　ＦＥＴの形成領域に形成される。半導体領
域５は主にバイポーラトランジスタＴｒの形成領域間に
形成される。フィールド絶縁膜６は各素子間に形成−３
１＝ される。

また、ウェル領域４Ｂの主面部において、フィールド絶
縁膜６の下部にはｐ型チャネルストッパ領域が形成され
る。なお、前記素子間分離領域は、ｐ°型半導体領域５
に代えて、Ｐ型ウェル領域４Ｂとｐ型チャネルストッパ
領域とで構成してもよい。

次に、バイポーラトランジスタＴｒ形成領域において、
電位引上用のｎ°型半導体領域７を形成する。

次に、第７図に示すように、ウェル領域４Ｂの主面上に
ゲート絶縁膜８を形成する。このゲート絶縁膜８はウェ
ル領域４Ａの主面上に同様に形成される。ゲート絶縁膜
８は、例えばウェル領域４Ｂ（４Ａ）の主面を酸化した
酸化珪素膜で形成し、１００〜３００［人］程度の膜厚
で形成する。

次に、第８図に示すように、メモリセルＭ形成領域にお
いてゲート電極１０Ａ及び層間絶縁膜１１を形成すると
共に、バイポーラトランジスタＴｒ形成領域においてベ
ース電極１０Ｂ及び層間絶縁膜１１を形成する。

ゲート電極１０Ａは、ゲート絶縁膜８の所定の上部にＣ
ＶＤで堆積させた多結晶珪素膜で形成されている。多結
晶珪素膜にはｎ型不純物例えばＰが導入されている。ゲ
ート電極１０Ａは例えば３０００〜４０００［人］程度
の膜厚で形成する。

駆動用ＭＩＳＦＥＴＱｄ□のゲート電極１０Ａの他端側
は、ゲート絶縁膜８に形成された接続孔９を通してウェ
ル領域４Ｂの主面に直接々続されている。

層間絶縁膜１１は、ゲート電極１０Ａとその上層の導電
層とを電気的に分離するため例えばＣＶＤで堆積させた
酸化珪素膜で形成し、３０００〜４０００［人コ程度の
膜厚で形成する。層間絶縁膜１１′は、ゲート電極１０
Ａと共に、ＲＩＥ等の異方性エツチングでパターンニン
グされる。

ベース電極１０Ｂは、ゲート電極１０Ａと同一製造工程
で堆積させた多結晶珪素膜にＰ型不純物例えばＢＦ２を
導入することによって形成される。ベース電極１０Ｂは
、ゲート絶縁膜８を除去して形成された接続孔９を通し
てウェル領域４Ａの主面に直接々続されている。ベース
電極１０Ｂの上部の層間絶縁膜１１は、前記ゲート電極
１０Ａの上部の層間絶縁膜１１と同一製造工程で形成さ
れている。

次に、第９図に示すように、メモリセルＭ形成領域にお
いて、ウェル領域４Ｂの主面部にｎ型半導体領域１４を
形成する。ｎ型半導体領域１４は、ｎ型不純物例えばＰ
をイオン打込みによってウェル領域４Ｂの主面部に導入
することによって形成される。ｎ型不純物の導入に際し
ては、主に、ゲート電極１０Ａ及び層間絶縁膜１１を不
純物導入用マスクとして用いる。したがって、半導体領
域１４はゲート電極１０Ａに対して自己整合で形成され
る。

この半導体領域１４を形成する工程の一部の熱処理工程
と同一製造工程によって、メモリセルＭ形成領域におい
てウェル領域４Ｂの主面部にｎ９型半導体領域１３が形
成され、バイポーラ１−ランジスタＴｒ形成領域におい
て外部ベース領域となるｐ°型半導体領域１２が形成さ
れる。半導体領域１３はゲート電極１０Ａに導入された
ｎ型不純物が拡散されることによって形成される。半導
体領域１２はベース電極１０Ｂに導入されたｎ型不純物
が拡散されることによって形成される。

次に、ゲート電極１０Ａの側壁、ベース電極１０Ｂの側
壁の夫々にサイドウオールスペーサ１５を形成する。サ
イドウオールスペーサ１５は、眉間絶縁膜１１の上部を
含む基板全面にＣＶＤで堆積した酸化珪素膜を形成し、
この酸化珪素膜にＲＩＥ等の異方性エツチングを施すこ
とによって形成することができる。このサイドウオール
スペーサ１５は、ゲート電極１０Ａの側壁、ベース電極
１０Ｂの側壁の夫々からの膜厚が数千［人コ程度の薄い
膜厚で形成することができる。サイドウオールスペーサ
１５は、ゲート電極１０Ａ又はベース電極１０Ｂに対し
て自己整合で形成される。

次に、第１０図に示すように、メモリセルＭ形成領域に
おいて、ウェル領域４Ｂの主面部にｎ゛型半導体領域１
６を形成する。半導体領域１６は、ｎ型不純物例えばＡ
ｓをイオン打込みによってウェル領域４Ｂの主面部に導
入することによって形成される。ｎ型不純物の導入に際
しては、主に、ゲ−ト電極１０Ａ、Ｍ間絶縁膜１１及び
サイドウオールスペーサ１５を不純物導入用マスクとし
て用いる。したがって、半導体領域１６はゲート電極１
０Ａに対して自己整合で形成される。

この半導体領域１６を形成する工程によって、メモリセ
ルＭの転送用ＭＩＳＦＥＴＱｔ工＝Ｑｔｚの夫々及び駆
動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｄ１．Ｑｌｄ２の夫々
が完成する。

次に、前記層間絶縁膜１１の上部を含む基板全面に、層
間絶縁膜１７を形成する。層間絶縁膜１７は、例えばＣ
ＶＤで堆積させた酸化珪素膜で形成し、２０００〜３０
００［人］程度の膜厚で形成する。

次に、第１１図に示すように、接続孔１８Ａ及び１８Ｂ
を形成する。接続孔１８Ａは、転送用ＭＩＳＦＥＴＱｔ
のゲート電極１０Ａと駆動用ＭＩＳＦＥＴＱｄのゲート
電極１０Ａとで規定される領域内及び駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極１０Ａの所定、　　の上部の層間絶
縁膜１７を除去して形成される。接続孔１８Ａは、層間
絶縁膜１７に形成された開口及びサイドウオールスペー
サ１５とで規定された領域内において、転送用ＭＩＳＦ
ＥＴＱｔ１．Ｑｔ２の夫々の一方の半導体領域である半
導体領域１６の主面を露出するように形成される。接続
孔１８Ａは、同第１１図に点線で示すエツチングマスク
を用いて形成されている。接続孔１８Ａを形成するため
に層間絶縁膜１７に形成された開口の寸法は、前記ゲー
ト電極１０Ａ（実際にはサイドウオールスペーサ１５）
で規定される領域内の寸法及びゲート電極１０Ａの所定
の寸法（接続孔１９の寸法）よりも、少なくとも製造工
程におけるマスク合せずれ量に相当する分、大きく形成
されている。また、この接続孔１８Ａの形成に際しては
、ゲート電極１０Ａの上部の眉間絶縁膜１１は実質的に
除去されないようになっている。

前記接続孔１８Ｂは、ベース電極１０Ｂで規定される領
域内の層間絶縁膜１７を除去して形成されている。接続
孔１８Ｂは、層間絶縁膜１７に形成された開口及びサイ
ドウオールスペーサ１５で規定される領域内において、
ウェル領域４Ａの主面が露出するようになっている。接
続孔１８Ｂの寸法は、サイドウオールスペーサ１５で規
定された領域の寸法よりも、少なくとも製造工程におけ
るマスク合せずれ量に相出する分、大きく形成されてい
る。この接続孔１８Ｂは、前記接続孔１８Ａと同一製造
工程で形成されている。

次に、第１２図示すように、前記接続孔１８Ａを形成す
るために層間絶縁膜１７に開口された領域内において、
駆動用ＭＩＳＦＥＴＱｄ□、Ｑｄ２の夫々のゲート電極
１０Ａの上部の層間絶縁膜１１を除去し、接続孔１９を
形成する。この接続孔１９は、同第１２図に点線で示す
エツチングマスクを用いて形成されている。

次に、第１３図に示すように、メモリセルＭ形成領域に
おいて導電層２０Ａ、高抵抗負荷素子（Ｒ□。

Ｒ２の夫々）２０Ｂ及び電源電圧配線２０Ｃを形成する
と共に、バイポーラトランジスタＴｒ形成領域において
エミッタ電極２０Ｄを形成する。

前記導電層２ＯＡは、一端側を接続孔１８Ａを通して転
送用ＭＩ　５ＦＥＴＱｔｌｌＱｔ２の夫々の一方の半導
体領域１６に接続し、他端側を接続孔１９を通して駆動
用ＭＩ　５ＦＥＴＱｄ１．、Ｑｄ７の夫々のゲート電極
１０Ａの表面に接続するように、層間絶縁膜１７の上部
に形成される。導電層２０Ａは、例えばｎ型不純物（Ｐ
）が導入された多結晶珪素膜で形成され、２０００〜３
０００［人コ程度の膜厚で形成される。

高抵抗負荷素子２０Ｂは、一端側が前記導電層２０Ａの
他端側と一体に構成され、他端側か電源電圧配線２０Ｃ
と一体に構成されている。つまり、高抵抗負荷素子２０
Ｂは導電層２０Ａと同一製造工程で形成されている。高
抵抗負荷素子２０Ｂは、不純物が導入されていないか、
又は若干ｎ型或はＰ型不純物が導入されたｉ型の多結晶
珪素膜で形成されている。

電源電圧配線２０Ｃは前記導電層２０Ａと同一製造工程
でｎ型不純物が導入された多結晶珪素膜で形成されてい
る。

前記エミッタ電極２０Ｄは、接続孔１８Ｂを通してウェ
ル領域４Ａの主面に直接々続するように層間絶縁膜１７
の上部に設けられている。エミッタ電極２０Ｄは前記導
電層２０Ａ、電源電圧配線２０Ｃと同一製造工程で形成
されたｎ型の多結晶珪素膜で形成されている。このエミ
ッタ電極２０Ｄの下部のウェル領域４Ａの主面部には、
同第１３図に示すように、多結晶珪素膜をＣＶＤで堆積
した後、その多結晶珪素膜にｎ型及びｎ型不純物を導入
し、熱処理を施こすことによって、活性化ベース領域と
なるｐ型半導体領域２１、エミッタ領域となるｎ゛型半
導体領域２２の夫々が形成される。

すなわち、半導体領域２１はエミッタ電極２０Ｄの多結
晶珪素膜に導入されたｎ型不純物例えばホウ素（Ｂ）が
拡散されることにより形成される。また、半導体領域２
２はエミッタ電極２０Ｄの多結晶珪素膜に導入されたｎ
型不純物例えばヒ素（Ａｓ）が拡散されることによって
形成される。基板中のホウ素（Ｂ）の拡散係数は、ヒ素
（Ａｓ）の拡散係数よりも大きいため、半導体領域２１
は半導体領域２２より基板の深い位置に形成される。前
記ヒ素（Ａｓ）の濃度は、前記ホウ素（Ｂ）の濃度に比
べて充分高いため、半導体領域２２及びエミッタ電極２
０Ｄの多結珪素膜はｎ型を示す。前記エミッタ電極２０
Ｄ、半導体領域２１及び２２を形成することによって、
パイポ一う）〜ランジスタＴｒが完成する。

このように、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａと
が接続され、この接続部分に導電層２゜Ａを介在させ接
続された高抵抗負荷素子（Ｒ□、Ｒ２）２０Ｂを駆動用
Ｍ’ｌ５ＦＥＴＱｄの上部に配置するメモリセルＭで構
成されるＳＲＡＭと、ベース電極１０Ｂで規定された領
域内にエミッタ電極２０Ｄを接続するバイポーラトラン
ジスタＴｒとを有する半導体集積回路装置であって、前
記ＳＲＡＭのメモリセルＭの転送用ＭＩＳＦＥＴＱｔの
ゲート電極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲート電
極１０Ａ、バイポーラトランジスタＴｒのベース電極１
０Ｂの夫々を形成すると共に、該ゲート電極１０Ａ、ベ
ース電極１０Ｂの夫々の上部に層間絶縁膜１１（第１絶
縁膜）を形成する工程と、前記ゲート電極１０Ａ、ベー
ス電極１０Ｂの夫々の側壁にサイドウオールスペーサ１
５を形成する工程と、前記層間絶縁膜１１の上部を含む
基板全面に層間絶縁膜１７（第２絶縁膜）を形成する工
程と、前記転送用ＭＩＳＦＥＴＱｔのゲート電極１０Ａ
と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａとで規定
される領域内及び駆動用ＭＩＳＦＥＴＱｄのゲート電極
１０Ａの所定上部の層間絶縁膜１７を除去し、層間絶縁
膜１７及びサイドウオールスペーサ１５で規定される接
続孔１８Ａ（第１接続孔）を形成すると共に、前記ベー
ス電極１０Ｂで規定される領域内の層間絶縁膜１７を除
去し、層間絶縁膜１７及びサイドウオールスペーサ１５
で規定される接続孔１８Ｂ（第２接続孔）を形成する工
程と、前記接続孔１８Ａ内の駆動用ＭＩＳＦＥＴＱｄの
ゲート電極１０Ａの所定上部の層間絶縁膜１１を除去し
て接続孔１９（第３接続孔）を形成する工程と、前記接
続孔１８Ａを通して一端側を転送用ＭＩＳＦＥＴＱｔの
一方の半導体領域１６に接続し、前記接続孔１９を通し
て他端側を駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａ
に接続する導電層２０Ａとそれと一体に構成される前記
高抵抗負荷素子２０Ｂを前記層間絶縁膜１７の上部に形
成すると共に、前記接続孔１８Ｂを通してウェル領域４
Ａ（エミッタ領域）に接続するエミッタ電極２０Ｄを前
記層間絶縁膜１７の上部に形成する工程とを備えたこと
により、前記ＳＲＡＭのメモリセルＭの接続孔１８Ａを
形成する工程を、バイポーラトランジスタＴｒの接続孔
１８Ｂを形成する工程で兼用することができるので、接
続孔１８Ａを形成する工程に相当する分、半導体集積回
路装置の製造工程を低減することができる。

また、前記ＳＲＡＭのメモリセルＭの導電層２゜Ａ及び
高抵抗負荷素子２０Ｂを形成する工程を、バイポーラト
ランジスタＴｒのエミッタ電１２０Ｄを形成する工程で
兼用することができるので、導電層２０Ａ及び高抵抗負
荷素子２０Ｂを形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。

次に、第１４図に示すように、メモリセルＭ形成領域に
おいて、導電層２０Ａの上部に誘電体膜２３を介在させ
てプレ−１〜電極層２４を形成し、容量素子Ｃ１，Ｃ２
を形成する。この容量素子Ｃを形成する工程と同一製造
工程によって、高抵抗負荷素子（Ｒユ、Ｒ２の夫々）２
０Ｂの上部に誘電体膜２３を層間絶縁膜２３として介在
させて電界遮蔽層２４を形成する。

誘電体膜２３、層間絶縁膜２３の夫々は同一製造工程に
よって形成される。誘電体膜２３は、誘電率を向上する
ため例えばＣＶＤで堆積させた単層の窒化珪素膜で形成
し、１００〜２０ｏ［人］程度の膜厚で形成する。誘電
体膜２３及び層間絶縁膜２３は、プレート電極層２４及
び電界遮蔽層２４をエツチングマスクとして用いてパタ
ーンニングされる。

前記プレート電極層２４、電界遮蔽層２４の夫々は同一
製造工程によって形成される。プレート電極層２４及び
電界遮蔽層２４は、例えばＣＶＤで堆積させた多結晶珪
素膜で形成され、１５００〜３０００［人コ程度の膜厚
で形成する。この多結晶珪素膜にはｎ型不純物が導入さ
れている。

次に、プレート電極層２４の上部及び電界遮蔽層２４の
上部を含む基板全面に眉間絶縁膜２５を形成する。層間
絶縁膜２５は、例えばＣＶＤで堆積させた１００〜５０
０［人コ程度の膜厚の酸化珪素膜の上部に、ＣＶＤで堆
積させた４０００〜６０００［人］程度の膜厚のＢＰＳ
Ｇ膜を重ね合せた複合膜で形成する。ＢＰ８Ｇ膜は多層
配線構造による段差形状を緩和し、上層配線のステップ
カバレッジを向上するように構成されている。酸化珪素
膜はＢＰＳＧ膜からのＢ又はＰ漏れを防止するために形
成されている。

次に、メモリセルＭの転送用ＭＩＳＦＥＴＱｔ□。

Ｑｔ２の他方の半導体領域１６の上部、バイポーラトラ
ンジスタＴｒの電位引上用の半導体領域７の上部、エミ
ッタ電極２０Ｄの上部の層間絶縁膜２５等を除去し、接
続孔２６を形成する。

次に、前記第１図及び第２図に示すように、層間絶縁膜
２５の上部に相補性データ線（ＤＬ）２７、コレクタ用
配線２７、エミッタ用配線２７、ベース用配線の夫々を
形成する。これらの配線２７は、前記接続孔２６を通し
て各領域に接続される。

次に、図示しないが、配線２７の上部を含む基板全面に
パッシベーション膜を形成する。パッシベーション膜は
、プラズマＣＶＤで堆積した窒化珪素膜で形成する。

これら一連の製造工程を施すことによって、本実施例の
半導体集積回路装置は完成する。

このように、フリップフロップ回路の情報蓄積ノード部
に導電層２ＯＡを介在させて高抵抗負荷素子（Ｒ１，Ｒ
２の夫々）２０Ｂを接続するメモリセルＭを構成し、こ
のメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補性
データ線２７が延在するＳ　ＲＡＭを有する半導体集積
回路装置であって、前記蓄積ノード部に接続される導電
層２ＯＡの上部に、誘電体膜２３を介在させて所定の電
位が印加されるプレート電極層２４を形成して容量素子
Ｃを形成する工程と同一製造工程によって、前記高抵抗
負荷素子２０Ｂと相補性データ線２７との間に、前記相
補性データ線２７からの電界効果を遮蔽する電界遮蔽層
２４を形成したことにより、前記電界遮蔽層２４を形成
する工程を前′記プレート電極層２４を形成する工程で
兼ねることができるので、前記電界遮蔽層２４を形成す
る工程に相当する分、半導体集積回路装置の製造工程を
低減することができる。

また、前記導電層２ＯＡの上部の誘電体膜２３を形成す
る工程と同一製造工程によって、高抵抗負荷素子（Ｒ１
，Ｒ２の夫々）２０Ｂの上部の層間絶縁膜２３を形成す
ることにより、層間絶縁膜２３を形成する工程を誘電体
膜２３を形成する工程で兼ねることができるので、層間
絶縁膜２３を形成する工程に相当する分、半導体集積回
路装置の製造工程を低減することができる。

また、第１５図（前記第２図のｘｖ−ｘｖ切断線で切っ
た要部断面図）に示すように、Ｓ　ＲＡＭの列方向に隣
接する２個のメモリセルＭの夫々の転送用ＭＩＳＦＥＴ
Ｑｔ１とＱｔ工との間、及びＱｔ２とＱｔ２との間は、
絶縁耐圧が高く構成されている。

つまり、転送用ＭＩＳＦＥＴＱｔ工５Ｑｔｚの夫々の一
方の半導体領域１６はイオン打込みで導入されたｎ型不
純物で構成されており、駆動用ＭＩＳＦＥＴＱｄ２のド
レイン領域の一部を形成する半導体領域工３のように熱
拡散で形成されていないので、半・導体領域１６のｐｎ
接合深さを浅く形成することができ、半導体領域１６が
フィールド絶縁膜６の下部へ回り込むことを低減できる
ためである。したがって、列方向に隣接するメモリセル
層間の寸法を縮小することができるので、さらにＳＲＡ
Ｍの集積度を向上することができる。

また、第１６図及び第１７図（メモリセルの高抵抗負荷
素子及び容量素子部分を示す模写断面図）で示すように
、ＳＲＡＭのメモリセルＭの高抵抗負荷素子（Ｒ工、Ｒ
２の夫々）２０Ｂと電界遮蔽層２４との間には、誘電体
膜２３よりも厚い膜厚の層間絶縁膜２３を形成してもよ
い。層間絶縁膜２３は、誘電体膜２３と同一製造工程で
形成した窒化珪素膜２３Ａと酸化珪素膜２３Ｂとを重ね
合せた複合膜で形成されている。この層間絶縁膜２３は
、高抵抗負荷素子２０Ｂや電源電圧配線２０Ｃに付加さ
れる寄生容量を低減すると共に、高抵抗負荷素子２０Ｂ
と電源電圧配線２０Ｇとの夫々と電界遮蔽層２４との間
の絶縁耐圧を向上するように構成されている。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更し得ることは勿論である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

ＳＲＡＭを有する半導体集積回路装置において、ソフト
エラーを防止することができると共に、消費電力を低減
する１ことができる。

また、前記効果の他に、外部からの水素が高抵抗負荷素
子に侵入することに起因する、高抵抗負荷素子をチャネ
ル形成領域とする寄生ＭＯ８のしきい値電圧の低下を防
止し、ＳＲＡＭの消費電力をより低減することができる
。

また、前記効果を得るための製造工程を低減することが
できる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＳＲＡＭのメモリセ
ル及びバイポーラトランジスタを有する半導体集積回路
装置の要部断面図、 第２図は、前記ＳＲＡＭのメモリセルの平面図、第３図
は、前記ＳＲＡＭのメモリセルの等価回路図、 第４図及び第５図は、前記ＳＲＡＭのメモリセルの所定
の製造工程における平面図、 第６図乃至第１４図は、前記ＳＲＡＭのメモリセルを各
製造工程毎に示す要部断面図、第１５図は、前記第２図
のｘｖ−ｘｖ切断線で切った要部断面図、 第１６図及び第１７図は、本発明の他の実施例であるＳ
ＲＡＭのメモリセルの構造を示す模写断面図である。 図中、Ｍ・・・メモリセル、Ｔｒ・・・バイポーラトラ
ンジスタ、　Ｑｔ□ｔ’Ｑｔ２・・・転送用ＭＩＳＦＥ
Ｔ、Ｑｄ１＋Ｑｄｚ・・・駆動用ＭＩＳＦＥＴ、Ｃ□、
Ｃ２・・・容量素子、７．１２，１３，１４，１６，２
１．２２・・・半導体領域、８・・・ゲート絶縁膜、９
，１８Ａ、１８Ｂ、１９・・・接続孔、ＩＯＡ・・・ゲ
ート電極、１０Ｂ・・・ベース電極、１５・・・サイド
ウオールスペーサ、１１．１？、２３．２５・・・層間
絶縁膜、２ＯＡ・・・導電層、　２０Ｂ、Ｒ１，ＲＺ・
・・高抵抗負荷素子、２０Ｃ・・・電源電圧配線、２０
Ｄ・・・エミッタ電極、２３・・・誘電体膜、２４・・
プレート電極層又は電界遮蔽層、２７゜ＤＬ・・・相補
性データ線である。 ト 先 よ１ ！　へ 　Ｎ と ト　と ［″ゞ 、ミー 戊″′″　　　　　　厚 ミ５ χ　　　　　　　　　　　　χ Ｎ　　均 ≧　　　　　　　　　　　　と ぺ 奇　　　　　　　　　　　　ハ （２！−一 」　　　　　迭　　　　！ ′つ

Claims (1)

1. 【特許請求の範囲】 １、フリップフロップ回路の情報蓄積ノード部に導電層
   を介在させて高抵抗負荷素子を接続するメモリセルを構
   成し、このメモリセルの高抵抗負荷素子の上部にデータ
   線を延在させるＳＲＡＭを有する半導体集積回路装置で
   あって、前記情報蓄積ノード部に接続される導電層の上
   部に、誘電体膜を介在させて所定の電位が印加されるプ
   レート電極層を設け、前記高抵抗負荷素子とデータ線と
   の間に、前記データ線からの電界効果を遮蔽する電界遮
   蔽層を設けたことを特徴とする半導体集積回路装置。 ２、前記プレート電極層と電界遮蔽層とは多結晶珪素膜
   で構成されていることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置。 ３、前記電界遮蔽層には前記プレート電極層と同一の電
   位が印加されていることを特徴とする特許請求の範囲第
   １項又は第２項に記載の半導体集積回路装置。 ４、前記プレート電極層及び電界遮蔽層に印加される電
   位は、電源電圧と基準電圧との中間の電位であることを
   特徴とする特許請求の範囲第３項に記載の半導体集積回
   路装置。 ５、フリップフロップ回路の情報蓄積ノード部に導電層
   を介在させて高抵抗負荷素子を接続するメモリセルを構
   成し、このメモリセルの高抵抗負荷素子の上部にデータ
   線を延在させるＳＲＡＭを有する半導体集積回路装置で
   あって、前記情報蓄積ノード部に接続される導電層の上
   部に、誘電体膜を介在させて所定の電位が印加されるプ
   レート電極層を設け、前記高抵抗負荷素子とデータ線と
   の間に、前記データ線からの電界効果を遮蔽する電界遮
   蔽層を設け、前記高抵抗負荷素子と電界遮蔽層との間に
   、窒化珪素膜を主体とする層間絶縁膜を設けたことを特
   徴とする半導体集積回路装置。 ６、前記層間絶縁膜は窒化珪素膜の単層であることを特
   徴とする特許請求の範囲第５項に記載の半導体集積回路
   装置。 ７、前記層間絶縁膜は窒化珪素膜と酸化珪素膜とを重ね
   合せた複合膜であることを特徴とする特許請求の範囲第
   ５項又は第６項に記載の半導体集積回路装置。 ８、前記層間絶縁膜は、前記誘電体膜と同一製造工程に
   よって形成されていることを特徴とする特許請求の範囲
   第５項乃至第７項に記載の夫々の半導体集積回路装置。 ９、フリップフロップ回路の情報蓄積ノード部に導電層
   を介在させて高抵抗負荷素子を接続するメモリセルを構
   成し、このメモリセルの高抵抗負荷素子の上部にデータ
   線を延在させるＳＲＡＭを有する半導体集積回路装置の
   製造方法であって、前記情報蓄積ノード部に接続される
   導電層の上部に、誘電体膜を介在させて所定の電位が印
   加されるプレート電極層を形成する工程と、前記高抵抗
   負荷素子とデータ線との間に、前記データ線からの電界
   効果を遮蔽する電界遮蔽層を形成する工程とを同一製造
   工程で行ったことを特徴とする半導体集積回路装置の製
   造方法。