JP3009450B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP3009450B2 JP3009450B2 JP2310255A JP31025590A JP3009450B2 JP 3009450 B2 JP3009450 B2 JP 3009450B2 JP 2310255 A JP2310255 A JP 2310255A JP 31025590 A JP31025590 A JP 31025590A JP 3009450 B2 JP3009450 B2 JP 3009450B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、SRAM
（Static Random Access Memory）及びバイポーラトラ
ンジスタを同一半導体基板に搭載する半導体集積回路装
置に適用して有効な技術に関するものである。
（Static Random Access Memory）及びバイポーラトラ
ンジスタを同一半導体基板に搭載する半導体集積回路装
置に適用して有効な技術に関するものである。
本発明者は、公知技術ではないが、４［Mbit］又はそ
れ以上の大容量を可能とするSRAMの開発を行っている。
このSRAMは、相補性データ線（２本のデータ線）、それ
と交差する２本のワード線の夫々の交差部に１［bit］
の情報を記憶するメモリセルが配置される。メモリセル
は情報記憶部となるフリップフロップ回路及びその一対
の入出力端子に夫々接続される２個の転送用MOSFETで構
成される。このメモリセルのフリップフロップ回路は２
個の駆動用MOSFET及び２個の負荷用MOSFETを主体に構成
される。
れ以上の大容量を可能とするSRAMの開発を行っている。
このSRAMは、相補性データ線（２本のデータ線）、それ
と交差する２本のワード線の夫々の交差部に１［bit］
の情報を記憶するメモリセルが配置される。メモリセル
は情報記憶部となるフリップフロップ回路及びその一対
の入出力端子に夫々接続される２個の転送用MOSFETで構
成される。このメモリセルのフリップフロップ回路は２
個の駆動用MOSFET及び２個の負荷用MOSFETを主体に構成
される。
前述の開発中のSRAMは、スタンバイ電流を低減し、低
消費電力化を図る目的で、メモリセルがCMOSで構成（フ
ルCMOS化）される。つまり、メモリセルは、転送用MOSF
ET及び駆動用MOSFETがｎチャネルMOSFETで構成され、負
荷用MOSFETがｐチャネルMOSFETで構成される。また、SR
AMは、メモリセルの占有面積を縮小し、集積度を向上す
る目的で、駆動用MOSFETの上部に負荷用MOSFETを積層し
た構造で構成される。
消費電力化を図る目的で、メモリセルがCMOSで構成（フ
ルCMOS化）される。つまり、メモリセルは、転送用MOSF
ET及び駆動用MOSFETがｎチャネルMOSFETで構成され、負
荷用MOSFETがｐチャネルMOSFETで構成される。また、SR
AMは、メモリセルの占有面積を縮小し、集積度を向上す
る目的で、駆動用MOSFETの上部に負荷用MOSFETを積層し
た構造で構成される。
前述のSRAMは４層ゲート配線構造及びその上部に配置
される２層配線構造で構成される。
される２層配線構造で構成される。
前記４層ゲート配線構造のうちの第１層目ゲート配線
はメモリセルの駆動用MOSFETのゲート電極を構成する。
この第１層目ゲート配線は多結晶珪素膜で構成される。
第２層目ゲート配線はメモリセルの転送用MOSFETのゲー
ト電極及びそれに一体に構成されるワード線を構成す
る。また、第２層目ゲート配線はSRAMのデコーダ回路、
アンプ回路、バッファ回路等の周辺回路のMOSFETのゲー
ト電極を構成する。周辺回路は基本的にはCMOSで構成さ
れる。第２層目ゲート配線は、ワード線や周辺回路の高
速性を要求されるMOSFETのゲート電極を形成するので、
低抵抗ゲート材で形成される。第２層目ゲート配線とし
ては、多結晶珪素膜及びその上部に積層した高融点金属
珪化膜で形成された複合膜で構成される。第３層目ゲー
ト配線はメモリセルの負荷用MOSFETのゲート電極を構成
する。第３層目ゲート配線は多結晶珪素膜で形成され
る。第４層目ゲート配線はメモリセルの負荷用MOSFETの
ソース領域、チャネル形成領域及びドレイン領域を構成
する。この第４層目ゲート配線は多結晶珪素膜で形成さ
れる。
はメモリセルの駆動用MOSFETのゲート電極を構成する。
この第１層目ゲート配線は多結晶珪素膜で構成される。
第２層目ゲート配線はメモリセルの転送用MOSFETのゲー
ト電極及びそれに一体に構成されるワード線を構成す
る。また、第２層目ゲート配線はSRAMのデコーダ回路、
アンプ回路、バッファ回路等の周辺回路のMOSFETのゲー
ト電極を構成する。周辺回路は基本的にはCMOSで構成さ
れる。第２層目ゲート配線は、ワード線や周辺回路の高
速性を要求されるMOSFETのゲート電極を形成するので、
低抵抗ゲート材で形成される。第２層目ゲート配線とし
ては、多結晶珪素膜及びその上部に積層した高融点金属
珪化膜で形成された複合膜で構成される。第３層目ゲー
ト配線はメモリセルの負荷用MOSFETのゲート電極を構成
する。第３層目ゲート配線は多結晶珪素膜で形成され
る。第４層目ゲート配線はメモリセルの負荷用MOSFETの
ソース領域、チャネル形成領域及びドレイン領域を構成
する。この第４層目ゲート配線は多結晶珪素膜で形成さ
れる。
前述のSRAMはワード線分割方式を採用し、前記２層配
線構造のうちの第１層目配線はワード線分割方式で使用
されるメインワード線及びサブワード線を構成する。メ
インワード線は１つのＸデコーダ回路で複数個の分割さ
れた各々のワードドライバ回路を選択する信号線として
構成される。サブワード線は１つのワードドライバ回路
で複数個に分割されたメモリセルアレイの各々のワード
線を選択する信号線として構成される。また、第１層目
配線は、メモリセルの転送用MOSFETの一方の半導体領
域、相補性データ線の夫々の間に配置される中間導電膜
として構成される。この第１層目配線は高融点金属膜で
構成される。第２層目配線はメモリセルの転送用MOSFET
の一方の半導体領域に接続される相補性データ線を構成
する。また、前記第１層目配線、第２層目配線の夫々は
周辺回路のMOSFET間、回路間を接続する信号配線として
構成される。第２層目配線はアルミニウム合金膜で構成
される。
線構造のうちの第１層目配線はワード線分割方式で使用
されるメインワード線及びサブワード線を構成する。メ
インワード線は１つのＸデコーダ回路で複数個の分割さ
れた各々のワードドライバ回路を選択する信号線として
構成される。サブワード線は１つのワードドライバ回路
で複数個に分割されたメモリセルアレイの各々のワード
線を選択する信号線として構成される。また、第１層目
配線は、メモリセルの転送用MOSFETの一方の半導体領
域、相補性データ線の夫々の間に配置される中間導電膜
として構成される。この第１層目配線は高融点金属膜で
構成される。第２層目配線はメモリセルの転送用MOSFET
の一方の半導体領域に接続される相補性データ線を構成
する。また、前記第１層目配線、第２層目配線の夫々は
周辺回路のMOSFET間、回路間を接続する信号配線として
構成される。第２層目配線はアルミニウム合金膜で構成
される。
なお、前述の本発明者が開発中のSRAMについては、例
えば特願平２−30451号、同２−30452号、同２−30453
号及び同２−30454号に記載されている。
えば特願平２−30451号、同２−30452号、同２−30453
号及び同２−30454号に記載されている。
本発明者は、高速系デバイスとして、前記SRAM及びバ
イポーラトランジスタを搭載するASIC（Application Sp
ecific Integrated Circuit）の開発に先立ち、次の問
題点を見出した。
イポーラトランジスタを搭載するASIC（Application Sp
ecific Integrated Circuit）の開発に先立ち、次の問
題点を見出した。
ASICには高速性に優れた縦型構造のnpn型のバイポー
ラトランジスタが搭載される。このバイポーラトランジ
スタはｎ型エミッタ領域、ｐ型ベース領域及びｎ型コレ
クタ領域で構成される。この種のバイポーラトランジス
タは、寄生容量の低減及び占有面積の縮小を図る目的
で、ｎ型エミッタ領域の接合深さを浅く構成する所謂シ
ャロー化がなされる。この結果、ｎ型エミッタ領域はエ
ミッタ引出用電極からｎ型不純物をｐ型ベース領域中に
拡散するドライブイン拡散法で形成される。エミッタ引
出用電極は、通常、不純物拡散源となるゲート材、具体
的には多結晶珪素膜が使用される。しかしながら、前述
のSRAM及びバイポーラトランジスタを搭載するASICにお
いては、SRAMに４層ゲート配線構造を採用するので、新
たにエミッタ引出用電極としてのゲート配線層の追加
は、ASICの製造プロセスにおいて、製造工程数を大幅に
増加するという問題を生じる。
ラトランジスタが搭載される。このバイポーラトランジ
スタはｎ型エミッタ領域、ｐ型ベース領域及びｎ型コレ
クタ領域で構成される。この種のバイポーラトランジス
タは、寄生容量の低減及び占有面積の縮小を図る目的
で、ｎ型エミッタ領域の接合深さを浅く構成する所謂シ
ャロー化がなされる。この結果、ｎ型エミッタ領域はエ
ミッタ引出用電極からｎ型不純物をｐ型ベース領域中に
拡散するドライブイン拡散法で形成される。エミッタ引
出用電極は、通常、不純物拡散源となるゲート材、具体
的には多結晶珪素膜が使用される。しかしながら、前述
のSRAM及びバイポーラトランジスタを搭載するASICにお
いては、SRAMに４層ゲート配線構造を採用するので、新
たにエミッタ引出用電極としてのゲート配線層の追加
は、ASICの製造プロセスにおいて、製造工程数を大幅に
増加するという問題を生じる。
また、前記ASICにおいて、SRAMの４層ゲート配線構造
のうち、前段側のゲート配線層を使用し、バイポーラト
ランジスタのエミッタ引出用電極を形成した場合、エミ
ッタ領域を形成した後の熱処理工程が多くすなわち熱処
理時間が長くなるので、エミッタ領域の接合深さが深く
なり、前述のシャロー化を図れないという問題を生じ
る。
のうち、前段側のゲート配線層を使用し、バイポーラト
ランジスタのエミッタ引出用電極を形成した場合、エミ
ッタ領域を形成した後の熱処理工程が多くすなわち熱処
理時間が長くなるので、エミッタ領域の接合深さが深く
なり、前述のシャロー化を図れないという問題を生じ
る。
また、ASICにおいて、SRAMの４層ゲート配線構造のう
ち、最終段のゲート配線層を使用し、バイポーラトラン
ジスタのエミッタ引出用電極を形成した場合、不純物拡
散源として、若しくは上層配線との接続を行う接続孔を
形成する際の耐エッチング性を確保するためにある程度
の厚さが要求される。しかしながら、この要求に基づき
第４層目ゲート配線を厚くすると、メモリセルの負荷用
MOSFETのしきい値電圧に変動が生じ、スタンバイ電流量
の増加等、SRAMの電気的特性を劣化するという問題が生
じる。これらの問題に関連する技術が、特開昭61−2743
59号公報、特開昭62−155553号公報、特開平２−270370
号公報、特開平３−131065号公報に開示されているが、
前記問題を解決するものではなく、また特開平４−5156
0号公報にも解決策は開示されていない。
ち、最終段のゲート配線層を使用し、バイポーラトラン
ジスタのエミッタ引出用電極を形成した場合、不純物拡
散源として、若しくは上層配線との接続を行う接続孔を
形成する際の耐エッチング性を確保するためにある程度
の厚さが要求される。しかしながら、この要求に基づき
第４層目ゲート配線を厚くすると、メモリセルの負荷用
MOSFETのしきい値電圧に変動が生じ、スタンバイ電流量
の増加等、SRAMの電気的特性を劣化するという問題が生
じる。これらの問題に関連する技術が、特開昭61−2743
59号公報、特開昭62−155553号公報、特開平２−270370
号公報、特開平３−131065号公報に開示されているが、
前記問題を解決するものではなく、また特開平４−5156
0号公報にも解決策は開示されていない。
本発明の目的は、SRAM及びバイポーラトランジスタを
搭載する半導体集積回路装置において、前記SRAM、バイ
ポーラトランジスタの夫々の特性を向上することが可能
な技術を提供することにある。
搭載する半導体集積回路装置において、前記SRAM、バイ
ポーラトランジスタの夫々の特性を向上することが可能
な技術を提供することにある。
本発明の他の目的は、SRAM及びバイポーラトランジス
タを搭載する半導体集積回路装置において、製造プロセ
スでの製造工程数を低減することが可能な技術を提供す
ることにある。
タを搭載する半導体集積回路装置において、製造プロセ
スでの製造工程数を低減することが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
SRAMメモリセルの転送用MISFET、駆動用MISFET並びに
負荷用MISFET及びバイポーラトランジスタの夫々を同一
半導体基板に搭載し、且つ前記駆動用MISFETのゲート電
極を構成する第１の配線層、前記転送用MISFETのゲート
電極を構成する第２の配線層、前記負荷用MISFETのゲー
ト電極を構成する第３の配線層、及び前記負荷用MISFET
のソース領域、チャネル形成領域並びにドレイン領域を
構成する第４の配線層を前記半導体基板に順次形成し、
前記バイポーラトランジスタのエミッタ領域に接続され
るエミッタ引出電極を前記第３の配線層で構成する。
負荷用MISFET及びバイポーラトランジスタの夫々を同一
半導体基板に搭載し、且つ前記駆動用MISFETのゲート電
極を構成する第１の配線層、前記転送用MISFETのゲート
電極を構成する第２の配線層、前記負荷用MISFETのゲー
ト電極を構成する第３の配線層、及び前記負荷用MISFET
のソース領域、チャネル形成領域並びにドレイン領域を
構成する第４の配線層を前記半導体基板に順次形成し、
前記バイポーラトランジスタのエミッタ領域に接続され
るエミッタ引出電極を前記第３の配線層で構成する。
上述した手段によれば、（Ａ）４層ゲート配線構造の
うちの最終段側の第３層目ゲート配線でバイポーラトラ
ンジスタのエミッタ引出用電極を構成し、半導体集積回
路装置の製造プロセスにおいて、エミッタ引出用電極の
形成前に不純物を導入し、エミッタ領域を形成した後、
又はエミッタ引出用電極から不純物を拡散し、エミッタ
領域を形成した後の熱処理時間を短縮できるので、バイ
ポーラトランジスタのエミッタ領域のシャロー化を図れ
る。このエミッタ領域のシャロー化は、バイポーラトラ
ンジスタの占有面積を縮小できるので、半導体集積回路
装置の集積度を向上できる。また、エミッタ領域のシャ
ロー化は、バイポーラトランジスタの最大遮断周波数を
増加させるので、半導体集積回路装置の動作速度の高速
化を図れる。また、４層ゲート配線構造のうち第３層目
ゲート配線は、膜厚を変化させても負荷用MISFETの電気
的特性を変化させないので、バイポーラトランジスタの
エミッタ引出用電極に最適な厚い膜厚にできる。また、
４層ゲート配線構造のうち第３層目ゲート配線は、１つ
の導電型で負荷用MISFETのゲート電極、バイポーラトラ
ンジスタのエミッタ引出用電極の夫々として使用でき
る。（Ｂ）４層ゲート配線構造のうち他の層のゲート配
線に対して独立の第４層目ゲート配線で負荷用MISFETの
ソース領域、チャネル形成領域及びドレイン領域を構成
し、負荷用MISFETの電流特性を独立に制御できるので、
SRAMのスタンバイ電流特性を向上できる。（Ｃ）４層ゲ
ート配線構造のうちの第２層目ゲート配線は、他の層の
ゲート配線に対して独立な低抵抗配線（多結晶珪素膜及
びその上部に高融点金属珪化膜を積層した複合膜）を使
用でき、この低抵抗配線で転送用MISFETのゲート電極及
びそれに一体に構成されるワード線を構成できるので、
情報のアクセス時間を短縮し、SRAMの動作速度の高速化
を図れる。（Ｄ）４層ゲート配線構造のうちの第１層目
ゲート配線は、他の層のゲート配線に対して独立に薄膜
化でき、上層のゲート配線層又はそれ以外の配線層の下
地絶縁膜の表面を平坦化できるので、ゲート配線又はそ
れ以外の配線の断線不良を防止し、半導体集積回路装置
の信頼性を向上できる。
うちの最終段側の第３層目ゲート配線でバイポーラトラ
ンジスタのエミッタ引出用電極を構成し、半導体集積回
路装置の製造プロセスにおいて、エミッタ引出用電極の
形成前に不純物を導入し、エミッタ領域を形成した後、
又はエミッタ引出用電極から不純物を拡散し、エミッタ
領域を形成した後の熱処理時間を短縮できるので、バイ
ポーラトランジスタのエミッタ領域のシャロー化を図れ
る。このエミッタ領域のシャロー化は、バイポーラトラ
ンジスタの占有面積を縮小できるので、半導体集積回路
装置の集積度を向上できる。また、エミッタ領域のシャ
ロー化は、バイポーラトランジスタの最大遮断周波数を
増加させるので、半導体集積回路装置の動作速度の高速
化を図れる。また、４層ゲート配線構造のうち第３層目
ゲート配線は、膜厚を変化させても負荷用MISFETの電気
的特性を変化させないので、バイポーラトランジスタの
エミッタ引出用電極に最適な厚い膜厚にできる。また、
４層ゲート配線構造のうち第３層目ゲート配線は、１つ
の導電型で負荷用MISFETのゲート電極、バイポーラトラ
ンジスタのエミッタ引出用電極の夫々として使用でき
る。（Ｂ）４層ゲート配線構造のうち他の層のゲート配
線に対して独立の第４層目ゲート配線で負荷用MISFETの
ソース領域、チャネル形成領域及びドレイン領域を構成
し、負荷用MISFETの電流特性を独立に制御できるので、
SRAMのスタンバイ電流特性を向上できる。（Ｃ）４層ゲ
ート配線構造のうちの第２層目ゲート配線は、他の層の
ゲート配線に対して独立な低抵抗配線（多結晶珪素膜及
びその上部に高融点金属珪化膜を積層した複合膜）を使
用でき、この低抵抗配線で転送用MISFETのゲート電極及
びそれに一体に構成されるワード線を構成できるので、
情報のアクセス時間を短縮し、SRAMの動作速度の高速化
を図れる。（Ｄ）４層ゲート配線構造のうちの第１層目
ゲート配線は、他の層のゲート配線に対して独立に薄膜
化でき、上層のゲート配線層又はそれ以外の配線層の下
地絶縁膜の表面を平坦化できるので、ゲート配線又はそ
れ以外の配線の断線不良を防止し、半導体集積回路装置
の信頼性を向上できる。
上述した手段によれば、前記SRAMのメモリセルの負荷
用MISFETのゲート電極を形成する工程を利用し、前記バ
イポーラトランジスタのエミッタ引出用電極を形成でき
るので、このエミッタ引出用電極を形成する工程に相当
する分、半導体集積回路装置の製造プロセスの製造工程
数を低減できる。
用MISFETのゲート電極を形成する工程を利用し、前記バ
イポーラトランジスタのエミッタ引出用電極を形成でき
るので、このエミッタ引出用電極を形成する工程に相当
する分、半導体集積回路装置の製造プロセスの製造工程
数を低減できる。
以下、本発明の構成について、SRAM及びバイポーラト
ランジスタを搭載するASICに本発明を適用した実施例と
ともに説明する。
ランジスタを搭載するASICに本発明を適用した実施例と
ともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（実施例Ｉ） 本発明の実施例ＩであるASICに搭載されたSRAMのメモ
リセルの構成を第２図（等価回路図）で示す。
リセルの構成を第２図（等価回路図）で示す。
第２図に示すように、ASICに搭載されたSRAMのメモリ
セルは相補性データ線（２本のデータ線）DL、それと交
差する２本のワード線WLの夫々の交差部において配置さ
れる。このメモリセルは情報蓄積部としてのフリップフ
ロップ回路及びその一対の入出力端子に接続される２個
の転送用MISFETQtで構成される。情報蓄積部としてのフ
リップフロップ回路は、２個の駆動用MISFETQd、２個の
負荷用MISFETQp及び情報蓄積用容量素子Ｃで構成され
る。フリップフロップ回路の負荷用MISFETQpのソース領
域には動作電源Vccが接続される。フリップフロップ回
路の駆動用MISFETQdのソース領域には基準電源Vssが接
続される。動作電源Vccとしては回路の動作電圧例えば
５［Ｖ］である。基準電源Vssとしては回路の基準電圧
例えば０［Ｖ］である。このメモリセルには１［bit］
の情報が記憶される。
セルは相補性データ線（２本のデータ線）DL、それと交
差する２本のワード線WLの夫々の交差部において配置さ
れる。このメモリセルは情報蓄積部としてのフリップフ
ロップ回路及びその一対の入出力端子に接続される２個
の転送用MISFETQtで構成される。情報蓄積部としてのフ
リップフロップ回路は、２個の駆動用MISFETQd、２個の
負荷用MISFETQp及び情報蓄積用容量素子Ｃで構成され
る。フリップフロップ回路の負荷用MISFETQpのソース領
域には動作電源Vccが接続される。フリップフロップ回
路の駆動用MISFETQdのソース領域には基準電源Vssが接
続される。動作電源Vccとしては回路の動作電圧例えば
５［Ｖ］である。基準電源Vssとしては回路の基準電圧
例えば０［Ｖ］である。このメモリセルには１［bit］
の情報が記憶される。
次に、前記SRAMのメモリセル及びバイポーラトランジ
スタの具体的な構造について、第１図（要部断面図）を
使用し、簡単に説明する。
スタの具体的な構造について、第１図（要部断面図）を
使用し、簡単に説明する。
第１図に示すように、ASICは単結晶珪素からなるｐ型
半導体基板１を主体に構成される。このｐ型半導体基板
１の主面上には活性層としてのｎ型エピタキシャル層２
が構成される。
半導体基板１を主体に構成される。このｐ型半導体基板
１の主面上には活性層としてのｎ型エピタキシャル層２
が構成される。
前記SRAMのメモリセルの転送用MISFETQt（ｎチャネル
MISFET）は、素子分離絶縁膜５及びｐ型チャネルストッ
パ領域６で周囲を規定された領域内において、ｐ型ウエ
ル領域4Aの主面に構成される。ｐ型ウエル領域4Aは、SR
AMのメモリセルアレイ及び周辺回路のｎチャネルMISFET
の形成領域において、ｎ型エピタキシャル層２の主面部
に構成される。ｐ型ウエル領域4Aは、ｐ型半導体基板
１、n-型エピタキシャル層２の夫々の間に形成された埋
込型p+型半導体領域４に一体に構成される。前記転送用
MISFETQtは、ｐ型ウエル領域4A（チャネル形成領域）、
ゲート絶縁膜12、ゲート電極13、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域14及び一対のn+型半
導体領域16を主体に構成される。つまり、転送用MISFET
QtはLDD（Lightly Doped Drain）構造で構成される。前
記ゲート電極13は４層ゲート配線構造のうちの第２層目
ゲート配線を形成する工程において形成される。第２層
目ゲート配線は例えば多結晶珪素膜及びその上部に積層
された高融点金属珪化膜で形成される複合膜で構成され
る。多結晶珪素膜は、抵抗値を低減するｎ型不純物例え
ばＰが導入され、例えば70〜100［nm］程度の膜厚で形
成される。高融点金属珪化膜は、例えばWSi2膜で形成さ
れ、例えば70〜100［nm］程度の膜厚で形成される。第
２層目ゲート配線は、高融点金属珪化膜を含む低抵抗配
線として形成され、信号の伝達速度を向上できる。転送
用MISFETQtのゲート電極13は、第１図においては図示し
ないが、ワード線（13）に一体に構成される。また、第
２層目ゲート配線は、第１図の左端側に図示するよう
に、駆動用MISFETQdのソース領域に接続される基準電源
配線（Vss,13）を構成する。
MISFET）は、素子分離絶縁膜５及びｐ型チャネルストッ
パ領域６で周囲を規定された領域内において、ｐ型ウエ
ル領域4Aの主面に構成される。ｐ型ウエル領域4Aは、SR
AMのメモリセルアレイ及び周辺回路のｎチャネルMISFET
の形成領域において、ｎ型エピタキシャル層２の主面部
に構成される。ｐ型ウエル領域4Aは、ｐ型半導体基板
１、n-型エピタキシャル層２の夫々の間に形成された埋
込型p+型半導体領域４に一体に構成される。前記転送用
MISFETQtは、ｐ型ウエル領域4A（チャネル形成領域）、
ゲート絶縁膜12、ゲート電極13、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域14及び一対のn+型半
導体領域16を主体に構成される。つまり、転送用MISFET
QtはLDD（Lightly Doped Drain）構造で構成される。前
記ゲート電極13は４層ゲート配線構造のうちの第２層目
ゲート配線を形成する工程において形成される。第２層
目ゲート配線は例えば多結晶珪素膜及びその上部に積層
された高融点金属珪化膜で形成される複合膜で構成され
る。多結晶珪素膜は、抵抗値を低減するｎ型不純物例え
ばＰが導入され、例えば70〜100［nm］程度の膜厚で形
成される。高融点金属珪化膜は、例えばWSi2膜で形成さ
れ、例えば70〜100［nm］程度の膜厚で形成される。第
２層目ゲート配線は、高融点金属珪化膜を含む低抵抗配
線として形成され、信号の伝達速度を向上できる。転送
用MISFETQtのゲート電極13は、第１図においては図示し
ないが、ワード線（13）に一体に構成される。また、第
２層目ゲート配線は、第１図の左端側に図示するよう
に、駆動用MISFETQdのソース領域に接続される基準電源
配線（Vss,13）を構成する。
メモリセルの駆動用MISFETQd（ｎチャネルMISFET）
は、転送用MISFETQtと同様に、素子分離絶縁膜５及びｐ
型チャネルストッパ領域６で周囲を規定された領域内に
おいて、ｐ型ウエル領域4Aの主面に構成される。駆動用
MISFETQdは、その断面構造の一部しか図示していない
が、ｐ型ウエル領域4A（チャネル形成領域）、ゲート絶
縁膜９、ゲート電極10、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域７及び一対のn+型半導体領域
８で構成される。つまり、駆動用MISFETQdはシングルド
レイン構造若しくは２重ドレイン構造で構成される。前
記ゲート電極10は４層ゲート配線構造のうちの第１層目
ゲート配線を形成する工程において形成される。第１層
目ゲート配線は例えば多結晶珪素膜で構成される。多結
晶珪素膜は、抵抗値を低減するｎ型不純物例えばＰが導
入され、例えば80〜120［nm］程度の膜厚で形成され
る。この第１層目ゲート配線は、ゲート配線としては薄
い膜厚で形成され、上層のゲート配線又はそれ以外の配
線の下地絶縁膜の表面の平坦化を図れる。
は、転送用MISFETQtと同様に、素子分離絶縁膜５及びｐ
型チャネルストッパ領域６で周囲を規定された領域内に
おいて、ｐ型ウエル領域4Aの主面に構成される。駆動用
MISFETQdは、その断面構造の一部しか図示していない
が、ｐ型ウエル領域4A（チャネル形成領域）、ゲート絶
縁膜９、ゲート電極10、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域７及び一対のn+型半導体領域
８で構成される。つまり、駆動用MISFETQdはシングルド
レイン構造若しくは２重ドレイン構造で構成される。前
記ゲート電極10は４層ゲート配線構造のうちの第１層目
ゲート配線を形成する工程において形成される。第１層
目ゲート配線は例えば多結晶珪素膜で構成される。多結
晶珪素膜は、抵抗値を低減するｎ型不純物例えばＰが導
入され、例えば80〜120［nm］程度の膜厚で形成され
る。この第１層目ゲート配線は、ゲート配線としては薄
い膜厚で形成され、上層のゲート配線又はそれ以外の配
線の下地絶縁膜の表面の平坦化を図れる。
メモリセルの負荷用MISFETQp（ｐチャネルMISFET）は
前記駆動用MISFETQdの上部に積層して構成される。つま
り、負荷用MISFETQpは、ゲート電極22、ゲート絶縁膜2
3、チャネル形成領域24C、ソース領域24S、ドレイン領
域24Dで構成される。ゲート電極22は、４層ゲート配線
構造のうちの第３層目ゲート配線を形成する工程におい
て形成される。第３層目ゲート配線は例えば多結晶珪素
膜で構成される。多結晶珪素膜は、抵抗値を低減するｎ
型不純物例えばＰが導入され、例えば70〜100［nm］程
度の膜厚で形成される。この第３層目ゲート配線は、そ
の膜厚を変化させても負荷用MISFETQpのしきい値電圧の
特性等の電気的特性に直接変動を生じないので、後述す
るバイポーラトランジスタのエミッタ引出用電極（22）
に最適な膜厚に調整できる。チャネル形成領域24C、ソ
ース領域24S、ドレイン領域24Dの夫々は、同一ゲート配
線層に形成され、４層ゲート配線構造のうちの最終層で
ある第４層目ゲート配線を形成する工程において形成さ
れる。第４層目ゲート配線は例えば多結晶珪素膜で構成
される。多結晶珪素膜は、例えば30〜50［nm］程度の薄
い膜厚で形成される。多結晶珪素膜のうち、チャネル形
成領域24Cの領域は抵抗値を低減する不純物がほとんど
導入されない所謂ノンドープドポリシリコン膜で構成さ
れる。多結晶珪素膜のうち、ソース領域24Sの領域は抵
抗値を低減するｐ型不純物例えばBF2が導入される。こ
のソース領域24Sは、図示しないが、電源電圧配線（Vc
c,24）と一体に構成される。第４層目ゲート配線は、そ
の膜厚が負荷用MISFETQpのしきい電圧の特性等の電気的
特性を決定する１つの要素となるので、他の層のゲート
配線に対して独立に形成される。
前記駆動用MISFETQdの上部に積層して構成される。つま
り、負荷用MISFETQpは、ゲート電極22、ゲート絶縁膜2
3、チャネル形成領域24C、ソース領域24S、ドレイン領
域24Dで構成される。ゲート電極22は、４層ゲート配線
構造のうちの第３層目ゲート配線を形成する工程におい
て形成される。第３層目ゲート配線は例えば多結晶珪素
膜で構成される。多結晶珪素膜は、抵抗値を低減するｎ
型不純物例えばＰが導入され、例えば70〜100［nm］程
度の膜厚で形成される。この第３層目ゲート配線は、そ
の膜厚を変化させても負荷用MISFETQpのしきい値電圧の
特性等の電気的特性に直接変動を生じないので、後述す
るバイポーラトランジスタのエミッタ引出用電極（22）
に最適な膜厚に調整できる。チャネル形成領域24C、ソ
ース領域24S、ドレイン領域24Dの夫々は、同一ゲート配
線層に形成され、４層ゲート配線構造のうちの最終層で
ある第４層目ゲート配線を形成する工程において形成さ
れる。第４層目ゲート配線は例えば多結晶珪素膜で構成
される。多結晶珪素膜は、例えば30〜50［nm］程度の薄
い膜厚で形成される。多結晶珪素膜のうち、チャネル形
成領域24Cの領域は抵抗値を低減する不純物がほとんど
導入されない所謂ノンドープドポリシリコン膜で構成さ
れる。多結晶珪素膜のうち、ソース領域24Sの領域は抵
抗値を低減するｐ型不純物例えばBF2が導入される。こ
のソース領域24Sは、図示しないが、電源電圧配線（Vc
c,24）と一体に構成される。第４層目ゲート配線は、そ
の膜厚が負荷用MISFETQpのしきい電圧の特性等の電気的
特性を決定する１つの要素となるので、他の層のゲート
配線に対して独立に形成される。
メモリセルの情報蓄積用容量素子Ｃは、駆動用MISFET
Qdのゲート電極10を下層電極、その上層の絶縁膜21を誘
電体膜、負荷用MISFETQpのゲート電極22を上層電極の夫
々として構成される。つまり、情報蓄積用容量素子Ｃは
スタックド構造で構成される。
Qdのゲート電極10を下層電極、その上層の絶縁膜21を誘
電体膜、負荷用MISFETQpのゲート電極22を上層電極の夫
々として構成される。つまり、情報蓄積用容量素子Ｃは
スタックド構造で構成される。
このように構成されるメモリセルは、転送用MISFETQt
の一方のn+型半導体領域16に中間導電層22、26の夫々を
介在して相補性データ線29に接続される。中間導電層22
は４層ゲート配線構造のうちの第３層目ゲート配線で形
成される。中間導電層26は４層ゲート配線構造の上層に
構成される２層配線構造のうちの第１層目配線で形成さ
れる。第１層目配線は、低抵抗配線として使用でき、か
つステップカバレッジを向上する目的で、高融点金属膜
例えばＷ膜で形成する。中間導電層26は層間絶縁膜25、
23の夫々に形成された接続孔を通して中間導電層22に接
続される。相補性データ線29は２層配線構造のうちの最
終層である第２層目配線で構成される。第２層目配線
は、低抵抗配線として使用され、例えば高融点金属膜及
びその上層にアルミニウム合金膜を積層した複合膜で構
成される。この第２層目配線の下層の高融点金属膜は例
えばＷ膜で形成される。上層のアルミニウム合金膜はS
i、又はSi及びCuが添加されたアルミニウム膜で形成さ
れる。相補性データ線29は層間絶縁膜27に形成された接
続孔を通して中間導電層26に接続される。また、層間絶
縁膜27に形成された接続孔内において、中間導電層26、
相補性データ線29の夫々の間には埋込導電相28が構成さ
れる。この埋込導電層28は、上層の相補性データ線29の
ステップカバレッジを向上する目的で構成され、例えば
選択CVD法で堆積したＷ膜で形成される。
の一方のn+型半導体領域16に中間導電層22、26の夫々を
介在して相補性データ線29に接続される。中間導電層22
は４層ゲート配線構造のうちの第３層目ゲート配線で形
成される。中間導電層26は４層ゲート配線構造の上層に
構成される２層配線構造のうちの第１層目配線で形成さ
れる。第１層目配線は、低抵抗配線として使用でき、か
つステップカバレッジを向上する目的で、高融点金属膜
例えばＷ膜で形成する。中間導電層26は層間絶縁膜25、
23の夫々に形成された接続孔を通して中間導電層22に接
続される。相補性データ線29は２層配線構造のうちの最
終層である第２層目配線で構成される。第２層目配線
は、低抵抗配線として使用され、例えば高融点金属膜及
びその上層にアルミニウム合金膜を積層した複合膜で構
成される。この第２層目配線の下層の高融点金属膜は例
えばＷ膜で形成される。上層のアルミニウム合金膜はS
i、又はSi及びCuが添加されたアルミニウム膜で形成さ
れる。相補性データ線29は層間絶縁膜27に形成された接
続孔を通して中間導電層26に接続される。また、層間絶
縁膜27に形成された接続孔内において、中間導電層26、
相補性データ線29の夫々の間には埋込導電相28が構成さ
れる。この埋込導電層28は、上層の相補性データ線29の
ステップカバレッジを向上する目的で構成され、例えば
選択CVD法で堆積したＷ膜で形成される。
前記ASICに搭載されるSRAMの周辺回路、その他の論理
回路、或はそれらの一部はバイポーラトランジスタTrで
構成される。バイポーラトランジスタTrは、第１図に示
すように、素子分離領域で周囲を囲まれた領域内におい
て、p-型半導体基板１の主面上に構成される。素子分離
領域はp-型半導体基板１及び図示しないp+型半導体領域
（又はｐ型ウエル領域4A）で構成される。前記バイポー
ラトランジスタTrは、ｎ型コレクタ領域、ｐ型ベース領
域、ｎ型エミッタ領域の夫々を順次積層した、縦型のnp
n型で構成される。
回路、或はそれらの一部はバイポーラトランジスタTrで
構成される。バイポーラトランジスタTrは、第１図に示
すように、素子分離領域で周囲を囲まれた領域内におい
て、p-型半導体基板１の主面上に構成される。素子分離
領域はp-型半導体基板１及び図示しないp+型半導体領域
（又はｐ型ウエル領域4A）で構成される。前記バイポー
ラトランジスタTrは、ｎ型コレクタ領域、ｐ型ベース領
域、ｎ型エミッタ領域の夫々を順次積層した、縦型のnp
n型で構成される。
前記バイポーラトランジスタTrのｎ型コレクタ領域
は、真性コレクタ領域として使用されるｎ型ウエル領域
3A（又はn-型エピタキシャル層２）、グラフトコレクタ
領域として使用される埋込型n+型半導体領域３及びコレ
クタ電位引上用n+型半導体領域17で構成される。真性コ
レクタ領域として使用されるｎ型ウエル領域3Aはn-型エ
ピタキシャル層２の主面部に構成される。グラフトコレ
クタ領域として使用される埋込型n+型半導体領域３は、
p-型半導体基板１、n-型エピタキシャル層２の夫々の間
に構成され、ｎ型ウエル領域3Aに一体に構成される。
は、真性コレクタ領域として使用されるｎ型ウエル領域
3A（又はn-型エピタキシャル層２）、グラフトコレクタ
領域として使用される埋込型n+型半導体領域３及びコレ
クタ電位引上用n+型半導体領域17で構成される。真性コ
レクタ領域として使用されるｎ型ウエル領域3Aはn-型エ
ピタキシャル層２の主面部に構成される。グラフトコレ
クタ領域として使用される埋込型n+型半導体領域３は、
p-型半導体基板１、n-型エピタキシャル層２の夫々の間
に構成され、ｎ型ウエル領域3Aに一体に構成される。
前記ｐ型ベース領域は、真性ベース領域として使用さ
れるｐ型半導体領域19及びグラフトベース領域として使
用されるp+型半導体領域18で構成される。このｐ型ベー
ス領域であるｐ型半導体領域19、p+型半導体領域19の夫
々はｎ型ウエル領域3Aの主面部に構成される。
れるｐ型半導体領域19及びグラフトベース領域として使
用されるp+型半導体領域18で構成される。このｐ型ベー
ス領域であるｐ型半導体領域19、p+型半導体領域19の夫
々はｎ型ウエル領域3Aの主面部に構成される。
前記ｎ型エミッタ領域はn+型半導体領域20で構成され
る。このエミッタ領域として使用されるn+型半導体領域
20は、真性ベース領域として使用されるｐ型半導体領域
19の主面部に構成される。
る。このエミッタ領域として使用されるn+型半導体領域
20は、真性ベース領域として使用されるｐ型半導体領域
19の主面部に構成される。
このように構成されるバイポーラトランジスタTrのｎ
型コレクタ領域のうちコレクタ電位引上用n+型半導体領
域17は中間導電層26、埋込導電層28の夫々を介して配線
29に接続される。ｐ型ベース領域のうちp+型半導体領域
18は、同様に、中間導電層26、埋込導電層28の夫々を介
して配線29に接続される。これらの中間導電層26、埋込
導電層28、配線29の夫々は、前述のSRAMのメモリセルの
領域において構成される中間導電層26、埋込導電層28、
相補性データ線29の夫々と同一層のゲート配線層若しく
は配線層に構成される。
型コレクタ領域のうちコレクタ電位引上用n+型半導体領
域17は中間導電層26、埋込導電層28の夫々を介して配線
29に接続される。ｐ型ベース領域のうちp+型半導体領域
18は、同様に、中間導電層26、埋込導電層28の夫々を介
して配線29に接続される。これらの中間導電層26、埋込
導電層28、配線29の夫々は、前述のSRAMのメモリセルの
領域において構成される中間導電層26、埋込導電層28、
相補性データ線29の夫々と同一層のゲート配線層若しく
は配線層に構成される。
また、ｎ型エミッタ領域として使用されるn+型半導体
領域20はエミッタ引出用電極22が接続される。このエミ
ッタ引出用電極22はｎ型エミッタ領域として使用される
n+型半導体領域20を形成するｎ型不純物の拡散源として
も使用される。エミッタ引出用電極22は前述のSRAMのメ
モリセルの領域に構成される４層ゲート配線構造のうち
の第３層目ゲート配線と同一のゲート配線層に構成され
る。つまり、エミッタ引出用電極22はｎ型不純物が導入
された多結晶珪素膜で構成される。前記バイポーラトラ
ンジスタTrのｎ型エミッタ領域として使用されるn+型半
導体領域20は、ドライブイン拡散法を使用し、エミッタ
引出用電極22に導入されたｎ型不純物をｐ型ベース領域
として使用されるｐ型半導体領域19の主面部に拡散する
ことにより形成される。ドライブイン拡散法で形成され
るn+型半導体領域20は、イオン打込み法でｎ型不純物を
導入後にアニールを施して形成したn+型半導体領域20に
比べて接合深さを浅くできる。エミッタ引出用電極22
は、中間導電層26、埋込導電層28の夫々を介して配線29
に接続される。
領域20はエミッタ引出用電極22が接続される。このエミ
ッタ引出用電極22はｎ型エミッタ領域として使用される
n+型半導体領域20を形成するｎ型不純物の拡散源として
も使用される。エミッタ引出用電極22は前述のSRAMのメ
モリセルの領域に構成される４層ゲート配線構造のうち
の第３層目ゲート配線と同一のゲート配線層に構成され
る。つまり、エミッタ引出用電極22はｎ型不純物が導入
された多結晶珪素膜で構成される。前記バイポーラトラ
ンジスタTrのｎ型エミッタ領域として使用されるn+型半
導体領域20は、ドライブイン拡散法を使用し、エミッタ
引出用電極22に導入されたｎ型不純物をｐ型ベース領域
として使用されるｐ型半導体領域19の主面部に拡散する
ことにより形成される。ドライブイン拡散法で形成され
るn+型半導体領域20は、イオン打込み法でｎ型不純物を
導入後にアニールを施して形成したn+型半導体領域20に
比べて接合深さを浅くできる。エミッタ引出用電極22
は、中間導電層26、埋込導電層28の夫々を介して配線29
に接続される。
次に、前述のASICの具体的な製造プロセスについて、
第３図乃至第７図（各製造工程毎に示す要部断面図）を
使用し、簡単に説明する。
第３図乃至第７図（各製造工程毎に示す要部断面図）を
使用し、簡単に説明する。
まず、単結晶珪素からなるp-型半導体基板１の主面上
にn-型エピタキシャル層２を成長させると共に、埋込型
n+型半導体領域３及び埋込型p+型半導体領域４を形成す
る。
にn-型エピタキシャル層２を成長させると共に、埋込型
n+型半導体領域３及び埋込型p+型半導体領域４を形成す
る。
次に、前記n-型エピタキシャル層２の一部の領域にｎ
型ウエル領域3A、他部の領域にｐ型ウエル領域4Aの夫々
を形成する。そして、ｎ型ウエル領域3Aの非活性領域の
主面に素子分離絶縁膜５、ｐ型ウエル領域4Aの非活性領
域の主面に素子分離絶縁膜５及びｐ型チャネルストッパ
領域６の夫々を形成する。
型ウエル領域3A、他部の領域にｐ型ウエル領域4Aの夫々
を形成する。そして、ｎ型ウエル領域3Aの非活性領域の
主面に素子分離絶縁膜５、ｐ型ウエル領域4Aの非活性領
域の主面に素子分離絶縁膜５及びｐ型チャネルストッパ
領域６の夫々を形成する。
次に、バイポーラトランジスタTrの形成領域におい
て、ｎ型ウエル領域3Aの主面部にｎ型コレクタ領域とし
て使用されるコレクタ電位引上用n+型半導体領域17を形
成する。
て、ｎ型ウエル領域3Aの主面部にｎ型コレクタ領域とし
て使用されるコレクタ電位引上用n+型半導体領域17を形
成する。
次に、SRAMのメモリセルの形成領域において、ゲート
絶縁膜９、ゲート電極10、絶縁膜11の夫々を順次形成す
る。この後、第３図に示すように、前記メモリセルの形
成領域において、ソース領域、ドレイン領域の夫々であ
るｎ型半導体領域７及びn+型半導体領域８を形成する。
このｎ型半導体領域７及びn+型半導体領域８を形成する
工程により、メモリセルの駆動用MISFETQdは完成する。
また、前記ゲート電極10は４層ゲート配線構造のうちの
第１層目ゲート配線で形成される。
絶縁膜９、ゲート電極10、絶縁膜11の夫々を順次形成す
る。この後、第３図に示すように、前記メモリセルの形
成領域において、ソース領域、ドレイン領域の夫々であ
るｎ型半導体領域７及びn+型半導体領域８を形成する。
このｎ型半導体領域７及びn+型半導体領域８を形成する
工程により、メモリセルの駆動用MISFETQdは完成する。
また、前記ゲート電極10は４層ゲート配線構造のうちの
第１層目ゲート配線で形成される。
次に、SRAMのメモリセルの領域において、ｐ型ウエル
領域4Aの主面上にゲート絶縁膜12、ゲート電極（ワード
線等も含む）13、絶縁膜15の夫々を順次形成する。この
後、ソース領域、ドレイン領域の夫々であるｎ型半導体
領域14、n+型半導体領域16の夫々を順次形成する。この
ｎ型半導体領域14及びn+型半導体領域16を形成する工程
により、メモリセルの転送用MISFETQtが完成する。ま
た、前記ゲート電極13（ワード線及び基準電源配線も含
む）は４層ゲート配線構造のうちの第２層目ゲート配線
で形成される。
領域4Aの主面上にゲート絶縁膜12、ゲート電極（ワード
線等も含む）13、絶縁膜15の夫々を順次形成する。この
後、ソース領域、ドレイン領域の夫々であるｎ型半導体
領域14、n+型半導体領域16の夫々を順次形成する。この
ｎ型半導体領域14及びn+型半導体領域16を形成する工程
により、メモリセルの転送用MISFETQtが完成する。ま
た、前記ゲート電極13（ワード線及び基準電源配線も含
む）は４層ゲート配線構造のうちの第２層目ゲート配線
で形成される。
次に、図示しないが、SRAMの周辺回路のｐチャネルMI
SFETを形成すると共に、第４図に示すように、バイポー
ラトランジスタTrの形成領域において、ｐ型ベース領域
のグラフトベース領域であるp+型半導体領域18を形成す
る。
SFETを形成すると共に、第４図に示すように、バイポー
ラトランジスタTrの形成領域において、ｐ型ベース領域
のグラフトベース領域であるp+型半導体領域18を形成す
る。
次に、SRAMのメモリセルの領域において、駆動用MISF
ETQdのゲート電極10上の絶縁膜11の一部（情報蓄積用容
量素子Ｃの領域）を除去する。この後、第５図に示すよ
うに、バイポーラトランジスタTrの領域において、ｐ型
ベース領域の真性ベース領域として使用されるｐ型半導
体領域19を形成する。
ETQdのゲート電極10上の絶縁膜11の一部（情報蓄積用容
量素子Ｃの領域）を除去する。この後、第５図に示すよ
うに、バイポーラトランジスタTrの領域において、ｐ型
ベース領域の真性ベース領域として使用されるｐ型半導
体領域19を形成する。
次に、SRAMのメモリセルの領域において、負荷用MISF
ETQpのゲート電極22及び中間導電層22を形成すると共
に、バイポーラトランジスタTrの領域において、エミッ
タ引出用電極22を形成する。ゲート電極22、中間導電層
22及びエミッタ引出用電極22の夫々は４層ゲート配線構
造のうちの第３層目ゲート配線で形成される。ゲート電
極22、エミッタ引出用電極22の夫々は同一導電型のｎ型
不純物が導入されるので、不純物導入マスクの形成工
程、ｐ型不純物の導入工程の夫々は必要がなく、したが
って製造プロセスの製造工程数の増加はない。なお、前
記負荷用MISFETQpのゲート電極22を形成する工程によ
り、情報蓄積用容量素子Ｃが完成する。
ETQpのゲート電極22及び中間導電層22を形成すると共
に、バイポーラトランジスタTrの領域において、エミッ
タ引出用電極22を形成する。ゲート電極22、中間導電層
22及びエミッタ引出用電極22の夫々は４層ゲート配線構
造のうちの第３層目ゲート配線で形成される。ゲート電
極22、エミッタ引出用電極22の夫々は同一導電型のｎ型
不純物が導入されるので、不純物導入マスクの形成工
程、ｐ型不純物の導入工程の夫々は必要がなく、したが
って製造プロセスの製造工程数の増加はない。なお、前
記負荷用MISFETQpのゲート電極22を形成する工程によ
り、情報蓄積用容量素子Ｃが完成する。
次に、前記エミッタ引出用電極22に導入されたｎ型不
純物は、ドライブイン拡散法でｐ型ベース領域として使
用されるｐ型半導体領域19の主面部に拡散され、第６図
に示すように、ｎ型エミッタ領域として使用されるn+型
半導体領域20を形成する。このn+型半導体領域20を形成
する工程により、バイポーラトランジスタTrが完成す
る。
純物は、ドライブイン拡散法でｐ型ベース領域として使
用されるｐ型半導体領域19の主面部に拡散され、第６図
に示すように、ｎ型エミッタ領域として使用されるn+型
半導体領域20を形成する。このn+型半導体領域20を形成
する工程により、バイポーラトランジスタTrが完成す
る。
次に、SRAMのメモリセルの領域においてはゲート絶縁
膜21として使用される層間絶縁膜21を形成する。この
後、第７図に示すように、SRAMのメモリセルの領域にお
いて、チャネル形成領域24C、ソース領域24S、ドレイン
領域24Dの夫々を形成する。チャネル形成領域24C、ソー
ス領域24S、ドレイン領域24Dの夫々は４層ゲート配線構
造のうちの最終層である第４層目ゲート配線で形成され
る。このチャネル形成領域24C、ソース領域24S、ドレイ
ン領域24Dの夫々を形成する工程により負荷用MISFETQp
が完成し、この結果、SRAMのメモリセルが完成する。
膜21として使用される層間絶縁膜21を形成する。この
後、第７図に示すように、SRAMのメモリセルの領域にお
いて、チャネル形成領域24C、ソース領域24S、ドレイン
領域24Dの夫々を形成する。チャネル形成領域24C、ソー
ス領域24S、ドレイン領域24Dの夫々は４層ゲート配線構
造のうちの最終層である第４層目ゲート配線で形成され
る。このチャネル形成領域24C、ソース領域24S、ドレイ
ン領域24Dの夫々を形成する工程により負荷用MISFETQp
が完成し、この結果、SRAMのメモリセルが完成する。
次に、層間絶縁膜25、中間導電層26、層間絶縁膜27、
配線（相補性データ線を含む）29の夫々を順次形成する
ことにより、前述の第１図に示す本実施例のASICは完成
する。なお、図示していないが、配線29上を含むASICの
全面上には保護膜としてのファイナルパッシベーション
膜が形成される。
配線（相補性データ線を含む）29の夫々を順次形成する
ことにより、前述の第１図に示す本実施例のASICは完成
する。なお、図示していないが、配線29上を含むASICの
全面上には保護膜としてのファイナルパッシベーション
膜が形成される。
このように、SRAMのメモリセルの転送用MISFETQt、駆
動用MISFETQd、負荷用MISFETQp、及びバイポーラトラン
ジスタTrの夫々を同一p-型半導体基板１に搭載するASIC
（半導体集積回路装置）において、前記SRAMのメモリセ
ルの駆動用MISFETQdのゲート電極10を第１層目ゲート配
線で構成し、前記転送用MISFETQtのゲート電極13を第２
層目ゲート配線で構成し、前記負荷用MISFETQpのゲート
電極22を第３層目ゲート配線で構成し、この負荷用MISF
ETQpのソース領域24S、チャネル形成領域24C及びドレイ
ン領域24Dを第４層目ゲート配線で構成すると共に、前
記バイポーラトランジスタTrのｎ型エミッタ領域（n+型
半導体領域20）に接続されるエミッタ引出用電極22を前
記第３層目ゲート配線で構成する。この構成により、
（Ａ）４層ゲート配線構造のうちの最終段側の第３層目
ゲート配線でバイポーラトランジスタTrのエミッタ引出
用電極22を構成し、ASICの製造プロセスにおいて、エミ
ッタ引出用電極22からｎ型不純物を拡散し、ｎ型エミッ
タ領域として使用されるn+型半導体領域20を形成した後
の熱処理時間を短縮できるので、バイポーラトランジス
タTrのｎ型エミッタ領域のシャロー化を図れる。このｎ
型エミッタ領域のシャロー化は、バイポーラトランジス
タTrの占有面積を縮小できるので、ASICの集積度を向上
できる。また、ｎ型エミッタ領域のシャロー化は、バイ
ポーラトランジスタTrの最大遮断周波数を増加させるの
で、ASICの動作速度の高速化を図れる。また、４層ゲー
ト配線構造のうち第３層目ゲート配線は、膜厚を変化さ
せても負荷用MISFETQpの電気的特性を変化させないの
で、バイポーラトランジスタTrのエミッタ引出用電極22
に最適な厚い膜厚にできる。この厚い膜厚のエミッタ引
出用電極22は前記第１図に示す層間絶縁膜25に接続孔を
形成するドライエッチングを施した際の突き抜けを防止
できる。また、４層ゲート配線構造のうち第３層目ゲー
ト配線は、１つの導電型で負荷用MISFETQpのゲート電極
22、バイポーラトランジスタTrのエミッタ引出用電極22
の夫々として使用できる。つまり、一層のゲート配線層
に２種類の導電型の不純物を導入することがなくなる。
また、（Ｂ）４層のゲート配線構造のうち他の層のゲー
ト配線に対して独立の第４層目ゲート配線で負荷用MISF
ETQpのソース領域24S、チャネル形成領域24C及びドレイ
ン領域24Dを構成し、負荷用MISFETQpの電流特性を独立
に制御できるので、SRAMのスタンバイ電流特性を向上で
きる。また、（Ｃ）４層ゲート配線構造のうちの第２層
目ゲート配線は、他の層のゲート配線に対して独立な低
抵抗配線を使用でき、この低抵抗配線で転送用MISFETQt
のゲート電極13及びそれに一体に構成されるワード線13
を構成できるので、情報のアクセス時間を短縮し、SRAM
の動作速度の高速化を図れる。また、（Ｄ）４層ゲート
配線構造のうちの第１層目ゲート配線は、他の層のゲー
ト配線に対して独立に薄膜化でき、上層のゲート配線層
又はそれ以外の配線層の下地絶縁膜の表面を平坦化でき
るので、ゲート配線又はそれ以外の配線の断線不良を防
止し、ASICの信頼性を向上できる。
動用MISFETQd、負荷用MISFETQp、及びバイポーラトラン
ジスタTrの夫々を同一p-型半導体基板１に搭載するASIC
（半導体集積回路装置）において、前記SRAMのメモリセ
ルの駆動用MISFETQdのゲート電極10を第１層目ゲート配
線で構成し、前記転送用MISFETQtのゲート電極13を第２
層目ゲート配線で構成し、前記負荷用MISFETQpのゲート
電極22を第３層目ゲート配線で構成し、この負荷用MISF
ETQpのソース領域24S、チャネル形成領域24C及びドレイ
ン領域24Dを第４層目ゲート配線で構成すると共に、前
記バイポーラトランジスタTrのｎ型エミッタ領域（n+型
半導体領域20）に接続されるエミッタ引出用電極22を前
記第３層目ゲート配線で構成する。この構成により、
（Ａ）４層ゲート配線構造のうちの最終段側の第３層目
ゲート配線でバイポーラトランジスタTrのエミッタ引出
用電極22を構成し、ASICの製造プロセスにおいて、エミ
ッタ引出用電極22からｎ型不純物を拡散し、ｎ型エミッ
タ領域として使用されるn+型半導体領域20を形成した後
の熱処理時間を短縮できるので、バイポーラトランジス
タTrのｎ型エミッタ領域のシャロー化を図れる。このｎ
型エミッタ領域のシャロー化は、バイポーラトランジス
タTrの占有面積を縮小できるので、ASICの集積度を向上
できる。また、ｎ型エミッタ領域のシャロー化は、バイ
ポーラトランジスタTrの最大遮断周波数を増加させるの
で、ASICの動作速度の高速化を図れる。また、４層ゲー
ト配線構造のうち第３層目ゲート配線は、膜厚を変化さ
せても負荷用MISFETQpの電気的特性を変化させないの
で、バイポーラトランジスタTrのエミッタ引出用電極22
に最適な厚い膜厚にできる。この厚い膜厚のエミッタ引
出用電極22は前記第１図に示す層間絶縁膜25に接続孔を
形成するドライエッチングを施した際の突き抜けを防止
できる。また、４層ゲート配線構造のうち第３層目ゲー
ト配線は、１つの導電型で負荷用MISFETQpのゲート電極
22、バイポーラトランジスタTrのエミッタ引出用電極22
の夫々として使用できる。つまり、一層のゲート配線層
に２種類の導電型の不純物を導入することがなくなる。
また、（Ｂ）４層のゲート配線構造のうち他の層のゲー
ト配線に対して独立の第４層目ゲート配線で負荷用MISF
ETQpのソース領域24S、チャネル形成領域24C及びドレイ
ン領域24Dを構成し、負荷用MISFETQpの電流特性を独立
に制御できるので、SRAMのスタンバイ電流特性を向上で
きる。また、（Ｃ）４層ゲート配線構造のうちの第２層
目ゲート配線は、他の層のゲート配線に対して独立な低
抵抗配線を使用でき、この低抵抗配線で転送用MISFETQt
のゲート電極13及びそれに一体に構成されるワード線13
を構成できるので、情報のアクセス時間を短縮し、SRAM
の動作速度の高速化を図れる。また、（Ｄ）４層ゲート
配線構造のうちの第１層目ゲート配線は、他の層のゲー
ト配線に対して独立に薄膜化でき、上層のゲート配線層
又はそれ以外の配線層の下地絶縁膜の表面を平坦化でき
るので、ゲート配線又はそれ以外の配線の断線不良を防
止し、ASICの信頼性を向上できる。
また、SRAMのメモリセルの転送用MISFETQt、駆動用MI
SFETQd、負荷用MISFETQp、及びバイポーラトランジスタ
Trの夫々を同一p-型半導体基板１に搭載するASICの製造
方法において、前記SRAMのメモリセルの駆動用MISFETQd
のゲート電極10を第１層目ゲート配線で形成する工程
と、前記転送用MISFETQtのゲート電極13を第２層目ゲー
ト配線で形成する工程と、前記負荷用MISFETQpのゲート
電極22を第３層目ゲート配線で形成すると共に、この第
３層目ゲート配線で前記バイポーラトランジスタTrのｎ
型エミッタ領域として使用されるn+型半導体領域20に接
続されるエミッタ引出用電極22を形成する工程と、前記
負荷用MISFETQpのソース領域24S、チャネル形成領域24C
及びドレイン領域24Dを第４層目ゲート配線で形成する
工程とを備える。この構成により、前記SRAMのメモリセ
ルの負荷用MISFETQpのゲート電極22を形成する工程を利
用し、前記バイポーラトランジスタTrのｎ型エミッタ引
出用電極22を形成できるので、このｎ型エミッタ引出用
電極22を形成する工程に相当する分、ASICの製造プロセ
スの製造工程数を低減できる。
SFETQd、負荷用MISFETQp、及びバイポーラトランジスタ
Trの夫々を同一p-型半導体基板１に搭載するASICの製造
方法において、前記SRAMのメモリセルの駆動用MISFETQd
のゲート電極10を第１層目ゲート配線で形成する工程
と、前記転送用MISFETQtのゲート電極13を第２層目ゲー
ト配線で形成する工程と、前記負荷用MISFETQpのゲート
電極22を第３層目ゲート配線で形成すると共に、この第
３層目ゲート配線で前記バイポーラトランジスタTrのｎ
型エミッタ領域として使用されるn+型半導体領域20に接
続されるエミッタ引出用電極22を形成する工程と、前記
負荷用MISFETQpのソース領域24S、チャネル形成領域24C
及びドレイン領域24Dを第４層目ゲート配線で形成する
工程とを備える。この構成により、前記SRAMのメモリセ
ルの負荷用MISFETQpのゲート電極22を形成する工程を利
用し、前記バイポーラトランジスタTrのｎ型エミッタ引
出用電極22を形成できるので、このｎ型エミッタ引出用
電極22を形成する工程に相当する分、ASICの製造プロセ
スの製造工程数を低減できる。
なお、本発明は、ASICに搭載されるバイポーラトラン
ジスタTrのｎ型エミッタ領域として使用されるn+型半導
体領域20を、エミッタ開口を形成後、エミッタ引出用電
極22を形成する前に、ｎ型不純物をイオン打込み法或は
固相拡散法で導入し形成してもよい。
ジスタTrのｎ型エミッタ領域として使用されるn+型半導
体領域20を、エミッタ開口を形成後、エミッタ引出用電
極22を形成する前に、ｎ型不純物をイオン打込み法或は
固相拡散法で導入し形成してもよい。
（実施例II） 本実施例IIは、前記実施例ＩのASICに搭載されるバイ
ポーラトランジスタを自己整合型で構成した、本発明の
第２実施例である。
ポーラトランジスタを自己整合型で構成した、本発明の
第２実施例である。
本発明の実施例IIであるASICの構成を第８図（要部断
面図）で示す。
面図）で示す。
第８図に示すように、ASICに搭載されるバイポーラト
ランジスタTrは、ベース引出用電極13に対してグラフト
ベース領域として使用されるp+型半導体領域18、真性ベ
ース領域として使用されるｐ型半導体領域19、エミッタ
引出用電極22、ｎ型エミッタ領域として使用されるn+型
半導体領域20の夫々が自己整合で形成される。
ランジスタTrは、ベース引出用電極13に対してグラフト
ベース領域として使用されるp+型半導体領域18、真性ベ
ース領域として使用されるｐ型半導体領域19、エミッタ
引出用電極22、ｎ型エミッタ領域として使用されるn+型
半導体領域20の夫々が自己整合で形成される。
エミッタ引出用電極13は、これに限定されないが、SR
AMのメモリセルの転送用MISFETQtのゲート電極13と同一
ゲート配線層で形成される。つまり、ベース引出用電極
13は多結晶珪素膜及びその上層に形成された高融点金属
珪化膜で形成された複合膜で構成される。ベース引出用
電極13の下層の多結晶珪素膜には抵抗値を低減するｐ型
不純物が導入される。
AMのメモリセルの転送用MISFETQtのゲート電極13と同一
ゲート配線層で形成される。つまり、ベース引出用電極
13は多結晶珪素膜及びその上層に形成された高融点金属
珪化膜で形成された複合膜で構成される。ベース引出用
電極13の下層の多結晶珪素膜には抵抗値を低減するｐ型
不純物が導入される。
エミッタ引出用電極22は、前記実施例Ｉと同様に、SR
AMのメモリセルの負荷用MISFETQpのゲート電極22と同一
ゲート配線層で形成される。
AMのメモリセルの負荷用MISFETQpのゲート電極22と同一
ゲート配線層で形成される。
このように構成されるASICは前記実施例Ｉと実質的に
同様の効果を奏することができる。
同様の効果を奏することができる。
（実施例III） 本実施例IIIは、前記実施例Ｉ、実施例IIの夫々のバ
イポーラトランジスタの遮断周波数特性を向上した、本
発明の第３実施例である。
イポーラトランジスタの遮断周波数特性を向上した、本
発明の第３実施例である。
本発明の実施例IIIであるASICの構成を第９図（要部
断面図）、第10図（要部断面図）の夫々に示す。
断面図）、第10図（要部断面図）の夫々に示す。
第９図に示すように、本実施例IIIのASICに搭載され
るバイポーラトランジスタTrは、前記実施例Ｉのバイポ
ーラトランジスタTrと実質的に同様の構造で構成される
と共に、ｎ型エミッタ領域として使用されるn+型半導体
領域20の直下にペデスタルコレクタ領域30が構成され
る。ペデスタルコレクタ領域30は、真性ベース領域とし
て使用されるｐ型半導体領域19、真性コレクタ領域とし
て使用されるｎ型ウエル領域3Aの夫々の間に形成され、
n+型半導体領域で構成される。このペデスタルコレクタ
領域30であるn+型半導体領域は、例えば高エネルギを使
用するイオン打込み法でｎ型不純物を導入することによ
り形成される。ペデスタルコレクタ領域30は、高電流動
作領域での実効ベース幅の伸びを押え、カーク効果の発
生を低減する目的で構成される。
るバイポーラトランジスタTrは、前記実施例Ｉのバイポ
ーラトランジスタTrと実質的に同様の構造で構成される
と共に、ｎ型エミッタ領域として使用されるn+型半導体
領域20の直下にペデスタルコレクタ領域30が構成され
る。ペデスタルコレクタ領域30は、真性ベース領域とし
て使用されるｐ型半導体領域19、真性コレクタ領域とし
て使用されるｎ型ウエル領域3Aの夫々の間に形成され、
n+型半導体領域で構成される。このペデスタルコレクタ
領域30であるn+型半導体領域は、例えば高エネルギを使
用するイオン打込み法でｎ型不純物を導入することによ
り形成される。ペデスタルコレクタ領域30は、高電流動
作領域での実効ベース幅の伸びを押え、カーク効果の発
生を低減する目的で構成される。
また、第10図に示すように、本実施例IIIのASICに搭
載されるバイポーラトランジスタTrは、前記実施例IIの
バイポーラトランジスタTrと実質的に同様の構造で構成
されると共に、ベデスタルコレクタ領域30が構成され
る。
載されるバイポーラトランジスタTrは、前記実施例IIの
バイポーラトランジスタTrと実質的に同様の構造で構成
されると共に、ベデスタルコレクタ領域30が構成され
る。
このように構成されるASICは、前記実施例Ｉと実質的
に同様の効果を奏することができる。
に同様の効果を奏することができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
SRAM及びバイポーラトランジスタを搭載する半導体集
積回路装置において、前記SRAM、バイポーラトランジス
タの夫々の特性を向上できる。
積回路装置において、前記SRAM、バイポーラトランジス
タの夫々の特性を向上できる。
SRAM及びバイポーラトランジスタを搭載する半導体集
積回路装置において、製造プロセスでの製造工程数を低
減できる。
積回路装置において、製造プロセスでの製造工程数を低
減できる。
第１図は、本発明の実施例ＩであるSRAM及びバイポーラ
トランジスタを搭載するASICの要部断面図、 第２図は、前記SRAMのメモリセルの等価回路図、 第３図乃至第７図は、前記ASICの製造プロセスを説明す
るための各製造工程毎に示す要部断面図、 第８図は、本発明の実施例IIであるASICの要部断面図、 第９図及び第10図は、本発明の実施例IIIであるASICの
要部断面図である。 図中、１……半導体基板、２……エピタキシャル層、3,
4……埋込型半導体領域、3A,4A……ウエル領域、7,8,1
4,16,18,19,20……半導体領域、10……ゲート電極（第
１層目ゲート配線）、13……ゲート電極（第２層目ゲー
ト配線）、22……ゲート電極又はエミッタ引出用電極
（第３層目ゲート配線）、24C……チャネル形成領域
（第４層目ゲート配線）、24S……ソース領域（第４層
目ゲート配線）、24D……ドレイン領域（第４層目ゲー
ト配線）、Ｑ……MISFET、Tr……バイポーラトランジス
タ、Ｃ……情報蓄積用容量素子である。
トランジスタを搭載するASICの要部断面図、 第２図は、前記SRAMのメモリセルの等価回路図、 第３図乃至第７図は、前記ASICの製造プロセスを説明す
るための各製造工程毎に示す要部断面図、 第８図は、本発明の実施例IIであるASICの要部断面図、 第９図及び第10図は、本発明の実施例IIIであるASICの
要部断面図である。 図中、１……半導体基板、２……エピタキシャル層、3,
4……埋込型半導体領域、3A,4A……ウエル領域、7,8,1
4,16,18,19,20……半導体領域、10……ゲート電極（第
１層目ゲート配線）、13……ゲート電極（第２層目ゲー
ト配線）、22……ゲート電極又はエミッタ引出用電極
（第３層目ゲート配線）、24C……チャネル形成領域
（第４層目ゲート配線）、24S……ソース領域（第４層
目ゲート配線）、24D……ドレイン領域（第４層目ゲー
ト配線）、Ｑ……MISFET、Tr……バイポーラトランジス
タ、Ｃ……情報蓄積用容量素子である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−5464（ＪＰ，Ａ) 特開 昭62−155553（ＪＰ，Ａ) 特開 平２−270370（ＪＰ，Ａ) 特開 平３−131065（ＪＰ，Ａ) 特開 平４−51560（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (2)
- 【請求項１】SRAMメモリセルの転送用MISFET、駆動用MI
SFET並びに負荷用MISFET及びバイポーラトランジスタの
夫々を同一半導体基板に搭載し、且つ前記駆動用MISFET
のゲート電極を構成する第１の配線層、前記転送用MISF
ETのゲート電極を構成する第２の配線層、前記負荷用MI
SFETのゲート電極を構成する第３の配線層、及び前記負
荷用MISFETのソース領域、チャネル形成領域並びにドレ
イン領域を構成する第４の配線層を前記半導体基板に順
次形成してなる半導体集積回路装置において、 前記バイポーラトランジスタのエミッタ領域に接続され
るエミッタ引出用電極を前記第３の配線層で構成したこ
とを特徴とする半導体集積回路装置。 - 【請求項２】SRAMメモリセルの転送用MISFET、駆動用MI
SFET並びに負荷用MISFET及びバイポーラトランジスタの
夫々を同一半導体基板に搭載する半導体集積回路装置の
製造方法において、 前記駆動用MISFETのゲート電極を第１の配線層で形成す
る工程と、前記転送用MISFETのゲート電極を第２の配線
層で形成する工程と、前記負荷用MISFETのゲート電極を
第３の配線層で形成すると共に、この第３の配線層で前
記バイポーラトランジスタのエミッタ領域に接続される
エミッタ引出用電極を形成する工程と、前記負荷用MISF
ETのソース領域、チャネル形成領域及びドレイン領域を
第４の配線層で形成する工程とを備えたことを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310255A JP3009450B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310255A JP3009450B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181771A JPH04181771A (ja) | 1992-06-29 |
| JP3009450B2 true JP3009450B2 (ja) | 2000-02-14 |
Family
ID=18003046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310255A Expired - Fee Related JP3009450B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体集積回路装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3009450B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2539299B2 (ja) * | 1991-03-01 | 1996-10-02 | 富士通株式会社 | 半導体記憶装置 |
-
1990
- 1990-11-16 JP JP2310255A patent/JP3009450B2/ja not_active Expired - Fee Related
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| JPH04181771A (ja) | 1992-06-29 |
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