JP3003654B2 - バイポーラcmos集積回路の製造方法 - Google Patents
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Description
相補型MOS(CMOS)素子を含む集積回路の製造方
法に関する。このタイプの製造ラインは一般にBICM
OSラインと呼ばれている。
上に設計された素子の大きさが0.4μm以下の大き
さ、例えば0.2μmから0.35μmまでである様に
することができるラインを与えることである。
素子の特性及びバイポーラタイプの素子の特性が最適で
ある様なラインを与えることである。
周知のラインに適合するラインを与えることである。
可能な限り簡単なラインを与えることである。
トランジスタ、NチャネルMOSトランジスタ及びPチ
ャネルMOSトランジスタ)以外に多くの素子の製造に
適したラインを与えることである。
イポーラトランジスタの埋め込み層、MOSトランジス
タ、バイポーラトランジスタ及び相互接続が連続して作
られ、バイポーラトランジスタの特性からMOSトラン
ジスタの特性が減結合され、これらの素子のそれぞれが
最適にされる。MOSトランジスタの形成後、保護層に
よりバイポーラトランジスタの形成の間MOSトランジ
スタを保護することができる。この保護層は、従ってケ
イ化物領域の形成に対しマスクとして使用することがで
きる。
基板の上にN型のエピタキシャル層を形成することで、
埋め込み層が少なくともバイポーラトランジスタの位置
に与えられており、MOSトランジスタのウェル、該バ
イポーラトランジスタのコレクタウェル領域及びバイポ
ーラトランジスタのベース−エミッタ領域の位置以外の
位置に厚い酸化層を形成すること、MOSトランジスタ
のウェル及びバイポーラトランジスタのコレクタウェル
を形成すること、MOSトランジスタの絶縁ゲート、ス
ペーサ、ソース及びドレインを形成すること、酸化シリ
コンの第1の層と窒化シリコンの第1の層を含む保護層
で構造全体を覆うこと、バイポーラトランジスタのベー
ス−エミッタの位置で該保護層を切り開くこと、ポリシ
リコン又はアモルファスシリコンの第1のP型のドーピ
ングされた層とカプセル封じの酸化物の第2の層を形成
すること、バイポーラトランジスタのエミッタ−ベース
領域の中央でこれら最後の二つの層を切り開くこと、第
1のシリコン層に含まれる不純物をバイポーラトランジ
スタの外因性ベースを形成するため下にあるエピタキシ
ャル層に拡散させること、N型のコレクタ不純物を注入
すること、バイポーラトランジスタの真性ベースを形成
するためP型の不純物を注入すること、第2の窒化シリ
コン層をデポジットさせ、ポリシリコンの第2の層をデ
ポジットさせ、垂直部分内のスペーサを適所に残すため
第2のポリシリコン層に異方性のエッチングをし、窒化
シリコンを除去すること、第3のN型のドーピングのポ
リシリコン層をデポジットし、バイポーラトランジスタ
のエミッタを形成するため該ドーピングを拡散するこ
と、ケイ化物にするため領域を奇麗にすること、シリサ
イデーション(silicidation)を行うこと、平面化され
た絶縁層をデポジットすること、メタライゼーションを
行うこと、を含むことを特徴とし、相補型MOSトラン
ジスタとNPN型バイポーラトランジスタを含む集積回
路を製造する方法を提供することである。
リコン層の厚さが約20nmであり、第1の窒化シリコ
ン層の厚さが約30nmである。
ン層の厚さが約200nmであり、第2の酸化シリコン
層の厚さが約300nmである。
ン層が不純物のないアモルファスシリコンのデポジット
と、次にBF2 の表面の注入により得られる。
ェルの表面の領域がNチャネルMOSトランジスタのソ
ースとドレインと同時にドーピングされている。
ースの位置での保護層の開口部が厚い酸化物の中の対応
する開口部より広さが小さい。
装するための種々の段階の方法を使用することから更に
成る。
セル封じの層を切り開くことがこれらの層の中央の領域
を適所に残す様に行われることを特徴とするセントラル
ベースバイポーラトランジスタを提供する。
層の上に形成されたエピタキシャル層に対応しており、
エミッタ領域がPチャネルMOSトランジスタのソース
とドレインと同じ注入により形成されており、コレクタ
領域が第1のポリシリコン層の一部から形成されてい
る、ことを特徴とするラテラルPNPトランジスタを提
供する。
インが基板の一部の上に広がる第1のポリシリコン層の
一部により覆われており、更にドレイン領域を延長する
拡散を行うためにも使用されているMOSトランジスタ
を含むことを特徴とし、静電放電に強いMOSトランジ
スタを提供する。
り、ゲート絶縁層が第1の酸化シリコン層と第1の窒化
シリコン層とを含む保護層の一部に対応しており、ゲー
トが第1のドーピングされたポリシリコン層から形成さ
れ、第2のカプセル封じ酸化物の層で覆われており、ゲ
ートが第2の窒化シリコン層と第2のポリシリコン層と
により形成されたスペーサで横に組み立てられており、
ソース及びドレイン接触リカバリー領域が第3のポリシ
リコン層の一部のデポジットから拡散によりドーピング
された領域で形成されている、ことを特徴とする高電圧
MOSトランジスタを提供する。
サ及びソース及びドレインがMOSトランジスタのそれ
らと同時に形成され、ゲート間の絶縁体が保護層の一部
に対応しており、第2のゲートが第1のポリシリコン層
に対応している、ことを特徴とするEPROMトランジ
スタを提供する。
利点を添付の図面に関連した特別な実施態様で、これに
限定されない次の記載で詳細に述べる。
いて、種々の断面図は一定の比率の大きさで示していな
い。種々の層及び領域の横及び斜めの大きさは任意に大
きく又は小さくし作図を容易にしている。
が形成される図1から図11の左側はCMOS側と呼ば
れ、NPN型バイポーラトランジスタが形成されるこれ
らの図の右側はバイポーラ側と呼ばれる。以下に、Nチ
ャネルMOSトランジスタ、PチャネルMOSトランジ
スタ及びNPN型バイポーラトランジスタの製造を記載
する。勿論、実際の製造においては、多数の同一の素子
が同時に形成され、同様に可能な他のタイプの基本素子
も形成される。
さが非常に小さな(0.35μm以下の最小限の大き
さ、即ちゲートの大きさの)CMOS集積回路の製造に
対する周知の段階に対応している。
2は最初のP型基板1の上に形成される。該エピタキシ
ャル層は比較的薄く、例えば約1μmから1.2μmの
厚さである。
あれば適当なタイプの埋め込み層が、CMOSトランジ
スタのN又はPのウェルが形成される領域に与えられ、
N+型の埋め込み層3が該バイポーラ側に形成される。
ンジスタの領域が周知の技術により形成された素子を分
離するための厚い酸化層5(フィールド酸化層)の開口
部により制限されている。開口部内に形成された厚い酸
化領域又は薄い酸化領域6を介して、N型のウェル8と
P型のウェル9が従来通り注入される。これらのウェル
は例えば3つの連続した注入により形成され、その1つ
はマスクされない領域の中で厚い酸化層5を通ってい
る。これらのN及びPのウェルはそれぞれPチャネルM
OSトランジスタとNチャネルMOSトランジスタを意
味している。表面のドーピングのレベル(約1016a
t./cm3)によりトランジスタの閾値電圧が決まる。一
般的な場合、(P+埋め込み層内に関連した)Pウェル
はP基板と電気的に接触している。しかし、N型の埋め
込み層の上に少なくとも幾らかのPウェルを形成するこ
とを行うこともできる。NウェルはP基板内に現れてお
り、横が絶縁されているので、Pウェルの様に形成され
たP領域と完全に絶縁されている。
ち埋め込み層3と接合したコレクタウェル10をリカバ
ーするドライブインが形成されている領域の範囲が厚い
酸化物5の中で定められている。このコレクタウェルは
N型のウェル8を形成するため行われた少なくとも少し
の注入、又は特別なN+ 型の注入により形成されてい
る。このコレクタウェルは更にNチャネルMOSトラン
ジスタのソース及びドレインと同時に継続して形成する
ことができる。更に、NPN型バイポーラトランジスタ
のベースとエミッタが形成される領域11の範囲が厚い
酸化層内で定められている。N及びPウェルの種々の注
入の間、この領域11がマスクされる。
ンジスタの絶縁ゲート13と14は次の様に従来通り形
成されている;最初の注入が行われる(LDD);スペ
ーサ15と16が形成される;更にドレインとソースの
注入が行われる。ウェル8内では、該注入はP型であ
り、ウェル9内では、該注入はN型である。同時に、P
ウェル内にNチャネルのトランジスタのソースとドレイ
ンを作ることのために、十分なドーピングのN型拡散が
コレクタウェル10の表面で行われその後接触の形成が
改善される。
5℃)。
どの形成が終わると(シリサイデーションとメタリゼー
ションを作ることができる接触を除いて)、NPN型ト
ランジスタが作られる。
の酸化シリコン層21とその後に厚さが約30nmであ
る窒化シリコン層22が続く層を含む二重保護層は化学
蒸着により構造全体の上にデポジットされる。この層2
1−22はバイポーラトランジスタのエミッタ−ベース
領域を形成したいエリア11で切り開かれている。この
開口部の位置を定めることは該位置決めが厚い酸化領域
の上で止まるので難しいことでないことに注意する必要
がある。
nmのシリコン層とその後に厚さが約300nmの基板
の全体を覆う酸化物24が続く層が該構造全体の上にデ
ポジットされている。
ンジスタの非真性ベースに対するドーピングされたソー
スとして使用されるのでP型にドーピングする必要があ
る。この層はベースシリコンと呼ばれるが、例えばアモ
ルファスシリコンであるあらゆるタイプのデポジットさ
れたシリコン層でもある。好ましくは、本発明の様相に
基づき、ドーピングされないポリシリコン即ちアモルフ
ァスシリコン層23が初めにデポジットされ、その後P
型のドーピングがこの層に注入される。好ましくは、ホ
ウ素は非常に高い量でエネルギーの低いBF2(10
15から1016at./cm2)の形で注入されるが、注入
されないホウ素は層の上部に集中し、領域11の下にあ
るシリコン基板の中にホウ素が注入されるのを避ける様
に行われる。
央部分の層23と24の中に与えられている。この開口
部は幅が例えば0.4μmから0.8μmの間にあり、
50nm以下だけモノシリコンの中に入っている。次
に、N型の注入が行われ、NPNトランジスタのコレク
タ30が定められる。N注入は中位の量で高エネルギー
(例えば、500keVのもとで、1012から10
14at./cm2)で行われる。この様に、後で形成される
真性ベースの領域とほぼ等しく横の範囲が制限された実
効的なコレクタの領域が得られる。これはコレクタと非
真性ベースの間に少ない漂遊容量を有するNPNトラン
ジスタを得ることをもたらしている。該注入は、コレク
タの形状が一方ではコレクタの抵抗とこのコレクタを通
る通過時間との間で最良の可能な妥協を与え、他方では
十分高いエミッタ−コレクタ及びベース−コレクタの降
伏電圧(典型的には4ボルト)と低いベース−コレクタ
容量を得ることを与える様に最適化(例えば、連続的な
注入)が行われる。更に、このコレクタ領域への注入に
よりCMOSトランジスタを最適にするためのドーピン
グと適当な厚さを有し、これによりNPNトランジスタ
の特性を独立して最適にするエピタキシャル層2を予め
選ぶことができる。特にこのエピタキシャル層はNPN
トランジスタのコレクタ層として直接使用する必要があ
ればより厚くできる。
去した後、熱酸化が行われるが、これが行われる間厚さ
が約5nmから10nmの薄い熱酸化層31が形成さ
れ、更に熱酸化の間ポリシリコン層23に含まれるホウ
素は下にあるエピタキシャル層内で拡散を開始し、例え
ば接合の深さが約100nmである非真性ベース領域3
2を形成する。この拡散は次にバイポーラ構造の最後の
アニールにより終る。次にP型の注入が酸化物31を通
して行われ、層23と24の開口部の中央に真性ベース
領域33を形成する。この真性ベース領域は低いエネル
ギーのホウ素(例えば5keV以下で、1013at./cm
2)を注入することが好ましい。ポリシリコン23との
接触は該ポリシリコンのホウ素の横の拡散から生ずる。
ーティングした薄い窒化シリコン層(30nm)の一様
なデポジションが行われる。該ポリシリコン層は次に異
方性のエッチングが行われ、層23と24の中に作られ
た開口部の横にスペーサ43のみが残る。次に、窒化シ
リコンの一様なエッチングが行われ、窒化シリコンがポ
リシリコンのスペーサ43によりエッチング(化学的又
はプラズマエッチング)から保護された領域44内の適
所に残る。窒化物44とスペーサ43は全体で、この様
に真性ベースを限定するため、層23と24の中に最初
に形成された開口部より小さい開口部を定める。このよ
り小さな開口部はエミッタ開口部である。該スペーサの
幅がそれぞれ150nmであれば、この小さな開口部の
幅は約0.5μmである。
部の底で、エミッタ注入(ホウ素)の間保護層として更
に窒化シリコン層に対しエッチングを止めるため使用さ
れている薄い酸化層31は、例えば希釈フッ素水素酸の
浴槽の中で注意深く洗浄される。十分にドーピングされ
たN型のポリシリコン層がデポジットされ、次にエッチ
ングされ適所に領域46が残される。ドーピングされた
ポリシリコン層46の領域は選択された適所に保たれ例
えばこのポリシリコンの層46とベースポリシリコンの
領域23の間に容量を形成する。
Sトランジスタが形成された領域は酸化層21、窒化層
22、ベースポリシリコン層23及び酸化層24により
保護されていることに注意する必要がある。この積層に
よりあらゆる可能な汚染及びバイポーラトランジスタを
形成するため注入したドーピングによるあらゆる妨害に
対し非常に効率的な保護ができる。
スポリシリコン層23は該バイポーラトランジスタのエ
ミッタ−ベース領域、及びベースポリシリコン層23の
部分を使用した素子(抵抗、コンデンサ…)を含む他の
可能な領域の外で取り除かれている。次に、基板全体を
覆う酸化シリコン層47がデポジットされる。
層46に含まれるドーパントをトランジスタのベース領
域の中央に入れN型のエミッタ49を形成する。バイポ
ーラトランジスタと関連したアニールによりドーピング
の電気的再活性化が行われ、約60nmの深さまで接合
が行われる。該アニールは早いアニールのタイプ及び/
又は炉によるアニールのタイプである。熱的な処理(3
0s,1000℃)はこれが行われないMOSの場合よ
り容易である。
化シリコン、及び保護酸化シリコン層47、22及び2
1はケイ化物にしたい活性化及び/又はポリシリコン
層、例えばPチャネルMOSトランジスタ、及びバイポ
ーラトランジスタのコレクタウェルの上で取り除かれて
いる。金属ケイ化物50は露出したモノシリコン及びポ
リシリコンの上に選択的に形成されている。
1はあらゆる周知の方法、例えばホウ素及びリンをドー
ピングしたガラス層(BPSG)のデポジションにより
デポジットされ、アニールされ、その後この層及び下に
ある可能性のある層は接触を行いたい所で切り開かれて
いる。幾つかの接触のみ示しているが、これは良く知ら
れている様に、該接触が実効領域の上に直接作られる必
要が必ずしも無く、これらの実効領域から広がる導電領
域と交差する様に広がった領域の上で可能である。この
様に、図11ではPチャネルMOSトランジスタの1つ
のみのドレイン接触53と、バイポーラトランジスタの
1つのコレクタ接触54と、1つのエミッタ接触55
と、1つのベース接触56を示している。
ており、大きな目盛りでバイポーラトランジスタのエミ
ッタ−ベース領域を示している。
数の例を与えるため、次の数値データを有する構造を実
現することを選ぶことができる(ここに、均質な層に対
しeは幅を、Cs は表面集中又は平均集中を示してい
る): 基板1 :Cs =1015at./cm3 , エピタキシャル層2 :Cs =1016at./cm3 ,e=0.8 から1.4 μm 埋め込み層3 :Cs =1020at./cm3 , 酸化物5 :e=0.5μm NまたはPソース及びドレイン :Cs =1020at./cm3 ,e=0.15μm
に適合する本発明に基づく製造工程により、自己整列す
るバイポーラトランジスタ、コレクタ、真性ベース、エ
ミッタ領域の実現が可能である。
点がある。その性能がCMOSトランジスタの存在の影
響を受けない。特に、無線の周波数で使用することがで
きる(カットオフ周波数が40GHzより高い)。該バ
イポーラトランジスタの非常に高い相互コンダクタンス
と低い雑音によりアナログに有効に応用することができ
る。特に、(P+ ポリシリコンの)ベース接触によりベ
ース抵抗を有効に非常に減少でき、これによりRFの雑
音指数を有効に改善できる。この様に、バイポーラトラ
ンジスタは低価格であり、しかも同じチップの上でこの
トランジスタを高性能CMOS回路と関連させる可能性
を有した幾つかのAsGaトランジスタの代わりに使用
することができる。
ていることを思い起こす事が出来る: −次の3つの独立した段階を含んでいる:CMOSトラ
ンジスタを作る事、バイポーラトランジスタを作る事、
及びシリサイデーションと相互接続を作る事; −特に第1の段階においてすべての保護層21、22を
数回使用しバイポーラトランジスタの実現の間MOSト
ランジスタを保護することができ、第2の段階において
ケイ化物にしたくない素子を保護することが出来る; −バイポーラトランジスタに加えられる熱処理はMOS
トランジスタに対して“冷たく”、これは本質的にバイ
ポーラトランジスタの殆どの拡散がドーピングされたポ
リシリコン層から生ずる事による; −ベースポリシリコンは二つの方向に切り分けられ、局
在するスペーサはエミッタアパーチャの回りにのみ与え
られる; −以下に記載する様に、この方法はNチャネル及びPチ
ャネルMOSトランジスタ及びNPNバイポーラトラン
ジスタ以外の種々の基礎的な素子の実現に良く適合す
る。
デーション 前述に示した様に、バイポーラトランジスタが形成され
アニールが行われると、標準的なCMOS処理が自己整
列したシリサイデーションにより再び行われる(図1
0)。この選択的なシリサイデーションにはケイ化物に
されるシリコンの除去、その後にメタルデポジション
(例えば、チタン、Tiの)及びアニールが必要であ
る。このアニールの間、メタルデポジションによりシリ
コンと相互作用し、ケイ化物(例えば、TiSi2 )が
形成される。相互作用しない金属、Tiはマスクを使用
することなく化学的浴槽の中で選択的に取り除かれる。
このシリサイデーションの段階で重要な事はモノシリコ
ン又はポリシリコンの領域を覆わない事である。
ベース及び/又はエミッタのシリサイデーションに適合
する。これらの段階は使用した方法に制約を加えるのみ
で、処理の段階を加えることなくCMOSで既に知られ
た段階と完全に適合する。
CMOS技術に対し層21と22を含む保護層をエッチ
ングする事により行われる(図10)。CMOS側で
は、層47、22及び21をそれぞれエッチングする必
要がある。バイポーラ側では、層47はエミッタ領域に
対するポリシリコン46の上で止まる様にエッチング
し、層47と24はベース領域に対するベースポリシリ
コン23の上で止まる様にエッチングされる。
とエミッタポリシリコン46を非常に壊す化学的作用を
及ぼす事なく酸化物24の厚さ(300nm)だけCM
OS領域の上に酸化物47(100nm)を重ねてエッ
チングすることが出来る。同様に、窒化物22(30n
m)のエッチングは、覆われていないポリシリコン23
と46のエッチングを重ねる事なく行うことが実際には
出来る。次に、酸化物21のエッチングは層23と46
のエッチングを重ねることなく行うことが出来る。
り開かれケイ化物57が形成され(図12B)、エミッ
タポリシリコンは切り開かれケイ化物58が形成される
(図12C)。自己整列シリサイデーションは更に容易
に実現でき(図12D)ケイ化物59、60が形成され
る。実際には、サイズの大きな層24(300nm)に
よりベースとエミッタのケイ化物の短絡を避ける垂直ス
ペーサを実現できる。
合できる接触を作ることができ、更にエミッタ接触抵抗
が減少する。
り雑音が減少する)と該接触の良否に対し非常に有益で
ある。
なパラメータである。実際には、エピタキシャル層2の
厚さが小さく成りドーピングが十分である程、素子のエ
ミッタ−コレクタ及びコレクタ−ベース降伏電圧値、V
BCEO 及びVBCBO を犠牲にして動作が速く成る。これ
らの降伏電圧値は供給電圧(3.3ボルト)より高く保
つ必要がある。
物5とP型ドーピングのシリコン32との間の接続点は
降伏電圧に対して弱点であるが、これは特にシリコン内
での制約からと、電圧ラインの“位相の”歪みによる。
この様に、降伏電圧を増加させるためモノシリコン内に
厚い酸化物により開放されたベースPを実現する事は価
値がある。
階で、層21、22を切り開く事を止める代わり、予め
定められた開口部11内の厚い酸化層5の上で、開口部
11に対し内部に切り開く事を層21、22の中で定め
ることができる。
あり、領域21、22の内側の延長部は参照番号61で
示している。
該切り開きが重要に成るが、ベースポリシリコン/モノ
シリコンの接触領域を明確にする事が良く成る;ベース
ポリシリコンとモノシリコンの間の接触表面が少なくで
きる;外因性ベースとコレクタの間の容量が少なく成
る;低周波雑音が減少し降伏電圧値VBCBO が高く成
る。
るセントラルベースNPNトランジスタ構造の製造の段
階を示している。
の段階に対応している。図6に示す様に、トランジスタ
NPNのエミッタとベース領域を定める開口部11の中
央でシリコン層23及び酸化物24を除去する代わり
に、層23及び24の一部分63が開口部11の中央で
ほぼ適所に置かれている(これは図示の実施態様では、
図12Eに関連して記載した開放された他の方法の状況
に示されている)。図6に関連して記載した段階は従っ
て次の様に行われる:−リングの形をしたコレクタ30
の注入、−熱酸化層31の形成、中央の外因性ベース領
域32を形成するためポリシリコン23内に含まれるホ
ウ素の拡散、−今度はベース接触23に対し周囲である
真性ベース領域33の注入。
り、図13Cは図12に前に示した様な構造の最終の段
階に対応している。
全に適合するかなり大きなエミッタ/ベースの表面積比
を有する新しいタイプのバイポーラトランジスタを形成
している。この比によりベース−エミッタ容量と比較し
てベース−コレクタ容量の減少を最小にすることができ
る。更に中央で接触する円形の構造により所定の外因性
ベース表面領域に対しベースに至る抵抗が減少又は最小
に成る。次に、この構造では、図12Eに示す構造の様
に、真性ベースと厚い酸化物との間に接触が無い事に注
意する必要がある。これにより信頼性の点とベース−コ
レクタの降伏電圧に利点が生ずる。
と低い雑音指数を得ることができる。
Pトランジスタの構造を示している。
の一部の上にあるエピタキシャル層2の中に形成されて
いる。厚い酸化物5の中に、中央開口部が作られ、その
中でP型エミッタ領域71がPチャネルMOSトランジ
スタのソース及びドレインと同じ注入により形成されて
いる。層5の中には更にこの中央開口部の周囲にある開
口部も形成されている。この周囲の開口部はP型にドー
ピングされたポリシリコンの一部72により頂上部が覆
われ、前に記載したベースポリシリコン領域23に対応
している。拡散により、ポリシリコンの部分72により
コレクタ領域73が生ずる。更に、第3の開口部が厚い
酸化領域内に作られ、NPNトランジスタのコレクタウ
ェルが形成されると同時にN+ 型のベース接触ウェル7
5が形成される。このウェル75は埋め込み層3と接合
される。
間、ケイ化物層76、77はエミッタ領域71とウェル
75の表面に生ずる。エミッタ及びベースメタリゼーシ
ョンはそれぞれ78と79であり図示している。本発明
の様相によれば、エミッタメタリゼーション78はコレ
クタリング73とエミッタ領域71の間に構成されたベ
ースリングの上で広がり、フィールドプレート(field
plate )効果を与えている。
法で最適にされる。
ている事は以前からの欠点であるが、これはこのN+ 埋
め込み層が激しくベース電流を増加させトランジスタの
利得を減少させるベース領域と再結合するからである。
しかし、前の事から判る様に、特別なコレクタ注入がN
PNトランジスタに使用されているので比較的厚いエピ
タキシャル層2が保たれ、これによりMOSトランジス
タの動作が最適にされ、更にPNPトランジスタの場
合、ベース効果との再結合に関連した利得の減少効果の
解決に役立っている。
れている。エミッタ注入71がPチャネルMOSトラン
ジスタのソース及びドレインの注入と同じである事が示
されている。PNPトランジスタが該構造体の中に実現
される場合、この注入量は自発的に減少し、この注入量
はケイ化物であるMOSトランジスタのソース及びドレ
インに対し欠点と成らない。エミッタ内でPドーピング
の集中が減少する事はこのエミッタ内での少数キャリア
(電子)が直接再結合する事を避ける事によりベース電
流が最適(減少)にされる。この効果はエミッタ71の
上のケイ化物領域76が縮小した表面積である事により
強化される。
用されるベースポリシリコン(参照番号23で示してい
る)はコレクタとの接触を作るため使用されている。こ
れにより幾つかの利点が与えられる。接合は欠点が無く
非常に品質が高く、注入型接合に比較して高いベース−
コレクタ降伏電圧値を有している。これにより、前に示
した様に、コレクタ領域の上に金属レベル78を延ばす
ことができる。更に、これによりトランジスタを安定に
させエージング特性を非常に改善するスクリーン効果が
与えられる。又、ポリシリコン層72により実現された
該スクリーンはコレクタと基板の間の構造体の外も安定
にする。
る特性のPNPトランジスタはこの様に、CMOSトラ
ンジスタとNPNトランジスタを形成するため前に記載
した技術的な段階のみを使用する事により得られる。
るMOSトランジスタの構造を示している。
がケイ化物にされている従来のPチャネルMOSトラン
ジスタを示している。
Sトランジスタの開口部より大きな開口部内に形成され
ている。図の左側には、酸化物層21の残された部分8
1と、窒化シリコン層22の残された部分82と、前に
記載した酸化シリコン層47の残された部分83でコー
ティングされた従来のドレイン、ソース及びゲート構造
を示している。ドレイン領域84は層81、82内に作
られた開口部に向かい、更に厚い酸化領域5に向かい図
の右側に広がっている。この開口部内で、前述の酸化層
23と24に対応した酸化層86と87の部分でコーテ
ィングされたベースポリシリコンの層23の部分85は
適所に置かれている。これらの層85、86及び87は
共に厚い酸化物の上で右に広がり(更に部分的には酸化
物及び窒化シリコンの層21と22の上にある)、及び
接触88は該ドレイン領域から離れたポリシリコン層8
5の上に作られている。更に、P拡散88はエピタキシ
ャル層の中で、むしろポリシリコンの部分85に接触し
た領域の下にあるエピタキシャル層のNウェルの中で行
われる。このように、P型のドーピングのベースポリシ
リコンを使用することにより、P+ 型ドレイン接触領域
を作り、高品質の固体−固体拡散により作られる接合を
作り、アクセス抵抗を増加させ、絶縁領域の上に電流の
通路を作り、更にPN接合により形成された感度の良い
領域から離して、金属接触を実現することができる。こ
の構造は静電放電に対し所定の降伏電圧を特に小さくす
る利点を有している。特に、従来単にCMOS技術を使
用した方法より小さくなる。
の様に記載できる。同様に、NチャネルMOSトランジ
スタ構造はベースポリシリコン85の代わりに、エミッ
タポリシリコン層の一部を使用することにより実現でき
る。
OSトランジスタの構造を示している。
定により最小の大きさが0.35μmである技術に対し
CMOSトランジスタでは典型的には約7nmの非常に
薄い酸化ゲートを有することが必要となる。この結果、
MOSトランジスタは約3.3ボルトの供給電圧にのみ
耐える。
め、より高い電圧、例えば約10ボルトの“高い”電圧
に耐える素子を作ることが望まれている。
み層91が最初作られ、この埋め込み層にほぼ面してい
る厚い酸化物5の中に開口部92が作られている。この
開口部の中には、図2に関連して記載したウェルと同時
にP型層93が形成される。図3に関連したCMOSト
ランジスタの形成の段階の間は、ゲートポリシリコンは
形成されていない。しかし、ドレインとソースの拡散
(103と104)は、CMOSのNチャネルMOSト
ランジスタの場合と同時に適当なマスクを用いて行われ
る。酸化シリコン層21と窒化シリコン層22を含む保
護層を作る段階の間、これらの層は窓92の中に作られ
た開口部の上にデポジットされる。次に、図4に関連し
て示すこの保護層のエッチングの段階の間、保護層2
1、22の一部は、開口部の内側の周辺の適所に、及び
層21、22のこれらの部分95、96は高電圧トラン
ジスタのゲート絶縁を形成している中央の領域に残って
いる。図5に示す段階に対応して、P型ポリシリコン層
23と酸化保護層24はデポジットされ、MOSトラン
ジスタのゲート領域に対応した位置97と98の適所に
残っている。
ランジスタのコレクタに対応したN型のドーピングが注
入される。このドーピングは酸化物内の開いた部分と、
中央の領域97、98の間の酸化シリコン層21及び窒
化シリコン層22と、周辺部分に入っている。しかし、
この注入は効果がない。これは、この注入が無効にされ
るP型の十分にドーピングされた埋め込み層91の中に
本質的に位置しているからである。
窒化シリコン領域44とポリシリコンスペーサ43はゲ
ート側95、96の上に形成されている。
ングされたポリシリコン層はデポジットされ、参照番号
99で示す位置の適所に、即ち特に保護層21、22の
切り開かれた領域の上に保たれ、更にこの層99内に含
まれるN型ドーピングは下にあるP型のウェル93の中
に拡散され、予め形成されたドレイン及びソース領域1
03と104に接触するドレイン及びソース接触リカバ
リー領域101、102を形成している。
り、高電圧MOSトランジスタが形成されるこの特別な
領域に限定されない。
リコンゲートとN+ 型が注入されたソースとドレインを
有するNチャネルMOSトランジスタはこの様に得られ
る。これらソースとドレインの上での接触のリカバリー
はエミッタベースポリシリコンからの固体−固体拡散に
より行われ、これにより特に高電圧の構造の場合接触の
信頼性が良くなる。ソースとドレイン接合の降伏電圧値
は従って高い(10ボルト)。
ある酸化シリコンと窒化シリコンの化合物により形成さ
れる事に注意する必要がある。P+ 型ポリシリコンゲー
トを使用することにより、MOSトランジスタの閾値電
圧を下げることができるが、しかし約2ボルトで比較的
高いままである。
化物/窒化物)により、この種の素子はSiO2 、Si
3 N4 のインターフェイスで電荷を利用することによ
り、MIIS(金属−絶縁体−絶縁体−半導体)メモリ
ノードとして使用することができる。
し、集積回路内に高電圧トランジスタ又はメモリノード
を形成することができる。
に例えば映像及び電話の回路に使用することができる。
これらの回路は今までは、5ボルトから10ボルトの間
の電圧を使用していたが、これらの5ボルトから10ボ
ルトを3.3ボルトに変換し本発明に基づき得られるC
MOS素子で処理される。
とし、例えば演算増幅器の電圧オフセット又はアナログ
対デジタルの非直線性が問題であるアナログ回路に有効
である。又、メモリノードは補正“メモリプレーン”を
作るため使用される。
として使用される様な絶縁ウェルを有した二重ゲートE
PROMトランジスタの構造を示している。このメモリ
ノードは前記のPウェル9に対応したPウェル112内
で、前記の埋め込み層3に対応したN型埋め込み層11
1の上の厚い酸化層の中に作られたアパーチャの中に形
成されている。第1のゲート115、スペーサ116、
ソース及びドレイン領域117のゲート絶縁構造114
は図3に関連して記載したNチャネルMOSトランジス
タのゲート絶縁構造に対応している。
に示す保護層は該構造の上にデポジットされ、同様にベ
ースポリシリコンとカプセル封じ層23と24のこれら
二つの層は図9に関連して記載したことと同じエッチン
グにより領域118と119の中の適所に残されてい
る。領域118は前述のゲートポリシリコン部分115
の上で広がり、保護層21、22により第1のゲートか
ら絶縁されている第2のゲートを形成している。その
後、保護層21、22は該構造のドレイン及びソース領
域の上で切り開かれ、この開口部は厚い酸化物の上で広
がっている。識別できるドレインとソース領域のシリサ
イデーションが次に行われ、該処理は絶縁層と接触領域
を形成する事により他の素子に対し継続される。
されている。この様に、適当なバイアスによりPウェル
から浮遊ゲート内にキャリアを注入することができる。
ることにより考えることができ、このラインは幾つかの
変更、修正及び改善を有する可能性があることに気付く
であろう。特に、示した数値の値は例であり、示したそ
れぞれの材料は例えば同じ機能を果たす他の材料と置き
換えることができる(例えば、他の材料に対し選択的に
エチッングすること)。更に、種々の基本的な素子は一
つの又は他のタイプの導電率の埋め込み層と共に又はそ
れを使用すること無く実施することができる。
一部であり、本発明の精神及び範囲にある。従って、前
述の記載は一例であり、これに制限されない。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
PチャネルMOSトランジスタ、及びNPN型バイポー
ラトランジスタの実施態様を製造する連続した段階を示
す簡略した断面図である。
タ、PチャネルMOSトランジスタ、及びNPN型バイ
ポーラトランジスタの実施態様を製造する連続した段階
を示す簡略した断面図である。
タ、PチャネルMOSトランジスタ、及びNPN型バイ
ポーラトランジスタの実施態様を製造する連続した段階
を示す簡略した断面図である。
ラトランジスタの拡大図である。
NPNトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
NPNトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
NPNトランジスタのセントラルベースを有している他
の実施態様を製造する連続した段階を示す図である。
るPNPトランジスタの例を示す図である。
る過電圧又は静電放電に強いMOSトランジスタの例を
示す図である。
るメモリに関係した高電圧MOSトランジスタの例を示
す図である。
ができるEPROMの構造の例を示す図である。
る領域 13、14 MOSトランジスタの絶縁領域 15、16 スペーサ 21 酸化シリコン層 22 窒化シリコン層 23 シリコン層 24 カプセル封じの酸化物 30 NPNトランジスタのコレクタ 31 薄い熱酸化層 32 外因性ベース領域 33 真性ベース領域 43 ポリシリコンスペーサ 44 窒化物 46 ドーピングされたポリシリコンの領域 47 ベースポリシリコンの一部 49 N型エミッタ 47 カプセル封じ酸化シリコン層 50 金属ケイ化物 51 絶縁平面層 53 PチャネルMOSトランジスタのドレイン接触 54 バイポーラトランジスタのコレクタ接触 55 バイポーラトランジスタのエミッタ領域 56 バイポーラトランジスタのベース領域 57、58、59、60 ケイ化物 61 領域21、22の内側延長部 63 層23、24の一部 71 P型エミッタ領域 72 P型のドーピングされたポリシリコンの一部 73 コレクタ領域 75 N+型ベース接触ウェル 76、77 ケイ化物層 78 エミッタメタリゼーション 79 ベースメタリゼーション 81 酸化層21の残った部分 82 窒化シリコン層の残った部分 83 酸化シリコン層の残った部分 84 ドレイン領域 85 酸化層の一部で覆われたベースポリシリコン層 86、87 酸化層の一部 88 ポリシリコン層85の上に作られたP拡散 91 P+型埋め込み層 92 厚い酸化物の中に作られた開口部 93 P型層 95、96 高電圧トランジスタのゲート絶縁から作ら
れている層21、22の部分 97、98 MOSトランジスタのゲート領域に対応し
た位置 99 保護層21、22の開口部の上にある位置 101 ドレイン接触リカバリー 102 ソース接触リカバリー 103 接触ドレイン領域 104 接触ソース領域 111 N型埋め込み層 112 P型埋め込み層 114 ゲート絶縁構造 115 第1のゲート 116 スペーサ 117 ドレイン領域 118 ゲートポリシリコン部分115の上に広がった
領域
Claims (11)
- 【請求項1】 相補型MOSトランジスタとNPN型バ
イポーラトランジスタを含む集積回路を製造する方法で
あって、 埋め込み層(3)が少なくともバイポーラトランジスタ
の位置に与えられている、P型の基板(1)の上にN型
のエピタキシャル層(2)を形成し、 MOSトランジスタのウェル(8、9)、該バイポーラ
トランジスタのコレクタウェル領域(10)及びバイポ
ーラトランジスタのベース−エミッタ領域(11)の位
置以外の位置にフィールド酸化層を形成すること、 MOSトランジスタのウェル(8、9)及びバイポーラ
トランジスタのコレクタウェル(10)を形成するこ
と、 MOSトランジスタの、スペーサにより絶縁されたゲー
ト、ソース及びドレインを形成すること、 酸化シリコンの第1の層(21)と窒化シリコンの第1
の層(22)を含む保護層で構造全体を覆うこと、 バイポーラトランジスタのベース−エミッタの位置で該
保護層に開口をもうけること、 ポリシリコン又はアモルファスシリコンの第1のP型の
ドーピングされた層(23)と基板の全体を覆う酸化物
の第2の層(24)を形成すること、 バイポーラトランジスタのエミッタ−ベース領域の中央
で前記第1のP型のドーピングされた層(23)及び前
記の酸化物の第2の層(24)を切り開くこと、 第1のシリコン層(23)に含まれる不純物をバイポー
ラトランジスタの非真性ベースを形成するため下にある
エピタキシャル層に拡散させること、 N型の不純物をコレクタ領域(30)に注入すること、 バイポーラトランジスタの真性ベースを形成するためP
型の不純物(33)を注入すること、 第2の窒化シリコン層(44)をデポジットさせ、ポリ
シリコンの第2の層(43)をデポジットさせ、該ポリ
シリコン層の垂直部分にスペーサを残すように第2のポ
リシリコン層を異方性のエッチングをし、窒化シリコン
を除去すること、 第3のN型のドーピングのポリシリコン層(46)をデ
ポジットし、バイポーラトランジスタのエミッタを形成
するため該ドーピングを拡散すること、 ケイ化物にするため領域(50)を奇麗にすること、 シリサイデーションを行うこと、 平面化された絶縁層(51)をデポジットすること、 メタライゼーション(53−56)を形成すること、 の各段階を含むことを特徴とするバイポーラCMOS集
積回路の製造方法。 - 【請求項2】 第1の酸化シリコン層(21)の厚さが
約20nmであり、第1の窒化シリコン層(22)の厚
さが約30nmであることを特徴とする請求項1に記載
の製造方法。 - 【請求項3】 第1のシリコン層(23)の厚さが約2
00nmであり、第2の酸化シリコン層(24)の厚さ
が約300nmであることを特徴とする請求項1に記載
の製造方法。 - 【請求項4】 第1のシリコン層(23)が不純物のな
いアモルファスシリコンのデポジットと、次にBF2の
表面の注入により得られることを特徴とする請求項1に
記載の製造方法。 - 【請求項5】 コレクタのウェルの表面の領域がNチャ
ネルMOSトランジスタのソースとドレインと同時にド
ーピングされていることを特徴とする請求項1に記載の
製造方法。 - 【請求項6】 エミッタ−ベース領域での第1のシリコ
ン層(23)と第2の酸化物の層(24)の開口部の大
きさが前記フィールド酸化物の中のエミッタ−ベース領
域より小さいことを特徴とする請求項1に記載の製造方
法。 - 【請求項7】 第1のシリコン層(23)と第2の基板
全体を覆う層(24)の開口がこれらの層の中央の領域
を残す様に行われることを特徴とする請求項1に基づく
方法により得られるセントラルベースのバイポーラトラ
ンジスタ。 - 【請求項8】 ベース領域がN+型の埋め込み層(3)
の上に形成されたエピタキシャル層に対応しており、 エミッタ領域がPチャネルMOSトランジスタのソース
とドレインと同じ注入により形成されており、 コレクタ領域が第1のポリシリコン層(23)の一部
(72)から形成されている、 ことを特徴とする請求項1の製造方法に基づき得られる
ラテラルPNPトランジスタ。 - 【請求項9】 MOSトランジスタの接触ドレインが基
板の一部の上に広がる第1のポリシリコン層の一部(8
5)により覆われており、更にドレイン領域(104)
を延長する拡散(102)を行うためにも使用されてい
るMOSトランジスタを含むことを特徴とし、請求項1
の製造方法に基づき得られる静電放電に強いMOSトラ
ンジスタ。 - 【請求項10】 絶縁Pウェル(112)内に形成され
ており、 ゲート絶縁層(95、96)が第1の酸化シリコン層
(21)と第1の窒化シリコン層(22)とを含む保護
層の一部に対応しており、 ゲート(97)が第1のドーピングされたポリシリコン
層(23)から形成され、第2の基板全体を覆う酸化物
の層(24)で覆われており、 ゲートが第2の窒化シリコン層と第2のポリシリコン層
とにより形成されたスペーサ(43、99)で横方向に
縁取りされ、 ソース及びドレイン接触リカバリー領域が第3のポリシ
リコン層の一部のデポジションから拡散によりドーピン
グされた領域(101、102)で形成されている、こ
とを特徴とする請求項1の製造方法に基づき得られる高
電圧MOSトランジスタ。 - 【請求項11】 第1のゲート(115)、関連したス
ペーサ及びソース及びドレインがMOSトランジスタの
ゲート、関連したスペーサ及びソース及びドレインと同
時に形成され、 ゲート間の絶縁体が保護層の一部(21、22)に対応
しており、 第2のゲート(118)が第1のポリシリコン層(2
3)に対応している、ことを特徴とする請求項1の製造
方法に基づき得られるEPROMトランジスタ。
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