KR19980042526A - 바이폴라/ｃｍｏｓ집적 회로의 제조 - Google Patents

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Abstract

본 발명은 CMOS 트랜지스터와 바이폴라 트랜지스터를 포함하는 집적회로의 제조 방법에 관한 것으로, 상기 방법은 에피텍셜 층에 MOS 트랜지스터를 구성하는 단계, 이중 보호층으로 상기 전체 구조를 덮는 단계, 상기 이중 보호층의 개방부에 바이폴라 트랜지스터의 에미터-베이스를 형성하고, 그 콜렉터 확산은 에미터-베이스 영역 아래의 에피텍셜 층에 형성되는 단계, 및 실리사이드를 수행하려는 위치에서 상기 이중 보호층을 재개방하는 단계를 포함한다.

Description

바이폴라/ＣＭＯＳ 집적 회로의 제조
본 발명은 특히 바이폴라와 CMOS(Complementary MOS) 소자를 포함하는 집적 회로의 제조 라인에 관한 것이다. 이러한 라인형을 일반적으로 BICMOS 라인이라 부른다.
본 발명의 목적은 마스크에 디자인된 구성요소의 치수를, 예를 들어 0.2 내지 0.35μm 와 같이, 0.4μm 이하로 할 수 있는 라인을 제공하는 것이다.
본 발명의 보다 특별한 목적은 MOS 형 소자의 특성과 바이폴라 형 소자의 특성이 최적화되는 라인을 제공하는 것이다.
본 발명의 다른 목적은 기 알려진 CMOS 소자의 제조 라인에 호환되는 라인을 제공하는 것이다.
본 발명의 다른 목적은 원하는 결과에 가능한한 간단하게 도달할 수 있는 라인을 제공하는 것이다.
본 발명의 다른 목적은 기본 소자들(NPN 트랜지스터, N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터)외에 다른 여러 소자들의 제조에 적용할 수 있는 라인을 제공하는 것이다.
도 1 내지 11 은 본 발명의 실시예에 따른 N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, 및 NPN-형 바이폴라 트랜지스터 제조 방법의 공정 순서를 간략하게 도시한 단면도.
도 12a는 본 발명에 따라 획득되는 NPN-형의 바이폴라 트랜지스터의 확대도.
도 12b 내지 12e는 도 12a에서 도시한 구조의 다양한 여러 실시예를 도시한 도면.
도 13a 내지 13c는 본 발명에 따른 제조 방법을 사용함으로써 구현될 수 있는, 센트럴 베이스를 가지는 NPN 트랜지스터의 또 다른 실시예의 제조 공정 단계를 도시한 도면.
도 14는 본 발명에 따른 제조 방법을 사용함으로써 구현될 수 있는 PNP 트랜지스터의 일예를 도시한 도면.
도 15는 본 발명에 따른 제조 방법을 사용함으로써 구현될 수 있는, 과전압 또는 정전기 방전에 내성을 갖는 MOS 트랜지스터의 일예를 도시한도면.
도 16은 본 발명에 따른 제조 방법을 사용함으로써 구현될 수 있는, 메모리 회로와 결합되기 위한 고전압에 견딜 수 있는 MOS 트랜지스터의 일예를 도시한 도면.
도 17은 본 발명에 따른 제조 방법을 사용함으로써 획득될 수 있는 EPROM 구조의 일예를 도시한 도면.
이와 같은 목적을 달성하기 위하여, 본 발명은 바이폴라 트랜지스터의 특성으로부터 MOS 트랜지스터의 특성을 분리(decouple)하고, 이들 각각의 소자들을 최적화하기 위하여, 바이폴라 트랜지스터의 매립층, CMOS 트랜지스터, 바이폴라 트랜지스터, 및 이들의 상호접속이 연속적으로 구현되는 제조 방법을 제공한다. MOS 트랜지스터의 형성 후, 바이폴라 트랜지스터가 형성되는 동안에, 보호층은 MOS 트랜지스터의 보호를 가능하게 한다. 상기 보호층은 실리사이드 영역의 형성을 위한 마스크로서 사용된다.
특히, 본 발명은 CMOS 트랜지스터와 NPN 형의 바이폴라 트랜지스터를 포함하는 집적회로를 제조하는 방법에 있어서,
P-형 기판위에 N-형의 에피텍셜 층을 형성하는 단계,
MOS 트랜지스터의 웰의 위치와, 바이폴라 트랜지스터의 콜레터 웰 영역과 베이스-에미터 영역 이외의 위치에 두꺼운 산화막층을 형성하는 단계,
MOS 트랜지스터의 웰과, 바이폴라 트랜지스터의 콜렉터 웰을 형성하는 단계,
절연된 게이트, 스페이서, 및 MOS 트랜지스터의 소스 및 드레인을 형성하는 단계,
제 1 실리콘 산화막층과 제 1 실리콘 질화막층을 포함하는 보호층으로 전체 구조를 덮는 단계,
바이폴라 트랜지스터의 베이스-에미터 위치에서 보호층을 개방하는 단계,
P-형 도핑된 제 1 폴리실리콘층 또는 비결정 실리콘층 및 밀폐된 제 2 산화막층을 형성하는 단계,
바이폴라 트랜지스터의 에미터-베이스 영역의 중심에서 상기 마지막 두 층을 개방하는 단계,
바이폴라 트랜지스터의 외인성 베이스를 형성하기 위하여, 제 1 실리콘층에 포함된 도핑을 밑에 놓인 에피텍셜 층으로 확산하는 단계,
N-형 콜렉터 도핑을 주입하는 단계,
바이폴라 트랜지스터의 진성 베이스를 형성하기 위하여 P-형 도핑을 주입하는 단계,
제 2 실리콘 질화막층을 증착하고, 제 2 폴리실리콘층을 증착하고, 수직 부분에 스페이서를 남겨 두기 위해 제 2 폴리실리콘층을 비등방성으로 에칭하고, 외관상의 실리콘 질화막을 제거하는 하는 단계,
N-형 도핑된 제 3 폴리실리콘층을 증착하고, 바이폴라 트랜지스터의 에미터를 형성하기 위해 상기 도핑을 확산하는 단계,
실리사이드 되어질 영역을 세정하는 단계,
실리사이드를 수행하는 단계,
평탄화된 절연층을 증착하는 단계, 및
금속배선을 수행하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 제 1 실리콘 산화막층은 약 20 nm의 두께를 가지고, 상기 제 1 실리콘 질화막층은 약 30 nm의 두께를 가진다.
본 발명의 실시예에 따르면, 상기 제 1 실리콘층은 약 200 nm의 두께를 가지며, 상기 제 2 실리콘 산화막층은 약 300 nm의 두께를 가진다.
본 발명의 실시예에 따르면, 상기 제 1 실리콘층은, 도핑되지 않은 비결정 실리콘의 증착과, 그 이후 BF2 의 표면 주입에 의해 획득된다.
본 발명의 실시예에 따르면, 콜렉터 웰의 표면 영역은 N-채널 MOS 트랜지스터의 소스 및 드레인과 동시에 도핑된다.
본 발명의 실시예에 따르면, 상기 에미터-베이스 위치에서의 보호층의 개방은 상기 두꺼운 산화막에서의 대응되는 개방보다 작은 범위이다.
본 발명에 따르면, 상기 방법의 여러 단계는 다른 소자들의 구현에 사용되어 진다.
본 발명은 제 1 실리콘층과 제 2 밀폐층의 중심영역을 남겨 두고, 상기 두 층을 개방하는 센트럴 베이스 바이폴라 트랜지스터를 제공한다.
본 발명은 N+ 형의 매립층 위에 형성된 에피텍셜 층에 대응하는 베이스 영역, P-채널 MOS 트랜지스터의 소스 및 드레인 형성과 동일한 이온주입에 의해 형성되는 에미터 영역, 및 제 1 폴리실리콘층의 일부분에 형성되는 콜렉터 영역을 가지는 가로형(lateral) PNP 트랜지스터를 제공한다.
본 발명은 정전기(electrostatic) 방전에 내성을 갖는 MOS 트랜지스터를 제공하는데, 그 콘택트 드레인은, 기판위의 일부분에 뻗어있는 제 1 폴리실리콘층의 일부분에 의해 복구되고, 또한 상기 드레인 영역을 연장하는 확산을 위해 이용된다.
본 발명은 절연된 P 웰에 형성되는 고전압 MOS 트랜지스터를 제공하는데, 이의 게이트 절연층은 제 1 실리콘 산화막과 제 1 실리콘 질화막을 포함하는 보호층의 일부분에 상응하고, 그 게이트는 도핑된 제 1 폴리실리콘층으로 형성되고, 밀폐된 제 2 산화막층에 의해 덮여지며, 상기 게이트 측면에는 제 2 실리콘 질화막과 제 2 폴리실리콘층에 의해 형성된 스페이서가 형성되고, 소스와 드레인 콘택트 복구 영역은 제 3 폴리실리콘층의 일부분의 증착으로부터 확산에 의해 도핑된 영역에서 형성된다.
본 발명은 제 1 게이트가 스페이서와 결합되고, 소스와 드레인이 MOS 트랜지스터의 소스/드레인 형성과 동시에 형성되고, 게이트들 사이의 절연체는 상기 보호층의 일부분에 상응하고, 제 2 게이트는 상기 제 1 폴리실리콘층에 상응하는 EPROM 트랜지스터를 제공한다.
본 발명의 이와 같은 목적과 특징과 장점은 첨부한 도면을 참조하여, 다음의 특정한 실시예의 설명에서 보다 상세히 토의될 것이며, 그러나, 다음의 실시예로 한정되는 것은 아니다.
반도체 소자들을 설명하기 위한 영역에서 일반적으로 그러한 것처럼, 상기 다양한 단면도들은 비례적으로 도시되어 있지 않다. 도면을 용이하게 하기 위해 여러 층들의 측면과 횡단면의 치수가 임의로 확대 또는 축소되어 있다.
다음의 설명에서, CMOS 소자가 형성되어 있는 도 1 내지 11의 좌측은 CMOS 측으로, NPN-형 바이폴라 트랜지스터가 형성된 상기 도면의 우측은 바이폴라 측으로 나타낼 것이다. 다음에서, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터 및 NPN-형 바이폴라 트랜지스터의 제조 방법을 설명할 것이다. 물론, 실제의 구현에 있어서는, 많은 동일한 소자들이 형성될 뿐만 아니라, 다른 형태의 기본적인 소자들도 동시에 형성될 수 있다.
본 발명에 따르면, 초기의 단계는 기 알려진 매우 작은 치수(0.35 μm 이하의 최소 치수 또는 게이트 치수)의 CMOS 집적회로의 제조 단계에 상응한다.
도 1에 도시한 바와 같이, N-형 에피텍셜층 2 은 P-형 기판 1 위에 형성된다. 상기 에피텍셜층은 예를 들어, 그 두께가 약 1 내지 1.2μm 정도로 비교적 얇다.
상기 에피텍셜층을 성장시키기 전에, 원한다면, 적당한 형의 매립층을 CMOS 트랜지스터의 N 또는 P 웰이 구성되어질 영역에 형성할 수 있고, 바이폴라 측에 N+ 형의 매립층 3 이 형성된다.
도 2에 도시한 바와 같이, MOS 측에, MOS 트랜지스터의 영역은 일반적으로 알려진 기술에 의해 형성된 두꺼운 산화막층 5 의 개방부(opening)에 의해 제한된다. 상기 개방부에 형성된 두꺼운 산화막 또는 얇은 산화막 영역 6 을 통하여, N-형 웰 8 과 P-형 웰 9 이 통상적으로 주입된다. 이러한 웰은, 예를 들어 세차례의 이온주입에 의해 형성되는데, 그 중의 하나는 마스크 되지 않은 영역에서 두꺼운 산화막 5 을 통하여 실행한다. 이러한 N 및 P웰은 각각 P-채널 MOS 트랜지스터와 N-채널 MOS 트랜지스터를 의미한다. 표면 도핑 레벨(약 1016at. /cm3 )은 트랜지스터의 임계전압을 결정한다. 일반적인 경우에, P웰( P+ 매립층에 결합된)은 P 기판과 전기적인 접촉에 있다. 그러나, 이것은 적어도 P웰의 일부를 N-형 매립층 위에 형성하기 위해 제공될 수 있다. 상기 N웰은 P 기판에 나타나기 때문에 완전히 절연되고, 상기 P웰처럼 형성된 P영역에 의해 수평으로 절연된다.
동시에, 바이폴라 측에, 매립층 3 과 결합한 콜렉터 콘택트 또는 콜렉터 웰 10 을 복구하기 위한 후확산(drive-in)이 형성되어질 영역은 두꺼운 산화막 5 에서 한정된다. 상기 콜렉터 웰은 N-형 웰 8 의 구성을 위해 수행된 주입의 최소 부분에 의해 형성되거나, 또는 특정 N+ -형 주입에 의해 형성된다. 상기 콜렉터 웰은 또한 N-채널 MOS 트랜지스터의 소스 및 드레인과 동시에 연속적으로 형성될 수 있다. 또한, NPN-형 바이폴라 트랜지스터의 베이스 및 에미터가 형성될 영역 11 은 상기 두꺼운 산화막에서 한정된다. N 및 P웰의 다양한 이온주입 동안에, 상기 영역 11 은 마스크된다.
도 3에 도시한 바와 같이, MOS 측에, MOS 트랜지스터의 절연된 게이트 13 및 14 가 통상적으로 형성되고, 첫 번째 주입이 수행되고(LDD), 스페이서 15 및 16 이 형성되며, 드레인 및 소스의 주입이 수행된다. 웰 8 에서는 P 형 주입이고, 웰 9 에서는 N 형 주입이다. P웰에서 N-채널 트랜지스터의 소스 및 드레인의 주입을 생성하는 것과 동시에, 연속적인 콘택트 생성을 향상시키기 위해 고농도로 도핑된(highly-doped) N-채널 확산 18 이 콜렉터 웰 10 의 표면에서 수행된다.
그리고 나서, 먼저 열 어니얼링(annealing)이 수행된다(1025。C).
상기 단계 후에, MOS 트랜지스터의 대부분이 만들어진 완료시점에서(실리사이드와 금속배선을 만드는 콘택트를 제외하고), NPN-형 바이폴라 트랜지스터가 만들어진다.
도 4에 도시한 단계에서, 화학 기상 증착에 의해, 예를 들어 약 20 nm의 넓이를 가진 실리콘 산화막층 21 과, 약 30 nm의 두께를 가진 실리콘 질화막층 22 을 포함하는 이중 보호층은 전체 구조위에 증착된다. 상기 21-22 층은 바이폴라 트랜지스터의 에미터-베이스 영역을 구성하고자 하는 영역 11 에서 개방된다. 상기 개방부의 위치결정은 두꺼운 산화막 영역에서 멈추기 때문에 임계적(critical)이 아니라는 것을 주목하여야 한다.
도 5 에 도시한 단계에서, 약 200 nm의 넓이를 가진 실리콘층 23 과, 뒤 이은 약 300 nm의 두께를 가지는 밀폐층이 전체 구조위에 증착된다.
실리콘층 23 은 NPN 트랜지스터의 외인성 베이스를 위한 도핑 소스로서 사용될 것이기 때문에 P-형으로 도핑되어야 하고, 이후부터는 베이스 폴리실리콘으로 부를 것이다. 이것이 베이스 폴리실리콘으로 언급되더라도, 이것은 예를 들면, 비결정 실리콘과 같은, 증착된 실리콘층의 어떤 형태일 것이다. 본 발명에 따르면, 도핑되지 않은 폴리실리콘 또는 비결정 실리콘층 23 이 먼저 증착되고, 그 후에 P-형 도핑이 상기 층에 주입된다. 영역 11 에 밑에 놓인 실리콘 기판에 붕소의 주입을 피하기 위해, 붕소는 매우 높은 단위 주입량과 낮은 에너지의 BF2(1015내지 1016at./cm2) 형식으로 주입된다. 그래서, 상기 주입된 붕소는 상기 층의 위쪽에 집중된다.
도 6 에 도시한 단계에서, 개방부는 영역 11의 중심 부분에 있는 층 24 와 23 에 제공된다. 상기 개방부는 예를 들면, 0.4 내지 0.8 사이의 넓이를 가지고, 50 nm 미만으로 모노실리콘에 관통한다. 그리고 나서, NPN 트랜지스터의 콜렉터 30 를 정의하기 위해 N-형 주입이 수행된다. 이로서, 상기 콜렉터는 상기 개방부에서 자동정렬(self-align)된다. 상기 N 주입은 중간 단위 주입량과 높은 에너지(예를 들어, 1012내지 1014at./cm2, 500 keV 미만)에서 수행된다. 이로서, 제한된 측면 범위의 효과적인 콜렉터 영역이 얻어지는데, 이것은 뒤쪽에 형성된 진성 베이스의 것과 실제적으로 같다. 이것은 콜렉터와 외인성 베이스 사이에서 낮은 스트레이(stray) 커패시턴스를 갖는 NPN 트랜지스터를 획득하는데 기여한다. 상기 주입은 최적화 되고(예를 들어, 연속적인 주입에 의해), 그래서, 콜렉터의 윤곽(contour)은, 한편으로는 콜렉터 저항와 상기 콜렉터를 통하여 전송되는 시간과, 다른 한편으로는 높고 충분한 에미터-콜렉터와 베이스-콜렉터 강하(breakdown)전압(대개 4볼트)과, 낮은 베이스-콜렉터 커패시턴스의 획득 사이에 최선의 타협을 제공한다. 상기 콜렉터 주입은, CMOS 트랜지스터를 최적화하기 위한 적당한 도핑과 두께를 가지며, NPN 트랜지스터의 특성을 독립적으로 최적화하는 에피텍셜층 2 을 미리 선택하는 것을 가능하게 한다는 것을 주목해야 한다. 특별히, 상기 에피텍셜층은 NPN 트랜지스터의 콜렉터층으로서 직접 사용되어야만 하는 것보다 두꺼울 수 있다.
도 7에 도시한 바와 같이, 마스킹 레지스트(masking resist)를 제거한 후, 열 산화공정이 수행되는데, 이는 약 5 내지 10 nm 두께의 얇은 열 산화층 31 이 형성되고, 폴리실리콘층 23 에 포함된 붕소가, 약 100 nm의 접합 깊이를 갖는 외인성 베이스 영역 32 을 형성하기 위해, 밑에 놓인 에피텍셜층에서 확산을 시작하는 동안에 수행되는 것이다. 그리고 나서, 상기 확산은 바이폴라 구조의 최종 어니얼링에 의해 완전해진다. 그리고, 층 23 과 24 에서 상기 개방의 중심에 진성 베이스 영역 33 을 형성하기 위해 P-형 주입이 수행된다. 상기 진성 베이스는 낮은 에너지의 붕소(예를 들어, 1013at./cm2, 5 keV 미만)로 주입된다. 폴리실리콘 23 과의 접촉은 상기 폴리실리콘의 붕소의 측면 확산으로부터의 결과이다.
그리고 나서, 폴리실리콘 층(100 nm)으로 덮힌 얇은 실리콘 질화막층(30nm)의 동일한 증착이 수행된다. 그리고, 상기 폴리실리콘층은 비등방성으로 에칭되는데, 그 결과, 층 23 과 24 에 만들어진 개방부의 사이드에 스페이서 43 만 남게 된다. 그리고 나서, 실리콘 질화막의 동일한 에칭이 수행되는데, 그 결과, 폴리실리콘 스페이서 43 에 의해, 에칭(화학 또는 플라즈마 에칭)으로부터 보호된 영역 44 에는 실리콘 질화막 만이 남는다. 질화막 44 와 스페이서 43 는 모두 작은 개방부를 정의 하는데, 이는 진성 베이스의 정의를 위해 층 23 과 24 에 초기에 형성된 개방부보다 작다. 상기 작은 개방부가 에미터 개방부이다. 만일 상기 스페이서가 각각 약 150 nm의 넓이를 가진다면, 상기 작은 개방부는 약 0.5 μm 정도의 넓이를 갖는다.
도 8에 도시한 단계에서, 에미터 주입 동안에 보호층으로서 사용되었고, 실리콘 질화막층을 위한 에칭 스톱(stop)으로서 사용되었던, 상기 개방부의 기저에 있는 얇은 산화막층 31 은, 희석된 플루오르화수소산(fluorhidric acid ; HF)에 세척하는 것과 같이, 조심스럽게 세척된다. 고농축 도핑된 N-형 폴리실리콘층은 영역 46 에 남겨 두기 위해 증착되고, 그리고 나서 에칭된다. 도핑된 폴리실리콘층의 영역 46 은, 예를 들면 상기 폴리실리콘 영역 46 과 베이스 폴리실리콘의 영역 23 사이에 커패시터를 형성하기 위하여 선택된 위치에 유지될 수 있다.
NPN 트랜지스터의 제조 과정 동안에, 기 형성된 MOS 트랜지스터의 영역은 산화막층 21, 질화막층 22, 베이스 폴리실리콘층 23, 및 산화막층 24 에 의해 보호된다. 이러한 층들의 적층은 바이폴라 트랜지스터의 형성을 위해 주입된 상기 도핑들에 의한 어떠한 오염이나 섞임에 대하여 매우 효과적으로 보호 할 수 있게 한다.
도 9에 도시한 단계에서, 상기 산화막 24 및 베이스 폴리실리콘층 23 은, 바이폴라 트랜지스터의 에미터-베이스 영역 및 베이스 폴리실리콘 층 23 의 부분들을 사용하는 소자(레지스터, 커패시터...)를 포함한 다른 가능한 영역의 외측에 제거된다. 그리고 나서, 밀폐된 실리콘 산화막층 47 이 증착된다.
그 후에, N-형 에미터 49 를 형성하기 위해 트랜지스터의 베이스 영역 중심에 관통하는 폴리실리콘층 46 안에 포함되는 도판트(dopant)를 가지기 위해 어니얼링이 수행된다. 상기 바이폴라 트랜지스터에 결합된 어니얼링은 도핑의 전기적 재반응(reactivation)을 가능하게 하고, 약 60 nm 의 접합 깊이를 리드(lead)한다. 상기 어니얼링은 빠른 열 어니얼링 타입 및/또는 용광로 어니얼링 타입중의 하나이다. 상기 열 처리과정(30 s, 1000。 C)은 이처럼 작용되지 않는 MOS 트랜지스터에 비해 보다 가볍다.
도 10에 도시한 단계에서, 상기 밀폐된 실리콘 산화막 21, 실리콘 질화막 22, 및 보호 실리콘 산화막층 47 은 실리사이드 될 액티브 및/또는 폴리실리콘 층, 예를 들어 P-채널 MOS 트랜지스터 및 바이폴라 트랜지스터의 콜렉터 웰의 위에서 제거된다. 금속 실리사이드 50 는 노출된 모노실리콘 및 폴리실리콘층 위에서 선택적으로 형성된다.
도 11 에 도시한 단계에서, 절연 평탄화층 51 은 기 알려진 방법, 예를 들면 비피에스지(BPSG ; Boron and Phosphorus-doped Glass layer) 증착 등에 의해 증착되고, 어니얼링된다. 그리고 나서, 상기 층과 밑에 놓인 층은 콘택트가 만들어질 위치에서 개방된다. 잘 알려진 바와 같이, 상기 콘택트들은 유효 영역의 위에 직접 만들어질 필요는 없고, 가능하면 상기 유효 영역으로부터 확장한 전도영역의 횡단 확장면에서 만들어지기 때문에, 단지 상기 콘택트의 일부만 보여졌다. 이처럼, 도 11 에서는, P-채널 MOS 트랜지스터의 드레인 콘택트 53, 바이폴라 트랜지스터의 콜렉터 콘택트 54, 에미터 콘텍트 55, 및 베이스 콘택트 56 가 도시되었다.
도 12a 는 도 11 에 도시한 바이폴라 측과 일치하고, 바이폴라 트랜지스터의 에미터-베이스 영역을 큰 비율로 보여준다.
특정 실시예에서, 다음의 수치 데이터(넓이 및 동질층에 대한 표면 집중 또는 평균 집중 Cs 를 나타내는)에 따라 구조의 구현이 선택될 것이고, 절대값의 배열의 일예를 줄 것이다.
기판 1 : Cs = 1015at. / cm3 ,
에피층 2 : Cs = 1016at. / cm3, e = 0.8 내지 1.4 μm,
매립층 3 : Cs = 1020at. / cm3 ,
산화막 5 : e = 0.5 μm,
N 또는 P 소스와 드레인 : Cs = 1020at. / cm3, e = 0.15 μm
본 발명에 따른 제조 과정은, 고감도(high definition) CMOS 트랜지스터 기 제조 라인에 완벽하게 적용되는 한편, 바이폴라 트랜지스터, 콜렉터, 진성 베이스, 및 에미터의 자동 정렬된 영역의 구현을 가능하게 한다.
상기 바이폴라 트랜지스터는 많은 장점을 가진다. 이의 수행은 CMOS 트랜지스터로 인한 어려움을 겪지 않는다. 이것은 특히, 무선주파수(40 GHz 이상의 차단 주파수)에서 사용된다. 바이폴라 트랜지스터의 매우 높은 트랜스컨덕턴스와 낮은 노이즈는, 이것을 아날로그 적용에 유용하도록 만든다. 특히, 베이스 콘택트( P+ 폴리실리콘에 있는)는 베이스 저항를 유리하고 크게 축소할 수 있는데, 이것은 RF 노이즈 요인에서 유리한 향상을 가져온다. 이처럼, 상기 바이폴라 트랜지스터는, 낮은 비용 및 상기 트랜지스터와 결합 가능성이 있는 AsGa 트랜지스터를 대신하여, 동일하게 싼 비용과 고성능 CMOS 회로로 사용될 수 있다.
특히, 본 발명에 따른 방법은 다음과 같은 특성을 가짐이 다시 언급될 것이다.
- CMOS 트랜지스터의 생성, 바이폴라 트랜지스터의 생성, 및 실리사이드 및 상호접속의 생성의 3가지 독립된 단계를 포함한다.
- 모든 보호층 21, 22 은 여러번 사용되는데, 특히, 첫 번째 단계에서는 바이폴라 트랜지스터를 구현하는 동안에 MOS 트랜지스터를 보호하기 위해, 두 번째 단계에서는 실리사이드 되지 않길 원하는 구성요소들을 보호하기 위해 사용된다.
- 바이폴라 트랜지스터에 적용된 열 처리과정은 MOS 트랜지스터에 비해 차갑다. 이것은 본질적으로 바이폴라 트랜지스터의 대부분의 확산은 도핑된 폴리실리콘층에서 생긴다는 사실로부터의 결과이다.
- 베이스 폴리실리콘은 에미터 애퍼쳐 주위에 제공될 스페이서가 배치되는 두가지 실행에서 분할된다.
- 이후에 설명되어지는 바와 같이, 상기 방법은, N-채널 및 P-채널 MOS 트랜지스터와 NPN-형 바이폴라 트랜지스터 외에 여러 중요한 소자의 구현에 매우 적합하다.
A. 베이스 및/또는 에미터의 실리사이데이션
위에서 지시한 바와 같이, 바이폴라 트랜지스터가 일단 형성되고 어니얼링되면, 표준 CMOS 과정이 자동 정렬된 실리사이드와 함께 시작된다. 상기 선택적인 실리사이드는 금속 증착(예를 들어, 티타늄, Ti)과 어니얼링에 이어 실리사이드될 실리콘의 스트립핑(stripping)이 필요하다. 어니얼링 동안, 상기 금속 증착은 실리사이드(예를 들어, TiSi2 )를 형성하기 위해 실리콘과 상호작용을 한다. 재반응하지 않는 상기 금속 Ti 은 마스크의 사용없이 화학세척에서 선택적으로 제거된다. 상기 실리사이드 단계에서 중요한 것은 모노실리콘 또는 폴리실리콘의 영역은 덮이지 않는다는 것이다.
상기 설명된 방법은 바이폴라 트랜지스터의 베이스 및/또는 에미터의 실리사이드에도 적합하다. 상기 공정은 추가적인 처리 과정 없이 단지 사용된 방법에 대한 제약의 추가에 의해, CMOS 에서 이미 알려진 공정에 전체적으로 적용될 수 있다.
실리사이드 마스크의 개방부는 층 21 과 22 를 포함하는 보호층의 에칭에 의한 CMOS 기술을 위해 수행되고, SIPROT(도 10에서)라고 불리운다. CMOS 측에, 층 47, 22, 및 21 은 각각 에칭되어야 한다. 바이폴라 측에, 층 47 은 에미터 영역을 위한 폴리실리콘 46 위의 스톱을 가지고 에칭될 것이고, 층 47 과 24 는 베이스 영역을 위한 베이스 폴리실리콘 23 위에 스톱으로 에칭될 것이다.
상기 에칭 방법에 따르면, 질화막 22 및 에미터 폴리실리콘 46 에 큰 피해없이, 산화막 24 (300 nm)의 두께로써, CMOS 영역위에 산화막 47 (100 nm)을 오버에칭하는 것이 가능하다. 유사하게, 질화막 22 (30nm)의 에칭은, 덮이지 않은 폴리실리콘 23 과 46 을 오버에칭 하지 않고, 실용적으로 수행될 것이다.
베이스 폴리실리콘은 이처럼 실리사이드 57 (도 12b)를 형성하기 위해 선택적으로 개방될 수 있고, 에미터 폴리실리콘은 실리사이드 58 (도 12c)를 형성하기 위해 개방될 수 있다. 자동정렬 실리사이드는 실리사이드 59, 60 을 형성하기 위해 쉽게 구현될 수 있다. 사실, 층 24 의 큰 사이즈는, 베이스 및 에미터 실리사이드의 단락 회로를 피하는 수직 스페이서의 구현을 가능하게 한다.
에미터의 실리사이드는, CMOS 방법에 적용될 수 있고 에미터 콘택트 저항을 감소시키는 콘택트를 만드는 것을 가능하게 한다.
베이스 실리사이드는 베이스 저항(노이즈 감소의 결과인)과 콘택트의 질을 위해 매우 유용하다.
B. 언월드(UNWALLED) 베이스 트랜지스터
베이스와 콜렉터 사이의 강하전압값은 상기 기술을 위한 임계 매개변수이다. 사실, 더 많은 에피텍셜층 2 은 작은 두께를 가지며 고농도로 도핑된다. 소자의 에미터-콜렉터 및 콜렉터-베이스 강하 전압값( VBCE0와 VBCB0 )을 소모하여 보다 빠르게 수행될 수 있다.
바이폴라 트랜지스터의 외인성 베이스의 두꺼운 산화막 5 와 P-도핑된 실리콘 32 사이에 있는 점점은 강하전압값에 대해 약(弱)점이다. 특히, 실리콘 내부 제약과 포텐셜 라인의 위상적 변형 때문이다. 이처럼, 강하전압을 증가시키기 위해, 모노실리콘에서 두꺼운 산화막에 의해 둘러 쌓여지지 않은(unwalled) 베이스 P 를 구현하는 것은 중요하다.
이와 같이 도 4에 도시한 단계에서 본 발명의 선택적인 실시예에 따르면, 두꺼운 산화막 층 5 위에 이미 정의된 개방부 11 의 내부에서, 층 21, 22 의 개방부를 멈추는 대신에, 개방부 11 내부로의 개방이 층 21, 22 에 정의될 수 있다.
이 변화의 결과는 도 12e DP 도시되었는데, 여기에는 영역 21, 22의 내부 연속이 레퍼런스 61에 의해 나타내어진다.
이러한 선택적 실시예는 많은 결과를 가진다. 상기 개방부는 결정적이지만, 베이스 폴리실리콘/모노폴리실리콘 콘택트 영역의 더 나은 정의가 획득된다. 베이스 폴리실리콘과 모노폴리실리콘 사이의 콘택트 표면은 감소될 수 있다. 외인성 베이스와 콜렉터 사이의 커패시턴스는 보다 낮다. 낮은 주파수 노이즈는 감소하고, 강하 전압값 VBCB0 은 보다 높다.
C. 센트럴 베이스 NPN 트랜지스터
도 13a 내지 13c 는 본 발명에 의한 라인에 적용할 수 있는 센트럴 베이스 NPN 트랜지스터 구조의 제조 단계를 보여준다.
도 13a 는 도 5에 도시된 연속적인 제조 방법의 단계와 일치한다. 도 6 에 도시한 바와 같이, NPN 트랜지스터의 에미터와 베이스 영역을 정의하는 개방부 11의 중심에 있는 실리콘층 23 과 밀폐 산화층 24 를 제거하는 대신에, 층 23 과 24 의 일부분 63 은 실제적으로 개방부 11 의 중심에 남게 된다(이것은 실시예를 도시한 도 12e에 관련하여 설명된 언월드 선택적 실시예 항목에서 도시되었다). 그리고, 도 6 에 관련하여 설명된 단계가 수행된다. 즉,
- 원형 모양의 콜렉터 30 의 주입,
- 열 산화막 31 의 형성, 중앙 외인성 베이스 영역 32 을 형성하기 위해 폴리실리콘 23 안에 포함된 붕소의 확산, 및
- 베이스 콘택트 23 에 대해 주변에 있는 진성 베이스 영역 33 의 주입.
도 13b 는 도 7 에 도시한 단계와 일치하고, 도 13c 는 도 12에서 이미 보여준 바와 같이 구조의 최종 상태와 일치한다.
도 13 에 도시한 구조는 이미 언급한 과정에 전체적으로 적용할 수 있고, 매우 확장된 에미터/베이스 표면 영역 비율을 가지는 바이폴라 트랜지스터의 새로운 형을 형성한다. 상기 비율은 베이스-콜렉터 커패시턴스를 베이스-에미터 커패시턴스에 대해 최소로 축소하는 것을 가능하게 한다. 게다가, 상기 중앙 접촉 원형 구조는, 주어진 외인성 베이스 표면 영역을 위해 베이스로 접근하는 저항을 감소하거나 최소화 한다. 마지막으로, 도 12e 에 도시한 바와 같이, 상기 구조에서, 진성 베이스와 드꺼운 산화막 사이에는 콘택트가 없다는 것을 주목해야 한다. 이것은 신뢰도와 베이스-콜렉터 강하전압에 대해 장점으로 작용한다.
이와 같은 모든 특성은 높은 동작 주파수와 낮은 노이즈 요인을 회득하는데 기여한다.
D. 가로형 NPN 트랜지스터
도 14는 본 발명에 의한 라인에 적용할 수 있는 가로형 PNP 트랜지스터의 구조를 보여준다.
이 트랜지스터는 N+ 형 매립층 3 의 일부분 위에 있는 에피텍셜층에 구성된다. 두꺼운 산화막 5 에, 중앙 개방이 형성되고, P-형 에미터 영역 71 은 P-채널 MOS 트랜지스터의 소스 및 드레인과 동일한 주입에 의해 형성된다. 또한, 층 5 에서, 상기 중앙 개방 주변에 개방이 형성된다. 이미 언급한 베이스 폴리실리콘 영역 23 에 상응하는 상기 주변 개방은 P-형으로 도핑된 폴리실리콘의 일부분 72 에 의해 덮여진다. 확산에 의해, 폴리실리콘 부분 72 는 콜렉터 영역 73 을 만들어 낸다. 또한, 세 번째의 개방은 N+ 형 베이스 콘택트 웰 75 을 형성하기 위해, NPN 트랜지스터의 콜렉터 웰 형성시와 동시에 두꺼운 산화막에 만들어 진다. 상기 웰 75 는 매립층 3 에 결합한다.
실리사이드를 형성하는 단계 동안에, 실리사이드 층 76, 77 은 에미터 영역 71 과 웰 75 의 표면에서 형성될 것이다. 에미터 및 베이스 금속배선 78, 79 은 각각 도시되어 있다. 본 발명에 따르면, 에미터 금속배선 78 은, 필드 플래이트 효과를 제공하기 위해 콜렉터 링 73 과 에미터 영역 71 사이에 포함된 베이스 링의 위로 뻗어 있다.
상기 PNP 트랜지스터의 게인은 다양한 방법으로 최적화될 수 있다.
베이스 콘택트가 N+ 매립층을 경유하여 생긴다는 사실은 중요한 단점이다. 왜냐하면 상기 N+ 매립층은 베이스 전류가 증가하고 트랜지스터의 게인이 감소하는 베이스 영역을 재결합한 것이기 때문이다. 그러나, 이미 보여진 바와 같이, 특정 콜렉터 주입이 NPN 트랜지스터를 위해 사용되었다는 사실에 기인하여, 비교적 두꺼운 에피텍셜 층 2 가 유지되었는데, 이는 PNP 트랜지스터를 위해 MOS 트랜지스터의 작동을 최적화하고, 또한 베이스 효과의 재결합에 관련된 게인 감소 효과를 극복하도록 도와준다.
상기 에미터(71, 76)의 구조는 최적화된다. 에미터 주입 71 은 P-채널 MOS 트랜지스터의 소스 및 드레인의 주입과 같다는 것은 지시되었었다. PNP 트랜지스터가 상기 구조에 구현되는 경우에는, 상기 단위 주입량은 자발적으로 감소하는데, 이것은 실리사이드된 MOS 트랜지스터의 소스및 드레인에 대해 단점으로 작용하지 않는다. 상기 에미터에서 P-도핑들의 집중의 감소는, 상기 에미터에서 소수 캐리어(전자)의 직접적인 재결합을 피하는 것으로써, 베이스 전류를 최적화(감소)한다. 이 효과는 에미터 71 위의 실리사이드된 영역 76 이 표면 영역에서 감소되었다는 사실에 의해 강화된다.
콜렉터 콘택트의 영역과 확산을 형성하기 위해 사용되어질 상기 베이스 폴리실리콘(레퍼런스 23 에 의해 나타내어진)은 상기 콜렉터와 접촉을 수립하는제 사용된다. 이것은 많은 잇점을 제공한다. 상기 접합은 결함이 없는 양질의 것이고, 주입된 접합에 관해서는 높은 베이스-콜렉터 강하전압값을 가진다. 이것은 또한, 이미 지시한 바와 같이, 콜렉터 영역 위에 금속 레벨 78 을 연장하는 것을 가능하게 한다. 이것은 트랜지스터의 안정화를 가능하게 하는 스크린 효과를 제공하고, 에이징 특성을 강하게 향상시킨다. 게다가, 폴리실리콘 층 72 에 의해 구현된 상기 스크린은 콜렉터와 기판 사이에서 상기 구조의 외부를 안정화한다.
이와 같이, CMOS 트랜지스터 및 NPN 트랜지스터의 형성에 대해 이미 언급한 기술적 단계를 사용함으로써 약 60 정도의 게인을 가질 수 있는, 충분한 특성을 가진 PNP 트랜지스터가 획득되었다.
E. 정전기 방전에 내성을 갖는 MOS 트랜지스터
도 15 는 본 발명에 의한 라인에 적용할 수 있고, 정전기 방전에 견디는 MOS 트랜지스터의 구조를 보여준다.
상기 도면의 좌측 부분은, 실리사이드된 드레인, 소스, 및 게이트가 있는 통상적인 P-채널 MOS 트랜지스터를 도시하였다.
정전기 방전에 견디는 트랜지스터는 통상적인 MOS 트랜지스터의 개방부보다 더 큰 개방부에서 형성된다. 상기 도면의 죄측 부분에서, 산화막층 21 의 남은 부분 81, 실리콘 질화막층 22 의 남은 부분 82, 및 기 언급한 실리콘 산화막층 47 의 남은 부분 83 에 의해 덮힌, 통상적인 드레인, 소스, 및 게이트 구조를 볼 수 있었다. 드레인 영역 84 은, 두꺼운 산화막 영역 5 측의 층 81, 82 에 만들어진 개방부측을 도시한 우측으로 확장한다. 상기 개방부에서, 산화막층 86, 87 의 일부분에 의해 덮여지고, 위에서 언급한 산화막층 23, 24 에 상응하는, 베이스 폴리실리콘층 23 의 일부분 85 은 이곳의 좌측에 있다. 상기 층 85, 86, 및 87 은 모두 상기 두꺼운 산화막(그리고, 부분적으로 상기 산화막 및 실리콘 질화막층 21, 22)위에서 우측으로 뻗어있고, 콘택트 88 은 드레인 영역에서 먼 폴리실리콘층 85 위에 만들어 진다. 게다가, P 확산 88 은 에피텍셜층이나 또는 폴리실리콘의 일부분 85 과 접촉하는 영역의 밑에 놓인 상기 에피텍셜층의 N 웰에서 형성된다. 이처럼, 양질의 고체-고체 확산에 의해 생성된 접합을 만들고, 접근 저항이 증가하고, 절연 영역의 위에 전류 경로를 만들고, PN 접합에 의해 형성된 민감한 영역으로부터 먼 곳에 금속성 콘택트를 만드는, P-형으로 도핑된 베이스 폴리실리콘의 사용은 P+ -형 드레인 콘택트 영역의 생성을 가능하게 한다. 상기 구조는 정전기 방전에 대한 주어진 강하 전압값에 대하여 특히 작다는 장점을 가진다. 이것은 순수한 CMOS 기술에서 통상적으로 사용되는 방법보다 특히 더 작다.
P-채널 MOS 트랜지스터 구조는 위에서 설명되었다. 유사한 N-채널 MOS 트랜지스터 구조는, 베이스 폴리실리콘 85 대신에 에미터 폴리실리콘층의 일부분을 사용함으로써 구현될 수 있다는 것을 주목해야 한다.
F. 고전압 MOS 트랜지스터
도 16은 본 발명에 의한 라인에 적용할 수 있는 고전압 MOS 트랜지스터 구조를 보여준다.
사실, 이미 설명된 기술에서, 집적화 규칙은 0.35 μm 의 최소 치수의 기술을 위해, CMOS 트래지스터가 약 7 nm 정도의 매우 얇은 게이트 산화막을 가지도록 한다. 그 결과, 이 MOS 트랜지스터는 단지 약 3.3 볼트 정도의 공급 전압에서 견딘다.
그러나, 특히, 입/출력 소자들을 구성하기 위해 약 10 볼트 정도의 고전압에 견딜 수 있는 구성요소를 가지는 것이 요구된다.
이러한 소자를 만들기 위해, P+ -형 매립층 91 이 먼저 만들어 지고, 실제적으로 이 매립층에 접하는 개방 92 가 두꺼운 산화막 5 에 만들어진다. 상기 개방에서, P-형 층 93 은, 도 12 와 관련하여 설명된 웰 9과 같이 동시에 형성된다. 도 3 과 관련하여 설명된 CMOS 트랜지스터의 형성 단계중에, 상기 게이트 폴리실리콘은 형성되지 않는다. 그러나, 드레인및 소스 확산(103, 104)은 CMOS 의 N-채널 MOS 트랜지스터를 위해 동시에 적당한 마스크로 수행된다. 실리콘 산화막층 21 및 실리콘 질화막층 22 를 포함하는 보호층의 형성 단계중에, 이 층들은 창 92 에 형성된 상기 개방부에서 증착된다. 그리고 나서, 도 4 에 도시된, 상기 보호층의 에칭 단계중에, 보호층 21, 22 의 부분들은 좌측에 있는데, 이곳은 상기 개방부의 원주 내부와, 층 21, 22 의 이 부분 95, 96 이 고전압 트랜지스터의 게이트 절연을 형성하는 중심 영역이다.
도 5 에 도시된 단계에 일치하여, P-형 폴리실리콘층 23 과 보호 산화막층 24 은 MOS 트랜지스터의 게이트 영역에 상응하는 위치 97 과 98 이 있는 곳의 좌측에 증착된다.
도 6 에 도시된 단계에 일치하여, 바이폴라 트랜지스터의 콜렉터에 상응하는 N-형 도핑이 주입된다. 상기 도핑은 중심 영역 97, 98 과 주변 부분 사이에 있는 산화막 및 질화막 층 21, 22 에서 개방 부분을 관통한다. 그러나, 상기 주입은, 무효화된 고농축 도핑된 P-형 매립층 91 에 본질적으로 위치하기 때문에 효과가 없다.
도 7 과 관련되어 설명된 단계와 일치하여, 실리콘 질화막 영역 44 과 폴리실리콘 스페이서 43 는 게이트 측 95, 96 위에 형성된다.
도 8 에 도시된 단계와 일치하여, N-형 도핑된 폴리실리콘 층은 레퍼런스 99 에 의해 나타내어진 위치에서 증착되고 유지되는데, 즉, 특히 보호층 21, 22 의 개방 영역과 상기 층 99 안에 포함된 N-형 도핑위에서 이미 형성된, 드레인과 소스 영역 103, 104 에 접촉한 드레인 및 소스 접촉 복구 영역 101, 102 을 형성하기 위해 밑에 놓인 P-형 웰 93 로 확산하도록 이끌어 진다.
다음의 단계는 이미 설명된 것과 일치하고, 고전압 MOS 트랜지스터가 형성된 상기 특정 영역에 대해 특별하지 않다.
이와 같이, 자동 정렬되지 않고, P+ -형으로 도핑된 폴리실리콘 게이트와, 소스및 드레인이 주입된 N+ -형을 가진 N-채널 MOS 트랜지스터가 획득되었다. 이들 소스 및 드레인 콘택트의 복구는 에미터 베이스 폴리실리콘으로부터의 고체-고체 확산에 의해 수행되는데, 특히, 고전압 구조에 대해 콘택트의 좋은 신뢰성을 보장한다. 그리고, 상기 소스 및 드레인 접합의 강하 전압값은 높다(10볼트).
게이트 절연체는 전체 두께가 약 50 nm 정도를 가지는 실리콘 산화막과 실리콘 질화막 합성물에 의해 형성된다는 것을 주목해야 한다. P+ -형 폴리실리콘 게이트의 사용은, 약 2 볼트 정도로 비교적 높게 남아 있는 MOS 트랜지스터의 임계전압을 낮추는 것을 가능하게 한다.
게다가, 게이트 절연체의 혼합된 구조(산화막/질화막) 때문에, 이와 같은 소자는, SiO2, Si3N4 인터페이스에서 전하의 트래핑(trapping)에 의해 MIIN (metal-insulator-insulator-semiconductor ; 금속-절연체-절연체-반도체) 메모리 노드로서 사용될 수 있다.
상기 이중 층 21, 22 은 고전압 트랜지스터를 구성하려 하는지, 집적회로에서의 메모리 노드인지에 따라서 최적화될 수 있다.
상기 제공된 고전압 트랜지스터는 특히, 여전히 5 와 10 V 사이에 포함된 전압을 사용하는 비디오와 전화 회로와 같은 아날로그 회로에서, 상기 5 내지 10 볼트의 레벨을 3.3 볼트의 신호로 변환하는 것을 가능하게 하는데 사용할 수 있는데, 이는 본 발명에 의해 획득된 CMOS 소자에 의해 처리될 수 있다.
비휘발성 메모리 노드는, 정확성을 요구하는 아날로그 회로에서 유용할 수 있는데, 상기 아날로그 회로에서는, 예를 들면, OP 엠프(operational amplifier)의 전압 오프셋이나, A/D 컨버터의 비선형성이 문제가 될 수 있다. 그리고, 상기 메모리 노드는 메모리 플레인 정정를 생성하는데 사용되어질 것이다.
G. 이중 게이트 EPROM 트랜지스터
도 17 은 본 발명에 의한 라인에 적용할 수 있는, 메모리 노드로서 사용되어질 절연된 웰을 가진 이중 게이트 EPROM 의 구조를 보여준다. 상기 메모리 노드는, 이미 설명된 P웰 9 에 상응하는 P웰 112 에 있는, N-형 매립층 111 위의, 기 설명된 매립층 3 에 상응하는 두꺼운 산화막층에서 만들어진 에퍼쳐에 형성된다. 상기 첫 번째 게이트 115, 스페이서 116, 및 소스와 드레인 영역 117 의 게이트 절연 구조는 도 3 에 관련하여 설명된 N-채널 MOS 트랜지스터의 것과 일치한다.
그리고 나서, 베이스 폴리실리콘 23 및 밀폐층 24 뿐만 아니라, 도 4 에 도시된, 산화막층 21 및 질화막층 22 을 포함하는 보호층이 상기 구조위에 증착되고, 상기 두 층 23, 24 은 영역 118 과 119 에 도 9 와 관련하여 설명된 것과 동일한 에칭에 의해 남는다. 영역 118 은 위에서 언급한 게이트 폴리실리콘의 부분 115 위에 확장하고, 보호층 21, 22 에 의해 상기 첫 번째 것으로부터 절연된 제 2 게이트를 형성한다. 그 후에, 보호층 21, 22 는 상기 구조의 드레인 및 소스 영역위에 개방되는데, 상기 개방부는 상기 두꺼운 산화물위에 확장한다. 그리고 나서, 상기 외관상의 드레인 및 소스 영역의 실리사이드가 수행되고, 상기 과정은 절연층과 콘택트 영역의 형성에 의해 다른 소자들에 대해 계속된다.
P-형 웰 112 은 매립층 111 에 의해 절연된다. 이처럼, 적당한 바이어싱에 의해, 캐리어를 P웰로부터 부동 게이트로 주사하는 것이 가능하다.
이러한 기술에서, 다른 소자들이 본 발명에 따른 상기 라인을 사용하는 동안에 고안될 수 있고, 상기 라인은 여러 수정, 변경, 및 향상을 가질 수 있을 것이다. 특히, 지시된 수치값은 단지 일예로서 지시되었고, 일예로서 지시된 각 물질들은, 동일한 기능의 수행을 위해 다른 물질로 대체될 수 있다(예를 들어, 다른 물질들에 대해 선택적으로 에칭). 또한, 여러 중요 소자들은 하나 또는 다른 타입의 전도성이 있는 매립층을 가지고, 또는 가지지 않고 구현될 수 있다.
이러한 변경, 수정, 및 향상은 상기 발명의 부분이 될 것이고, 본 발명의 정신과 범주안에 있을 것이다. 따라서, 선행한 설명은 단지 일예의 방법에 의한 것이고, 이에 의해 제한되어지지 않는다. 본 발명은 단지 다음에 정의된 청구범위와 그에 상응하는 것으로써 제한된다.

Claims (12)

  1. CMOS 트랜지스터와 NPN 형의 바이폴라 트랜지스터를 포함하는 집적회로를 제조하는 방법에 있어서,
    적어도 바이폴라 트랜지스터의 위치에 매립층(3)이 형성되어 있는 P-형 기판(1)위에 N-형의 에피텍셜 층(2)을 형성하는 단계,
    MOS 트랜지스터의 웰(8, 9)의 위치와, 바이폴라 트랜지스터의 콜레터 웰 영역(10)과 베이스-에미터 영역(11)의 위치 이외의 영역에 두꺼운 산화막층을 형성하는 단계,
    MOS 트랜지스터의 웰(8, 9)과 바이폴라 트랜지스터의 콜렉터 웰(10)을 형성하는 단계,
    절연된 게이트, 스페이서, 및 MOS 트랜지스터의 소스 및 드레인을 형성하는 단계,
    제 1 실리콘 산화막층(21)과 제 1 실리콘 질화막층(22)을 포함하는 보호층으로 전체 구조를 덮는 단계,
    바이폴라 트랜지스터의 베이스-에미터 위치에서 보호층을 개방하는 단계,
    P-형의 제 1 폴리실리콘 또는 비결정 실리콘을 형성하고, 밀폐된 제 2 산화막층(24)을 형성하는 단계,
    바이폴라 트랜지스터의 에미터-베이스 영역의 중심에서 상기 마지막 두 층(23, 24)을 개방하는 단계,
    바이폴라 트랜지스터의 외인성 베이스를 형성하기 위하여, 제 1 실리콘층(23)에 포함된 도핑을 밑에 놓인 에피텍셜 층으로 확산하는 단계,
    N-형 콜렉터 도핑(30)을 주입하는 단계,
    바이폴라 트랜지스터의 진성 베이스를 형성하기 위하여 P-형 도핑(33)을 주입하는 단계,
    제 2 실리콘 질화막 층(44)을 증착, 제 2 폴리실리콘층(43)을 증착하고, 수직 부분에 스페이서를 남겨 두기 위해 제 2 폴리실리콘층을 비등방성으로 에칭, 및 실리콘 질화막을 제거하는 하는 단계,
    N-형 도핑된 제 3 폴리실리콘층(46)을 증착하고, 바이폴라 트랜지스터의 에미터를 형성하기 위해 상기 도핑을 확산하는 단계,
    실리사이드 되어질 영역(50)을 세정하는 단계,
    실리사이드를 수행하는 단계,
    평탄화된 절연층(51)을 증착하는 단계, 및
    금속배선(53-56)을 수행하는 단계를 포함하는 것을 특징으로 하는 바이폴라/CMOS 집적회로의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 실리콘 산화막층(21)은 약 20 nm의 두께를 가지고, 상기 제 1 실리콘 질화막층(22)은 약 30 nm의 두께를 가지는 것을 특징으로 하는 바이폴라/CMOS 집적회로의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 실리콘층(23)은 약 200 nm의 두께를 가지며, 상기 제 2 실리콘 산화막층(24)은 약 300 nm의 두께를 가지는 것을 특징으로 하는 바이폴라/CMOS 집적회로의 제조 방법
  4. 제 1 항에 있어서,
    상기 제 1 실리콘층(23)은 도핑되지 않은 비결정 실리콘의 증착과, 그 이후 BF2 의 표면 주입에 의해 획득되어 지는 것을 특징으로 하는 바이폴라/CMOS 집적회로의 제조 방법.
  5. 제 1 항에 있어서,
    콜렉터 웰의 표면 영역은 N-채널 MOS 트랜지스터의 소스와 드레인의 형성과 동시에 도핑하는 것을 특징으로 하는 바이폴라/CMOS 집적회로의 제조 방법.
  6. 제 1 항에 있어서,
    상기 에미터-베이스 위치에서의 보호층의 개방은 상기 두꺼운 산화막에서의 대응되는 개방보다 작은 범위인 것을 특징으로 하는 바이폴라/CMOS 집적회로의 제조 방법.
  7. 제 1 항에 있어서,
    다른 소자들의 구현을 위해 상기 사용된 여러 단계를 더 포함하는 것을 특징으로 하는 바이폴라/CMOS 집적회로의 제조 방법.
  8. 제 7 항에 따른 방법에 의해 획득되는 센트럴 베이스 바이폴라 트랜지스터에 있어서,
    상기 제 1 실리콘층(23)과 제 2 밀폐층(24)을 그 중심 영역에 남겨 두기 위해 상기 두 층의 개방이 수행되는 것을 특징으로 하는 센트럴 베이스 바이폴라 트랜지스터.
  9. 제 7 항에 따른 방법에 의해 획득되는 가로형 PNP 트랜지스터에 있어서,
    N+ 형의 매립층(3) 위에 형성된 에피텍셜 층에 대응하는 베이스 영역,
    P-채널 MOS 트랜지스터의 소스 및 드레인의 이온주입에 의해 형성되는 에미터 영역, 및
    제 1 폴리실리콘층(23)의 일부분(72)에 의해 형성되는 콜렉터 영역을 가지는 것을 특징으로 하는 가로형 PNP 트랜지스터.
  10. 제 7 항에 따른 방법에 의해 획득되는 정전기 방전에 내성을 갖는 MOS 트랜지스터에 있어서,
    그 MOS 트랜지스터의 콘택트 드레인은 기판위의 일부분에 뻗어있는 제 1 폴리실리콘층의 일부분(85)에 의해 복구되고, 또한 상기 드레인 영역(104)을 연장하는 확산(102)을 위해 이용되는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전에 내성을 갖는 MOS 트랜지스터.
  11. 제 7 항에 따른 방법에 의해 획득되는 고전압 MOS 트랜지스터에 있어서,
    절연된 P웰(112)에 형성되고,
    게이트 절연층(95, 96)은 제 1 실리콘 산화막층(21)과 제 1 실리콘 질화막층(22)을 포함하는 보호층의 일부분에 상응하고,
    게이트(97)는 도핑된 제 1 폴리실리콘층(23)으로 형성되고, 밀폐된 제 2 산화막층(24)에 의해 덮여지고,
    게이트(97) 측면에는 제 2 실리콘 질화막과 제 2 폴리실리콘층에 의해 형성된 스페이서(43, 99)가 형성되고,
    소스와 드레인 콘택트 복구 영역은 제 3 폴리실리콘층의 일부분의 증착으로부터 확산에 의해 도핑된 영역(101, 102)에서 형성되는 것을 특징으로 하는 고전압 MOS 트랜지스터.
  12. 제 7 항에 따른 방법에 의해 획득되는 EPROM 트랜지스터에 있어서,
    제 1 게이트(115)와, 상기 게이트와 결합된 스페이서와, MOS 트랜지스터의 소스/드레인과 동시에 형성되는 소스 및 드레인과,
    게이트들 사이의 절연체는 상기 보호층 일부분(21, 22)에 상응하고,
    제 2 게이트는 상기 제 1 폴리실리콘층에 상응하는 것을 특징으로 하는 EPROM 트랜지스터.
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