JPH10214846A - 縦型トランジスタ及びその製造方法 - Google Patents
縦型トランジスタ及びその製造方法Info
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- JPH10214846A JPH10214846A JP10023911A JP2391198A JPH10214846A JP H10214846 A JPH10214846 A JP H10214846A JP 10023911 A JP10023911 A JP 10023911A JP 2391198 A JP2391198 A JP 2391198A JP H10214846 A JPH10214846 A JP H10214846A
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Abstract
(57)【要約】
【課題】 特に縦型ｎｐｎトランジスタと集積する際の
プロセスに対する出費がなく又はごく僅かな出費で、所
要面積が僅かで製造が容易な縦型ｐｎｐトランジスタを
提供する。 【解決手段】 ｎポリシリコン層から形成されたベース
接触部１０をｐポリシリコン層から形成されたエミッタ
接触部６の後に形成し、それにより少なくとも一部がミ
ッタ接触部の上方になる縦型ｐｎｐトランジスタを製造
する。縦型ｎｐｎトランジスタと集積する場合同じｐポ
リシリコン層からｐｎｐトランジスタのエミッタ接触部
６とｎｐｎトランジスタのベース接触部６１を形成す
る。
プロセスに対する出費がなく又はごく僅かな出費で、所
要面積が僅かで製造が容易な縦型ｐｎｐトランジスタを
提供する。 【解決手段】 ｎポリシリコン層から形成されたベース
接触部１０をｐポリシリコン層から形成されたエミッタ
接触部６の後に形成し、それにより少なくとも一部がミ
ッタ接触部の上方になる縦型ｐｎｐトランジスタを製造
する。縦型ｎｐｎトランジスタと集積する場合同じｐポ
リシリコン層からｐｎｐトランジスタのエミッタ接触部
６とｎｐｎトランジスタのベース接触部６１を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は請求項１の上位概念
に基づく縦型トランジスタに関する。
に基づく縦型トランジスタに関する。
【０００２】
【従来の技術】特にアナログ用に使用される電気回路は
ｎｐｎトランジスタの他にｐｎｐトランジスタも必要と
する。ｐｎｐトランジスタは集積回路内に横型又は縦型
の構造方式で実現することができる。横型のｐｎｐトラ
ンジスタをバイポーラ又はＢｉＣＭＯＳ回路内に製造す
る際、通常経費の関係から例えばｎｐｎトランジスタの
ような他のデバイスの実現に使用されるプロセス工程が
用いられる（クローズ（Ｈ．Ｋｌｏｓｅ）、ラハナー
（Ｒ．Ｌａｃｈｎｅｒ）、シェーン（Ｋ．Ｒ．Ｓｃｈｏ
ｅｎ）、マーンコップ（Ｒ．Ｍａｈｎｋｏｐｆ）、マレ
ク（Ｋ．Ｈ．Ｍａｌｅｋ）、ケルバー（Ｍ．Ｋｅｌｂｅ
ｒ）、ブラウン（Ｈ．Ｂｒａｕｎ）、フェルデ（Ａ．
ｖ．Ｆｅｌｄｅ）、ポップ（Ｊ．Ｐｏｐｐ）、コールズ
（Ｏ．Ｃｏｈｒｓ）、ベルタグノリ（Ｅ．Ｂｅｒｔａｇ
ｎｏｌｌｉ）、ゼーリッヒ（Ｐ．Ｓｅｈｒｉｇ）による
「Ｂ６ＨＦ：Ａ ０．８Ｍｉｃｒｏｎ ２５ＧＨｚ／２
５ｐｓＢＩＰＯＬＡＲ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ
“Ｍｏｂｉｌｅ Ｒａｄｉｏ”ａｎｄ“Ｕｌｔｒａ Ｆ
ａｓｔ Ｄａｔａ Ｌｉｎｋ”、ＩＣ−Ｐｒｏｄｕｃｔ
ｓ」Ｐｒｏｃ．Ｂｉｐｏｌａｒ Ｃｉｒｃｕｉｔｓ Ｔ
ｅｃｈ．Ｍｅｅｔ．１９９３年、第１２５〜１２７頁参
照）。この横型デバイスの速度は縦型トランジスタに比
べて遅い。それというのもそのベース幅がフォトリソグ
ラフィにより定められ、従って大きいからである。更に
横型トランジスタの面積の消費が大きい。その構造が逆
にドーピングされている縦型ｎｐｎトランジスタに相当
する縦型ｐｎｐトランジスタはなるほどその高速性及び
僅かな面積の消費が少ないことにおいて傑出している
が、しかし多数の付加的プロセス工程を必要とする。従
ってその製造は労力を要し、経費を要する（ルー（Ｐ．
−Ｆ．Ｌｕ）、ワーノック（Ｊ．Ｄ．Ｗａｒｎｏｃ
ｋ）、クレスラー（Ｊ．Ｄ．Ｃｒｅｓｓｌｅｒ）、ジェ
ンキンズ（Ｋ．Ａ．Ｊｅｎｋｉｎｓ）、トー（Ｋ．−
Ｙ．Ｔｏｈ）による「高性能、二重ポリシリコン自己整
合ｐ−ｎ−ｐテクノロジーの設計及び最適化」ＩＥＥＥ
Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第Ｅ
Ｄ−３８巻、第６号、第１４１６〜１４１８頁参照）。
ｎｐｎトランジスタの他にｐｎｐトランジスタも必要と
する。ｐｎｐトランジスタは集積回路内に横型又は縦型
の構造方式で実現することができる。横型のｐｎｐトラ
ンジスタをバイポーラ又はＢｉＣＭＯＳ回路内に製造す
る際、通常経費の関係から例えばｎｐｎトランジスタの
ような他のデバイスの実現に使用されるプロセス工程が
用いられる（クローズ（Ｈ．Ｋｌｏｓｅ）、ラハナー
（Ｒ．Ｌａｃｈｎｅｒ）、シェーン（Ｋ．Ｒ．Ｓｃｈｏ
ｅｎ）、マーンコップ（Ｒ．Ｍａｈｎｋｏｐｆ）、マレ
ク（Ｋ．Ｈ．Ｍａｌｅｋ）、ケルバー（Ｍ．Ｋｅｌｂｅ
ｒ）、ブラウン（Ｈ．Ｂｒａｕｎ）、フェルデ（Ａ．
ｖ．Ｆｅｌｄｅ）、ポップ（Ｊ．Ｐｏｐｐ）、コールズ
（Ｏ．Ｃｏｈｒｓ）、ベルタグノリ（Ｅ．Ｂｅｒｔａｇ
ｎｏｌｌｉ）、ゼーリッヒ（Ｐ．Ｓｅｈｒｉｇ）による
「Ｂ６ＨＦ：Ａ ０．８Ｍｉｃｒｏｎ ２５ＧＨｚ／２
５ｐｓＢＩＰＯＬＡＲ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ
“Ｍｏｂｉｌｅ Ｒａｄｉｏ”ａｎｄ“Ｕｌｔｒａ Ｆ
ａｓｔ Ｄａｔａ Ｌｉｎｋ”、ＩＣ−Ｐｒｏｄｕｃｔ
ｓ」Ｐｒｏｃ．Ｂｉｐｏｌａｒ Ｃｉｒｃｕｉｔｓ Ｔ
ｅｃｈ．Ｍｅｅｔ．１９９３年、第１２５〜１２７頁参
照）。この横型デバイスの速度は縦型トランジスタに比
べて遅い。それというのもそのベース幅がフォトリソグ
ラフィにより定められ、従って大きいからである。更に
横型トランジスタの面積の消費が大きい。その構造が逆
にドーピングされている縦型ｎｐｎトランジスタに相当
する縦型ｐｎｐトランジスタはなるほどその高速性及び
僅かな面積の消費が少ないことにおいて傑出している
が、しかし多数の付加的プロセス工程を必要とする。従
ってその製造は労力を要し、経費を要する（ルー（Ｐ．
−Ｆ．Ｌｕ）、ワーノック（Ｊ．Ｄ．Ｗａｒｎｏｃ
ｋ）、クレスラー（Ｊ．Ｄ．Ｃｒｅｓｓｌｅｒ）、ジェ
ンキンズ（Ｋ．Ａ．Ｊｅｎｋｉｎｓ）、トー（Ｋ．−
Ｙ．Ｔｏｈ）による「高性能、二重ポリシリコン自己整
合ｐ−ｎ−ｐテクノロジーの設計及び最適化」ＩＥＥＥ
Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第Ｅ
Ｄ−３８巻、第６号、第１４１６〜１４１８頁参照）。
【０００３】
【発明が解決しようとする課題】従って本発明の課題
は、簡単に製造することができ、特に縦型ｎｐｎトラン
ジスタとともに集積する際にプロセスに対する出費がな
く又は問題にならない程度の出費の縦型ｐｎｐトランジ
スタを提供することにある。更にこのトランジスタの適
切な製造方法を提供することにある。
は、簡単に製造することができ、特に縦型ｎｐｎトラン
ジスタとともに集積する際にプロセスに対する出費がな
く又は問題にならない程度の出費の縦型ｐｎｐトランジ
スタを提供することにある。更にこのトランジスタの適
切な製造方法を提供することにある。
【０００４】
【課題を解決するための手段】この課題は本発明の請求
項１又は１１に記載の特徴により解決される。
項１又は１１に記載の特徴により解決される。
【０００５】本発明の根本理念は、基板表面に配設され
たエミッタ接触部の形成をスペーサ絶縁によりこの接触
部の自己整合された装置を使用してベース接触部を形成
する前に行うことにある。従ってベース接触部はこのス
ペーサ及びエミッタ接触部上に少なくとも部分的に広が
っている。
たエミッタ接触部の形成をスペーサ絶縁によりこの接触
部の自己整合された装置を使用してベース接触部を形成
する前に行うことにある。従ってベース接触部はこのス
ペーサ及びエミッタ接触部上に少なくとも部分的に広が
っている。
【０００６】エミッタ接触部はｐドープされたポリシリ
コン層から形成され、エミッタはｐポリシリコンから基
板へのドーパント（ホウ素）の拡散により形成される。
エミッタは環状にベースの周りに又はベースの両側の条
片に延びていてもよい。もう１つの実施形態ではエミッ
タはベースの片側だけに条片として延びている。ベース
接触部は有利にはｎポリシリコンから成り、その際基板
内への拡散によりベース端子領域が形成される。しかし
ベース接触部は例えばタングステンから形成されてもよ
い。
コン層から形成され、エミッタはｐポリシリコンから基
板へのドーパント（ホウ素）の拡散により形成される。
エミッタは環状にベースの周りに又はベースの両側の条
片に延びていてもよい。もう１つの実施形態ではエミッ
タはベースの片側だけに条片として延びている。ベース
接触部は有利にはｎポリシリコンから成り、その際基板
内への拡散によりベース端子領域が形成される。しかし
ベース接触部は例えばタングステンから形成されてもよ
い。
【０００７】ｐｎｐトランジスタはｎ又はｐドープされ
た半導体基板に配設可能であり、その際半導体基板はエ
ピタキシャル層を有していてもよい。隣接するデバイス
と絶縁するには例えばＳＴＩトレンチ絶縁を使用するこ
とができる。
た半導体基板に配設可能であり、その際半導体基板はエ
ピタキシャル層を有していてもよい。隣接するデバイス
と絶縁するには例えばＳＴＩトレンチ絶縁を使用するこ
とができる。
【０００８】ｐｎｐトランジスタは、同じｐドープされ
たポリシリコン層をｐｎｐトランジスタのエミッタ接触
部及びｎｐｎトランジスタのベース接触部を形成するの
に使用する場合に特に容易に縦型ｎｐｎトランジスタと
同時に製造することができる。引続き同じｎドープされ
たポリシリコン層をｐｎｐトランジスタのベース接触部
及びｎｐｎトランジスタのエミッタ接触部の形成に使用
すると有利である。ＣＭＯＳプロセスでの集積（ＢＩＣ
ＭＯＳ）も超過出費なしで又は僅かな超過出費で可能で
ある。例えばベースはｎＬＤＤ又はｎウェル注入と同時
に製造することができる。
たポリシリコン層をｐｎｐトランジスタのエミッタ接触
部及びｎｐｎトランジスタのベース接触部を形成するの
に使用する場合に特に容易に縦型ｎｐｎトランジスタと
同時に製造することができる。引続き同じｎドープされ
たポリシリコン層をｐｎｐトランジスタのベース接触部
及びｎｐｎトランジスタのエミッタ接触部の形成に使用
すると有利である。ＣＭＯＳプロセスでの集積（ＢＩＣ
ＭＯＳ）も超過出費なしで又は僅かな超過出費で可能で
ある。例えばベースはｎＬＤＤ又はｎウェル注入と同時
に製造することができる。
【０００９】ｐｎｐトランジスタの他の主な利点はベー
ス幅及びその所要面積が僅かであることから、高速性で
あることにある。ｎｐｎトランジスタを同時に製造する
場合ｐｎｐ（全ての範囲にｎｐｎと入れ換えられたドー
ピングを有する）の従来の構造に比べてポリシリコンを
全面的にドープすることができ、ｐｎｐの範囲はｎｐｎ
の範囲内のように逆にドープしなくてもよい利点があ
る。即ちその場でのドーピングがドープしない析出の代
わりに引続いてのドーピング（例えば注入による）によ
り可能である。その場でドープされたポリシリコン層は
比較的良好な特性を、特に高周波の用途において典型的
であるような極めて小さなエミッタウィンドウの場合に
著しく改善された拡散挙動を示す。
ス幅及びその所要面積が僅かであることから、高速性で
あることにある。ｎｐｎトランジスタを同時に製造する
場合ｐｎｐ（全ての範囲にｎｐｎと入れ換えられたドー
ピングを有する）の従来の構造に比べてポリシリコンを
全面的にドープすることができ、ｐｎｐの範囲はｎｐｎ
の範囲内のように逆にドープしなくてもよい利点があ
る。即ちその場でのドーピングがドープしない析出の代
わりに引続いてのドーピング（例えば注入による）によ
り可能である。その場でドープされたポリシリコン層は
比較的良好な特性を、特に高周波の用途において典型的
であるような極めて小さなエミッタウィンドウの場合に
著しく改善された拡散挙動を示す。
【００１０】
【実施例】本発明を図示の実施例の基づき以下に詳述す
る。
る。
【００１１】図１にはＢＩＣＭＯＳプロセスの枠内の製
造方法に基づく縦型ｐｎｐトランジスタが示されてい
る。ここではｐｎｐトランジスタの製造に使用する工程
のみについて詳述する。ｎドープされた半導体基板１内
に埋込まれたｐドープ領域２をコレクタとして、例えば
適当な高エネルギーの注入により又はｎドープされたエ
ピタキシャル層のドーピング及び引続いての被着により
形成する（図３の１ａ）。更に隣接するデバイス又は製
造すべきコレクタ端子と能動エミッタ／ベース領域間の
絶縁に使用する絶縁領域３を形成する。この絶縁領域３
は例えばＬＯＣＯＳ又はシャロー・トレンチ領域であっ
てもよい。引続きコレクタ端子領域４をｐ注入により形
成する。同じ注入で例えばＣＭＯＳトランジスタのｐウ
ェルを形成することができる。
造方法に基づく縦型ｐｎｐトランジスタが示されてい
る。ここではｐｎｐトランジスタの製造に使用する工程
のみについて詳述する。ｎドープされた半導体基板１内
に埋込まれたｐドープ領域２をコレクタとして、例えば
適当な高エネルギーの注入により又はｎドープされたエ
ピタキシャル層のドーピング及び引続いての被着により
形成する（図３の１ａ）。更に隣接するデバイス又は製
造すべきコレクタ端子と能動エミッタ／ベース領域間の
絶縁に使用する絶縁領域３を形成する。この絶縁領域３
は例えばＬＯＣＯＳ又はシャロー・トレンチ領域であっ
てもよい。引続きコレクタ端子領域４をｐ注入により形
成する。同じ注入で例えばＣＭＯＳトランジスタのｐウ
ェルを形成することができる。
【００１２】もう１つのマスクでｎドープ領域をベース
５として形成するｎ注入を行う。これは例えばＣＭＯＳ
領域内にｎＬＤＤ注入又はｎウェル注入と同時に行って
もよい。このマスクの調整はｐｎｐトランジスタにとっ
て問題とならない。それというのも注入のための外側の
境界は絶縁領域３間のウィンドウＦにより決定されるか
らである。
５として形成するｎ注入を行う。これは例えばＣＭＯＳ
領域内にｎＬＤＤ注入又はｎウェル注入と同時に行って
もよい。このマスクの調整はｐｎｐトランジスタにとっ
て問題とならない。それというのも注入のための外側の
境界は絶縁領域３間のウィンドウＦにより決定されるか
らである。
【００１３】その後ｐドープされたポリシリコン層６及
び有利にはＴＥＯＳから成る絶縁層７を施し、この二重
層６、７がウィンドウＦの一部だけを覆うように一緒に
パターン化される。ｐポリシリコン層６はエミッタ接触
部を形成し、例えば環状又は条片状にＬＯＣＯＳのエッ
ジに延びる。この配置は後のエミッタ９の全表面がそれ
により変化しないので、ｐポリシリコン層６をパターン
化するためのマスクの脱調に反応しない。有利には同じ
ｐポリシリコン層６からコレクタ接触部６ａも形成され
る。ｎｐｎトランジスタの場合ｐポリシリコン層からベ
ース接触部６１（図３参照）が公知のようにパターン化
される。基板内への拡散によりエミッタ９が形成され
る。
び有利にはＴＥＯＳから成る絶縁層７を施し、この二重
層６、７がウィンドウＦの一部だけを覆うように一緒に
パターン化される。ｐポリシリコン層６はエミッタ接触
部を形成し、例えば環状又は条片状にＬＯＣＯＳのエッ
ジに延びる。この配置は後のエミッタ９の全表面がそれ
により変化しないので、ｐポリシリコン層６をパターン
化するためのマスクの脱調に反応しない。有利には同じ
ｐポリシリコン層６からコレクタ接触部６ａも形成され
る。ｎｐｎトランジスタの場合ｐポリシリコン層からベ
ース接触部６１（図３参照）が公知のようにパターン化
される。基板内への拡散によりエミッタ９が形成され
る。
【００１４】ｐポリシリコン層６の露出している側に有
利にはＣＶＤ酸化シリコンから成る絶縁スペーサ８を形
成する。空いたままの基板表面はベース接触部用のウィ
ンドウＢＦ（又はｎｐｎトランジスタの場合にはエミッ
タウィンドウ）を表す。そこにｎドープされたポリシリ
コン層を施し、少なくとも空いている基板表面を完全に
覆うベース接触部１０としてパターン化する。拡散によ
り基板内にベース端子領域１１を形成する。ｎｐｎトラ
ンジスタを同時に製造することは、このｎポリシリコン
層上に拡散によりエミッタ１１１を基板内に形成するｎ
ｐｎエミッタ接触部１０１を形成した場合極めて容易で
ある。ＢＩＣＭＯＳプロセスでドープされたポリシリコ
ン層の１つは例えばワード線の面として使用することが
できる。
利にはＣＶＤ酸化シリコンから成る絶縁スペーサ８を形
成する。空いたままの基板表面はベース接触部用のウィ
ンドウＢＦ（又はｎｐｎトランジスタの場合にはエミッ
タウィンドウ）を表す。そこにｎドープされたポリシリ
コン層を施し、少なくとも空いている基板表面を完全に
覆うベース接触部１０としてパターン化する。拡散によ
り基板内にベース端子領域１１を形成する。ｎｐｎトラ
ンジスタを同時に製造することは、このｎポリシリコン
層上に拡散によりエミッタ１１１を基板内に形成するｎ
ｐｎエミッタ接触部１０１を形成した場合極めて容易で
ある。ＢＩＣＭＯＳプロセスでドープされたポリシリコ
ン層の１つは例えばワード線の面として使用することが
できる。
【００１５】その他の工程は従来通りに行われる。即ち
装置を絶縁層で覆い、そこに特にベース接触部１０、エ
ミッタ接触部６及びコレクタ接触部６ａに対する接触孔
を入れる。最後に金属化を行う。
装置を絶縁層で覆い、そこに特にベース接触部１０、エ
ミッタ接触部６及びコレクタ接触部６ａに対する接触孔
を入れる。最後に金属化を行う。
【００１６】図２には第２の実施例が示され、図１と同
じ符号がつけられている。エミッタ９は条片のみからな
り、即ちエミッタは一方の側だけが拡散されたベース端
子領域１１に接する。このｐｎｐトランジスタは所要面
積が極めて僅かであるが、しかしエミッタ面はｐポリシ
リコンのエッチングマスクの脱調の際に変化する。製造
方法は先に説明したのとエミッタ接触部６をパターン化
するのに相応して適合させたマスクのみが異なってい
る。
じ符号がつけられている。エミッタ９は条片のみからな
り、即ちエミッタは一方の側だけが拡散されたベース端
子領域１１に接する。このｐｎｐトランジスタは所要面
積が極めて僅かであるが、しかしエミッタ面はｐポリシ
リコンのエッチングマスクの脱調の際に変化する。製造
方法は先に説明したのとエミッタ接触部６をパターン化
するのに相応して適合させたマスクのみが異なってい
る。
【００１７】図３には上述のように従来の縦型ｎｐｎト
ランジスタと極めて容易に、例えばｐ基板１内にｎエピ
タキシャル層１ａと共に集積可能である縦型ｐｎｐトラ
ンジスタが示されている。ｎｐｎ範囲にはコレクタ２
１、コレクタ端子４１及びベース５１が公知のようにし
て形成され、ＢＩＣＭＯＳプロセスではこれはｎウェル
注入（コレクタ端子４１用）又はｐＬＤＤ−又はｐウェ
ル注入（ベース５１用）と同時に行われる。ｐドープさ
れたポリシリコン層からベース接触部６１が、ｎドープ
されたポリシリコン層からエミッタ接触部１０１が形成
され、拡散によりエミッタ１１１が形成される。一例と
してこの種のＢＩＣＭＯＳプロセスの処理工程は以下の
通りである。 −ｐ基板（出発材料） −深いｎ埋込み層１ｂ（ｐ埋込み層をｐ基板に対して絶
縁する）、例えば１２０ｋｅＶでのリンの注入、その後
の１１００℃での拡散、 −ｎ埋込み層（＝ｎｐｎトランジスタのコレクタ２
１）、例えば１００ｋｅＶでの砒素の注入、その後の１
０００℃での拡散、 ｐ埋込み層（＝ｐｎｐトランジスタのコレクタ２）、例
えばホウ素の注入及びその後の９５０℃での拡散、 −砒素ドープされた１μｍのエピタキシャル層１ａはｎ
ｐｎトランジスタのコレクタ端子４１にも使用される、 −ＬＯＣＯＳ絶縁（ＣＭＯＳ及びバイポーラデバイス
用） −ｎｐｎトランジスタ用コレクタ端子４１の注入（コレ
クタ接触部とｎ埋込み層２１との間の高ドープ領域）例
えば１２０ｋｅＶでのリンの注入、その後の１０００℃
での拡散、 −ＮＭＯＳのｐウェル−及びチャネル注入（レジストマ
スクで）、例えば４０ｋｅＶでのホウ素の注入、及び３
００ｋｅＶでのホウ素の注入をコレクタ端子４用に利用
する、 −ＰＭＯＳのｎウェル−及びチャネル注入（レジストマ
スクで）、例えば４００ｋｅＶでの砒素の注入及び５０
０ｋｅＶでのリンの注入、 −ゲート−ポリシリコンの析出及びドーピング（例えば
ＰＯＣｌ3の被覆及び９００℃での拡散）及びパターン
化、 −ｐ−ＬＤＤの注入（レジストマスクで）、例えば２５
ｋｅＶでのホウ素の注入、 −ｎ−ＬＤＤの注入（レジストマスクで）、例えば１２
０ｋｅＶでのリンの注入（この注入はｐｎｐトランジス
タ用ベース５に使用される） −ｐソース／ドレイン注入（レジストマスクで）、例え
ば２５ｋｅＶでのホウ素の注入、 −ｎソース／ドレイン注入（レジストマスクで）、例え
ば１２０ｋｅＶでの砒素の注入、 −キャパシタンス：誘電体の製造（例えばＣＶＤ窒化物
の析出）及びパターン化 −ポリシリコン１（ｐポリシリコン）（＝ｎｐｎトラン
ジスタ用ベース端子６１及びｐｎｐトランジスタ用エミ
ッタ端子６）、析出、全面的なｐドーピング（レジスト
マスクなしで、例えば１５ｋｅＶでのホウ素の注入）、
ＣＶＤ酸化物７の析出（ポリシリコン１に対するポリシ
リコン１の電気的絶縁）、両層のパターン化、 −ｎｐｎトランジスタのベース５１の注入（レジストマ
スクで）、例えば２５ｋｅＶでのＢＦ2の注入、 −スペーサ８の製造（電気的に絶縁するポリシリコン１
−エッジのエッチング残分を形成するための単数又は複
数の層の析出及び異方性エッチバック）、例えばＣＶＤ
酸化物の析出及びエッチバック、 −ポリシリコン２（ｎポリシリコン）（＝ｐｎｐトラン
ジスタ用ベース端子１０及びｎｐｎトランジスタ用エミ
ッタ端子１０１）：注入による（レジストマスクなし
で）析出、全面的なｎドーピング、例えば３０ｋｅＶで
の砒素の注入及びパターン化、 −熱処理：ポリシリコン層内に含まれるドーパントの基
板への拡散（ｎｐｎ及びｐｎｐトランジスタのエミッタ
１１１、９及びベース端子接触部９１、１１の形成）、
例えば９５０℃での拡散、 −金属化（中間酸化物、平坦化部、接触孔エッチング
部、金属１、不活性化部、パッド）。
ランジスタと極めて容易に、例えばｐ基板１内にｎエピ
タキシャル層１ａと共に集積可能である縦型ｐｎｐトラ
ンジスタが示されている。ｎｐｎ範囲にはコレクタ２
１、コレクタ端子４１及びベース５１が公知のようにし
て形成され、ＢＩＣＭＯＳプロセスではこれはｎウェル
注入（コレクタ端子４１用）又はｐＬＤＤ−又はｐウェ
ル注入（ベース５１用）と同時に行われる。ｐドープさ
れたポリシリコン層からベース接触部６１が、ｎドープ
されたポリシリコン層からエミッタ接触部１０１が形成
され、拡散によりエミッタ１１１が形成される。一例と
してこの種のＢＩＣＭＯＳプロセスの処理工程は以下の
通りである。 −ｐ基板（出発材料） −深いｎ埋込み層１ｂ（ｐ埋込み層をｐ基板に対して絶
縁する）、例えば１２０ｋｅＶでのリンの注入、その後
の１１００℃での拡散、 −ｎ埋込み層（＝ｎｐｎトランジスタのコレクタ２
１）、例えば１００ｋｅＶでの砒素の注入、その後の１
０００℃での拡散、 ｐ埋込み層（＝ｐｎｐトランジスタのコレクタ２）、例
えばホウ素の注入及びその後の９５０℃での拡散、 −砒素ドープされた１μｍのエピタキシャル層１ａはｎ
ｐｎトランジスタのコレクタ端子４１にも使用される、 −ＬＯＣＯＳ絶縁（ＣＭＯＳ及びバイポーラデバイス
用） −ｎｐｎトランジスタ用コレクタ端子４１の注入（コレ
クタ接触部とｎ埋込み層２１との間の高ドープ領域）例
えば１２０ｋｅＶでのリンの注入、その後の１０００℃
での拡散、 −ＮＭＯＳのｐウェル−及びチャネル注入（レジストマ
スクで）、例えば４０ｋｅＶでのホウ素の注入、及び３
００ｋｅＶでのホウ素の注入をコレクタ端子４用に利用
する、 −ＰＭＯＳのｎウェル−及びチャネル注入（レジストマ
スクで）、例えば４００ｋｅＶでの砒素の注入及び５０
０ｋｅＶでのリンの注入、 −ゲート−ポリシリコンの析出及びドーピング（例えば
ＰＯＣｌ3の被覆及び９００℃での拡散）及びパターン
化、 −ｐ−ＬＤＤの注入（レジストマスクで）、例えば２５
ｋｅＶでのホウ素の注入、 −ｎ−ＬＤＤの注入（レジストマスクで）、例えば１２
０ｋｅＶでのリンの注入（この注入はｐｎｐトランジス
タ用ベース５に使用される） −ｐソース／ドレイン注入（レジストマスクで）、例え
ば２５ｋｅＶでのホウ素の注入、 −ｎソース／ドレイン注入（レジストマスクで）、例え
ば１２０ｋｅＶでの砒素の注入、 −キャパシタンス：誘電体の製造（例えばＣＶＤ窒化物
の析出）及びパターン化 −ポリシリコン１（ｐポリシリコン）（＝ｎｐｎトラン
ジスタ用ベース端子６１及びｐｎｐトランジスタ用エミ
ッタ端子６）、析出、全面的なｐドーピング（レジスト
マスクなしで、例えば１５ｋｅＶでのホウ素の注入）、
ＣＶＤ酸化物７の析出（ポリシリコン１に対するポリシ
リコン１の電気的絶縁）、両層のパターン化、 −ｎｐｎトランジスタのベース５１の注入（レジストマ
スクで）、例えば２５ｋｅＶでのＢＦ2の注入、 −スペーサ８の製造（電気的に絶縁するポリシリコン１
−エッジのエッチング残分を形成するための単数又は複
数の層の析出及び異方性エッチバック）、例えばＣＶＤ
酸化物の析出及びエッチバック、 −ポリシリコン２（ｎポリシリコン）（＝ｐｎｐトラン
ジスタ用ベース端子１０及びｎｐｎトランジスタ用エミ
ッタ端子１０１）：注入による（レジストマスクなし
で）析出、全面的なｎドーピング、例えば３０ｋｅＶで
の砒素の注入及びパターン化、 −熱処理：ポリシリコン層内に含まれるドーパントの基
板への拡散（ｎｐｎ及びｐｎｐトランジスタのエミッタ
１１１、９及びベース端子接触部９１、１１の形成）、
例えば９５０℃での拡散、 −金属化（中間酸化物、平坦化部、接触孔エッチング
部、金属１、不活性化部、パッド）。
【００１８】図４にはエピタキシャル層１ａと共に半導
体基板１内にも形成可能であるｐｎｐトランジスタが示
されている。例えば基板はｐドープされ、エピタキシャ
ル層はｎドープされている。ｐドープされた基板又はｐ
ドープされたエピタキシャル層１ａを有する基板１内の
トランジスタの配置におけるエミッタ９とコレクタ端子
４との間の絶縁（図１参照）はエミッタ９を囲むベース
５により保証される。基板１に対する絶縁は深くｎドー
プされた埋込み層１ｂにより行うことができる。
体基板１内にも形成可能であるｐｎｐトランジスタが示
されている。例えば基板はｐドープされ、エピタキシャ
ル層はｎドープされている。ｐドープされた基板又はｐ
ドープされたエピタキシャル層１ａを有する基板１内の
トランジスタの配置におけるエミッタ９とコレクタ端子
４との間の絶縁（図１参照）はエミッタ９を囲むベース
５により保証される。基板１に対する絶縁は深くｎドー
プされた埋込み層１ｂにより行うことができる。
【００１９】更に図４にはもう１つの層１２が示されて
おり、それによりエミッタ−／ベースウィンドウＦの外
側の境界が画成される。このもう１つの層１２は絶縁領
域３上に配設されている。それには前述のクローズ（Ｋ
ｌｏｓｅ）その他の論文及び図３の説明に記載されてい
るように、例えばフィールド絶縁の後及びｐポリシリコ
ンの析出の前にコンデンサ誘電体として形成される誘電
体を使用することができる。このもう１つの層１２は絶
縁領域３の上方の空いている表面に広がるようにパター
ン化され、こうしてウィンドウＦが縮小される。それに
より基板内の絶縁間隔Ｉが広められる。
おり、それによりエミッタ−／ベースウィンドウＦの外
側の境界が画成される。このもう１つの層１２は絶縁領
域３上に配設されている。それには前述のクローズ（Ｋ
ｌｏｓｅ）その他の論文及び図３の説明に記載されてい
るように、例えばフィールド絶縁の後及びｐポリシリコ
ンの析出の前にコンデンサ誘電体として形成される誘電
体を使用することができる。このもう１つの層１２は絶
縁領域３の上方の空いている表面に広がるようにパター
ン化され、こうしてウィンドウＦが縮小される。それに
より基板内の絶縁間隔Ｉが広められる。
【００２０】またこのトランジスタ又はその製造方法は
とりわけ次の通りに変更可能である。 ａ）縦型ｐｎｐトランジスタを集積するプロセスに応じ
て、基板内のドープ領域（ベース５、コレクタ２、コレ
クタ端子領域４）は例えばソース／ドレイン注入のよう
な他のプロセス工程により製造してもよい。 ｂ）電気的特性を最適に調整するにはベース５のドーピ
ングに対してこれまでの処理工程の代わりに補助的製造
工程を使用することができる。その際例えばレジストマ
スクにより画成されたベースの領域にベースをリン又は
砒素を注入してもよい。更にスイッチング速度を高める
ためホウ素でいわゆるポデスト注入を行うこともでき
る。 ｃ）ｐポリシリコン６ａから成るコレクタ接触部を省略
し、端子を直接基板上に実現してもよい。 ｄ）コレクタ接触部はｐポリシリコン６ａ及びコレクタ
端子領域４を使用せずに金属化の前にコレクタ端子の範
囲の基板１を埋込まれたコレクタ２まで切除するエッチ
ングを行う場合接続することもできる。例えばタングス
テンから成る金属化部３０は埋込まれたコレクタ２に直
接接触する（図４）。 ｅ）埋込まれたコレクタは、特にホウ素ドーピングの場
合砒素又はリンのドーピングの場合よりも埋込まれたコ
レクタの層抵抗が大きくなる危険性が大きいので、２つ
のコレクタ端子領域により接触化することができる。
とりわけ次の通りに変更可能である。 ａ）縦型ｐｎｐトランジスタを集積するプロセスに応じ
て、基板内のドープ領域（ベース５、コレクタ２、コレ
クタ端子領域４）は例えばソース／ドレイン注入のよう
な他のプロセス工程により製造してもよい。 ｂ）電気的特性を最適に調整するにはベース５のドーピ
ングに対してこれまでの処理工程の代わりに補助的製造
工程を使用することができる。その際例えばレジストマ
スクにより画成されたベースの領域にベースをリン又は
砒素を注入してもよい。更にスイッチング速度を高める
ためホウ素でいわゆるポデスト注入を行うこともでき
る。 ｃ）ｐポリシリコン６ａから成るコレクタ接触部を省略
し、端子を直接基板上に実現してもよい。 ｄ）コレクタ接触部はｐポリシリコン６ａ及びコレクタ
端子領域４を使用せずに金属化の前にコレクタ端子の範
囲の基板１を埋込まれたコレクタ２まで切除するエッチ
ングを行う場合接続することもできる。例えばタングス
テンから成る金属化部３０は埋込まれたコレクタ２に直
接接触する（図４）。 ｅ）埋込まれたコレクタは、特にホウ素ドーピングの場
合砒素又はリンのドーピングの場合よりも埋込まれたコ
レクタの層抵抗が大きくなる危険性が大きいので、２つ
のコレクタ端子領域により接触化することができる。
【図１】本発明の第１の実施例に基づくｐｎｐトランジ
スタを有する半導体基板の断面図。
スタを有する半導体基板の断面図。
【図２】本発明の別の実施例に基づくｐｎｐトランジス
タを有する半導体基板の断面図。
タを有する半導体基板の断面図。
【図３】本発明の更に別の実施例に基づくｐｎｐトラン
ジスタを有する半導体基板の断面図。
ジスタを有する半導体基板の断面図。
【図４】本発明の更に別の実施例に基づくｐｎｐトラン
ジスタを有する半導体基板の断面図。
ジスタを有する半導体基板の断面図。
１ 半導体基板 １ａ ｎエピタキシャル層 １ｂ 深いｎ埋込み層 ２、２１ コレクタ ３ 絶縁領域 ４、４１ コレクタ端子領域 ５、５１ ベース ６、１０１ エミッタ接触部 ６ａ コレクタ接触部 ７ 絶縁層 ８ スペーサ ９、１１１ エミッタ １０、６１ ベース接触部 １１、９１ ベース端子領域 １２ もう１つの層 ３０ 金属化部
Claims (18)
- 【請求項１】 埋込まれたｐドープ領域をコレクタ
（２）として、ｎドープ領域をベース（５）として及び
基板表面に配設されたｎドープされたポリシリコン層を
ベース接触部（１０）として及びｐドープ領域をエミッ
タ（９）として及び基板表面のｐドープされたポリシリ
コン層をエミッタ接触部（６）として有する半導体基板
（１）内の縦型ｐｎｐトランジスタにおいて、ベース接
触部（１０）が少なくとも部分的にエミッタ接触部
（６）の上方に配設されていることを特徴とする縦型ｐ
ｎｐトランジスタ。 - 【請求項２】 ベース接触部（１０）がｎドープされた
ポリシリコンから成ることを特徴とする請求項１記載の
トランジスタ． - 【請求項３】 エミッタ接触部（６）が環状にベース接
触部（１０）の周りに配設されていることを特徴とする
請求項１又は２記載のトランジスタ。 - 【請求項４】 エミッタ接触部（６）が条片状にベース
接触部（１０）の隣に配置されていることを特徴とする
請求項１乃至３の１つに記載のトランジスタ。 - 【請求項５】 コレクタ（２）がコレクタ端子領域
（４）を介して基板表面に配設されているｐポリシリコ
ンから成るコレクタ接触部（６ａ）又は金属又は耐火金
属（３０）と接続されることを特徴とする請求項１乃至
４の１つに記載のトランジスタ。 - 【請求項６】 埋込まれたコレクタ（２）が金属又は耐
火金属（３０）と直接接続されていることを特徴とする
請求項１乃至４の１つに記載のトランジスタ。 - 【請求項７】 コレクタ（２）が少なくとも２箇所で外
部から接続可能であることを特徴とする請求項１乃至６
の１つに記載のトランジスタ。 - 【請求項８】 エミッタ接触部（６）とベース接触部
（１０）との間の横の間隔がスペーサ（８）により画成
されていることを特徴とする請求項１乃至７の１つに記
載のトランジスタ。 - 【請求項９】 エミッタ−／ベース−ウィンドウ（Ｆ）
の外縁が隣接するデバイス又はコレクタ接触部を絶縁す
る絶縁領域（３）により画成されていることを特徴とす
る請求項１乃至８の１つに記載のトランジスタ。 - 【請求項１０】 エミッタ−／ベース−ウィンドウ
（Ｆ）の外縁が隣接するデバイス又はコレクタ接触部を
絶縁する絶縁領域（３）上に配設されているもう１つの
層（１２）により画成されていることを特徴とする請求
項１乃至８の１つに記載のトランジスタ。 - 【請求項１１】 埋込まれたｐドープ領域をコレクタ
（２）として、ｎドープ領域をベース（５）としてまた
基板表面に配設されたｎドープされたポリシリコン層を
ベース接触部（１０）として、及びｐドープされたポリ
シリコン層をエミッタ（９）として有する縦型ｐｎｐト
ランジスタの製造方法において、エミッタ接触部（６）
をベース接触部（１０）の前に形成することを特徴とす
る縦型ｐｎｐトランジスタの製造方法。 - 【請求項１２】 エミッタ接触部（６）をその上に配設
された絶縁層（７）及びその側方に配設されたスペーサ
（８）によりベース接触部（１０）と絶縁することを特
徴とする請求項１１記載の製造方法。 - 【請求項１３】 ベース接触部（１０）をｎドープされ
たポリシリコン層から形成することを特徴とする請求項
１１又は１２記載の製造方法。 - 【請求項１４】 埋込まれたｎドープ領域をコレクタ
（２１）として、ｐドープ領域をベース（５１）として
また基板表面上のｐドープされたポリシリコン層をベー
ス接触部（６１）として、ｎドープ領域をエミッタ（１
１１）として及び基板表面上のｎドープされたポリシリ
コン層をエミッタ接触部（１０１）として有する縦型ｎ
ｐｎトランジスタと、請求項２乃至１０の１つに記載の
縦型ｐｎｐトランジスタとを有し、その際ｎｐｎトラン
ジスタのベース接触部（６１）及びｐｎｐトランジスタ
のエミッタ接触部（６）を同じポリシリコンから形成す
ることを特徴とする半導体基板（１）内の半導体回路。 - 【請求項１５】 ｎｐｎトランジスタのエミッタ接触部
（１０１）及びｐｎｐトランジスタのベース接触部（１
０）を同じｎポリシリコン層から形成することを特徴と
する請求項１４記載の半導体回路。 - 【請求項１６】 埋込まれたｎドープ領域をコレクタ
（２１）として、ｐドープ領域をベース（５１）として
また基板表面上のｐドープされたポリシリコン層をベー
ス接触部（６１）として、ｎドープ領域をエミッタ（１
１１）として及び基板表面上のｎドープされたポリシリ
コン層をエミッタ接触部（１０１）として有する縦型ｎ
ｐｎトランジスタと、請求項２乃至１０の１つに記載の
縦型ｐｎｐトランジスタとを有する半導体（１）内の半
導体回路の製造方法において、ｎｐｎトランジスタのベ
ース接触部（６１）及びｐｎｐトランジスタのエミッタ
接触部（６）を同じポリシリコン層から形成することを
特徴とする半導体基板（１）内の半導体回路の製造方
法。 - 【請求項１７】 ｎｐｎトランジスタのエミッタ接触部
（１０１）及びｐｎｐトランジスタのベース接触部（１
０）を同じｎポリシリコン層から形成することを特徴と
する請求項１６記載の製造方法。 - 【請求項１８】 ｐドープされたポリシリコン層及び／
又はｎドープされたポリシリコン層をその場でドープさ
れた層として形成することを特徴とする請求項１６又は
１７記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19702320A DE19702320A1 (de) | 1997-01-23 | 1997-01-23 | Vertikaler pnp-Transistor |
| DE19702320.7 | 1997-01-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214846A true JPH10214846A (ja) | 1998-08-11 |
Family
ID=7818156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10023911A Pending JPH10214846A (ja) | 1997-01-23 | 1998-01-21 | 縦型トランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0855747A1 (ja) |
| JP (1) | JPH10214846A (ja) |
| KR (1) | KR19980070685A (ja) |
| DE (1) | DE19702320A1 (ja) |
| TW (1) | TW373334B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011143942A1 (zh) * | 2010-05-20 | 2011-11-24 | 清华大学 | 具有原位掺杂源漏的mos管结构及其形成方法 |
| WO2013079020A1 (en) * | 2011-12-02 | 2013-06-06 | Tsinghua University | Nor flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10328008B4 (de) | 2003-06-21 | 2008-04-03 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit pnp- und npn-Bipolartransistoren sowie Herstellungsverfahren |
| KR100524997B1 (ko) | 2004-01-02 | 2005-10-31 | 삼성전자주식회사 | 상보형 바이폴라 접합 트랜지스터의 제조방법 |
| DE102008046388A1 (de) | 2008-09-09 | 2010-03-18 | Infineon Technologies Ag | Vertikaler Bipolartransistor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171769A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体装置 |
| JPS61204969A (ja) * | 1985-03-08 | 1986-09-11 | Nec Corp | 半導体装置 |
| GB8610314D0 (en) * | 1986-04-28 | 1986-06-04 | British Telecomm | Bipolar transistor |
| JPS63204649A (ja) * | 1987-02-19 | 1988-08-24 | Nec Corp | 半導体装置 |
| US5318917A (en) * | 1988-11-04 | 1994-06-07 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US4980304A (en) * | 1990-02-20 | 1990-12-25 | At&T Bell Laboratories | Process for fabricating a bipolar transistor with a self-aligned contact |
| US4997775A (en) * | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
| DE4211050C2 (de) * | 1992-04-02 | 1995-10-19 | Siemens Ag | Verfahren zur Herstellung eines Bipolartransistors in einem Substrat |
| JPH0786296A (ja) * | 1993-09-10 | 1995-03-31 | Toshiba Corp | 高速バイポーラトランジスタの製造方法 |
| JP2550906B2 (ja) * | 1993-12-15 | 1996-11-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5501991A (en) * | 1994-07-13 | 1996-03-26 | Winbond Electronics Corporation | Process for making a bipolar junction transistor with a self-aligned base contact |
-
1997
- 1997-01-23 DE DE19702320A patent/DE19702320A1/de not_active Withdrawn
- 1997-12-31 TW TW086120049A patent/TW373334B/zh active
-
1998
- 1998-01-15 EP EP98100638A patent/EP0855747A1/de not_active Withdrawn
- 1998-01-21 JP JP10023911A patent/JPH10214846A/ja active Pending
- 1998-01-22 KR KR1019980001813A patent/KR19980070685A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011143942A1 (zh) * | 2010-05-20 | 2011-11-24 | 清华大学 | 具有原位掺杂源漏的mos管结构及其形成方法 |
| WO2013079020A1 (en) * | 2011-12-02 | 2013-06-06 | Tsinghua University | Nor flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same |
| US8917549B2 (en) | 2011-12-02 | 2014-12-23 | Tsinghua University | NOR flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same |
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