KR20010031975A - 횡형 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

집적회로용 횡형 바이폴라 트랜지스터를 제공하면, 하이 얼리(high Early) 전압을 희생시키지 않고 높은 전류 이득과 높은 주파수 능력을 유지하게 된다. 특히 횡형 바이폴라 트랜지스터는 바이폴라 및 CMOS 트랜지스터 양자를 갖는 집적회로에 형성하는데, 횡형 바이폴라 트랜지스터는 동일한 영역에 제공되는 경우의 종형 바이폴라 디바이스의 형성에 대해 별도의 단계 없이 BiCMOS 방법에 따라 형성한다. 집적회로를 제공하면, 다른 것 중에서도 P 웰 구조물(18)이 LPNP의 콜렉터 구역에 제공되어 얼리 전압과 전류 이득의 산물에 상당한 증가가 나타나는 것으로 밝혀졌다.

Description

횡형 바이폴라 트랜지스터 및 그 제조방법{LATERAL BIPOLAR TRANSISTOR AND METHOD OF MAKING SAME}
발명의 배경
1. 발명의 분야
본 발명은 집적회로용 횡형 바이폴라 트랜지스터와 그 제조방법, 특히 횡형 바이폴라를 이용한 바이폴라 상보형 MOS 트랜지스터(BiCMOS) 회로와 그 제조방법에 관한 것이다.
2. 관련분야의 설명
고속 아날로그 회로를 포함한 BiCMOS는 컴퓨터와 통신분야에 높은 수요를 갖고 있다. 통상의 BiCMOS는 공통 기판 상의 단일 회로에 바이폴라 트랜지스터와 MOS 트랜지스터 양자 모두를 갖고 있다. MOS 트랜지스터는 전형적으로 디지털 회로에 사용되고, 바이폴라 트랜지스터는 전형적으로 아날로그 회로에 사용되며, BiCMOS 회로는 이러한 트랜지스터를 공통 모노리식(monolithic) 반도체 구조물에 결합시키고 일체화시킨 것이다. 따라서 BiCMOS 회로를 제조함에 있어서, MOS 트랜지스터와 바이폴라 트랜지스터의 형성은 공통 프로세스 기구에 일체화될 수 있도록 호환성이 있어야 한다. 또한 제조단가, 시간 및 복잡성을 제어하기 위하여, BiCMOS에는 전체 프로세스 단계의 수를 제한 및 감소시키는 새로운 디자인 접근방안을 위한 일정한 요구가 남아있다.
횡형 바이폴라 타입의 트랜지스터는 직선성이 우수하고 또 일반적으로 대량생산을 따라야 하기 때문에 BiCMOS 디바이스에 사용된다. 횡형 바이폴라 트랜지스터는 일반적으로 교호 전도율, 즉 PNP 또는 NPN으로 이루어지는 세 가지 뚜렷한 반도체 구역을 포함하는데, 이들은 기판의 공통 표면 구역을 따라서 연장하여 횡형 PNP(LPNP) 또는 횡형 NPN(LNPN)을 각각 이룬다. BiCMOS 회로를 위한 횡형 바이폴라 트랜지스터(예로서 LPNPs)의 형성을 종형 바이폴라 디바이스를 BiCMOS 프로세스에서 형성하는데 요구되는 것과 비교하여 별도의 프로세스 단계를 요구하지 않고 종형 바이폴라 디바이스(즉 종형 NPN 디바이스)를 위해 규정된 동일 영역에서 수용하는 일련의 프로세스가 요구된다. BiCMOS 디바이스의 LPNPs에서 에미터와 콜렉터 사이의 횡방향 간격을 감소시키는 것이 또한 바람직하다. LPNPs에서 에미터와 콜렉터 사이의 간격이 좁아지면 디바이스에서 이득과 주파수 응답이 증가된다.
부가적으로, 바이폴라 트랜지스터를 일반적으로 이용하는 아날로그 회로에 있어서, 전류 이득, 최대 작동 주파수 및 얼리 전압(Early V) 특성의 등급은 회로의 고속 능력의 지침이 된다. 또한 얼리 전압에 조정한 트랜지스터의 베타(β) 값(즉 전류 이득)의 산물이 커지는 것도 회로의 고성능 능력의 지침이 된다. 알려진 바와 같이, 트랜지스터의 베타 값은 트랜지스터의 콜렉터-에미터 전압(Vce)이 일정하게 유지되는 동안 측정된 입전류(Is)에 대한 출전류(Ic)의 비율이다. 트랜지스터 회로의 전류 이득은 공통 에미터 트랜지스터 회로에 대한 트랜지스터의 베타 값에 동일하게 해당된다.
얼리 효과 현상은 잘 알려져 있으며, 바이폴라 트랜지스터의 출력 특성 곡선 즉, 다른 베이스 전류에 대한 콜렉터 전류 대 콜렉터 전압의 측정 데이터의 구성도가 제로 콜렉터 전류의 지점으로 외삽법에 의해 추정할 때 모든 곡선이 공통 음전압에서 교차하는 실험적 관측에 기초한 것이다. 이러한 전압이 얼리 전압이며, 전형적으로 VA로 표시된다. 하이 얼리(High Early) 전압은 심한 진동이 콜렉터 전류에서 발생하는 것을 방지하기 위하여 아날로그 회로에서 바람직하다.
그러나 아날로그 회로의 고속 성능을 횡형 바이폴라 트랜지스터로 향상시키기 위한 과거의 장애물은 한편으로는 얼리 전압과 전류 이득, 다른 한편으로는 얼리 전압과 작동 주파수 사이에 존재하는 흥정(trade off)관계이다. 즉 종래의 바이폴라 트랜지스터 디자인에서 전류 이득 또는 얼리 전압에 제공된 개선점(증가)은 회로의 전반적인 순수 성능은 상당히 향상시키지 않고 다른 특성의 상쇄감소에 의해 달성되는 경향이 있었다. 예로서, 성능 능력의 표준으로서 얼리 전압에 조정한 전류 이득(또는 베타)의 산물은 한가지 특성이 증가하면 다른 특성은 상쇄량 만큼 감소하기 때문에 본질적으로 동일한 값을 유지하게 된다. 따라서 다른 트랜지스터 특성에 나타나는 상쇄감소로 인해 개선점이 효과적으로 상쇄되지 않도록 하고 횡형 바이폴라 트랜지스터 구조물이 얼리 전압 또는 전류 이득(또는 작동 주파수)에서 증강이 이루어지도록 할 필요성이 있는 것이다. 이와 같은 방식으로 회로 성능에서의 상당한 순수 개선이 디자인 레벨에서 제공될 수 있는 것이다.
어떠한 경우에서도 종래 기술은 일반적으로 횡형 바이폴라 트랜지스터와 특히 통상의 BiCMOS 기술을 이용하여 전술한 요구사항과 통상의 반도체 디바이스에 관련된 문제점을 하나 또는 그 이상 만족스럽게 제기하고 또 달성하는데 실패하고 있다.
바이폴라 트랜지스터와 MOS 트랜지스터를 포함하는 BiCMOS 집적회로를 제조하는 프로세스의 일례로서 미국 특허 제 5,187,109호가 있다. 에미터와 콜렉터가 매립형 N 구역에 형성된 떨어진 베이스 접점을 갖는 동일한 능동 구역에 위치하고 있다. 에미터는 P+ 다결정 실리콘 층으로부터 확산에 의해 형성되는데, P+ 다결정질 층은 또한 MOS 트랜지스터의 게이트로서 작용한다. 베이스 구역은 에미터를 형성하기 위해 사용된 P+ 다결정질 층에 의해 피복된 절연체 직하에 위치한다. PMOS의 P+ S/D는 콜렉터이고, 베이스에 자기정렬되어 있다. 에미터 자계판은 E-C 캐패시턴스를 최소로 하기 위하여 콜렉터에 자기정렬되어 있다. 디바이스는 캐소드로의 매립형 N 접속부로 절연되어 있다. 다결정질 층은 매립형 딥(deep) N 구역을 접촉시키기 위하여 사용되고, CMOS 스페이서(spacer)는 애노드로의 단락을 방지하기 위하여 사용된다. 그러나 상기 미국 특허 제 5,187,109호는 전류 이득이나 얼리 전압을 다른 특성을 희생시키지 않고 비례식으로 증강시킬 수 있도록 횡형 바이폴라 트랜지스터 구조물을 제시하는 데에는 실패하고 있다.
Sun 등의 1992년 12월호 ″IEEE Transactions on Electron Devices″ 39권 12호의 2733-2739 페이지에 기재된 내용과, 본 발명과 공히 양도된 미국 특허 제 5,824,560호는 게이트 횡형 PNP에 폴리실리콘 전극의 표면과, 기판에 제공된 인접 P+ 표면 구역에 배치된 금속 실리사이드 접점을 제공하는 BiCMOS 프로세스 기술을 기재하고 있는데, 통상의 횡방향 절연부 또는 산화물 스페이서가 후속 금속 실리사이드 프로세싱의 실행 전에 폴리실리콘 전극의 측면에 형성되고, 산화물 스페이서는 횡방향으로 개재되어 폴리실리콘 전극을 P+ 표면 구역으로부터 횡방향으로 이격시켜서 인접한 폴리실리콘 전극 사이의 간격을 증가시킨다. 따라서 Sun 등의 발간물과 미국 특허 제 5,824,560호에 기재된 디바이스에서의 이득과 주파수 응답은 적정하지 않은 것으로 예상할 수 있다. 부가적으로, Sun 등의 발간물과 미국 특허 제 5,824,560호는 전술한 미국 특허 제 5,197,109호와 마찬가지로 전류 이득과 얼리 전압을 다른 특성을 희생시키지 않고 비례식으로 양호하게 개선시킬 수 있도록 횡형 바이폴라 트랜지스터 구조물을 제시하는 데에는 또한 실패하고 있다.
결론적으로, 상기한 바이폴라 트랜지스터 구조물을 별도의 프로세스 단계를 필요로 하지 않고 BiCMOS 프로세스로 소화하기 위한 고성능, 고속 BiCMOS 회로기술 및 방법론을 지지 및 가능하게 하는 횡형 바이폴라 트랜지스터 구조물을 위한 요구가 당업계에 존재하고 있는 실정이다.
발명의 요약
본 발명에 따라서 횡형 바이폴라 트랜지스터는 하이 얼리 전압을 희생시키지 않고 높은 전류 이득과 높은 주파수 성능을 유지하도록 제공된다. 특히 횡형 바이폴라 트랜지스터는 바이폴라 및 CMOS 디바이스 양자를 갖는 집적회로 상에 형성되는데, 횡형 바이폴라 트랜지스터는 동일 영역에 제공될 경우의 종형 바이폴라 트랜지스터의 형성에 대해 별도의 단계 없이 BiCMOS 방법에 따라서 형성된다.
상기 및 기타 장점 및 이점을 얻기 위하여, 본 발명에 따른 횡형 바이폴라 트랜지스터는 일반적으로 다음과 같은 특징을 갖는다. 능동 베이스 구역은 반대 전도율 타입의 기판 상에 형성된다. 능동 베이스 구역은 기판 상에 제공된 동일한 전도율 타입의 매립형 개재 구역 상에 형성되는 것이 바람직하다. 능동 베이스 구역은 횡형 바이폴라 트랜지스터의 능동 베이스에 대해 적절한 전도율의 불순물로 도핑된 단결정 반도체 재료의 에피택셜(epitaxial) 층으로서 형성되는 것이 유익하다. 횡형 바이폴라 트랜지스터 용도를 위해 에미터 구역과 함께 독특한 구조를 갖는 콜렉터 구역은 이와 같이 동일한 능동 베이스 구역에 형성된다.
횡형 바이폴라 트랜지스터의 콜렉터는 개재형 능동 베이스 구역에 횡방향으로 결합된 능동 베이스 구역의 것과 전도율 타입이 반대인 알맞게 도핑된 콜렉터 웰(well) 구역을 형성함으로써 제공된다. 콜렉터 웰은 매립형 구역에 도달할 때까지 능동 베이스 구역의 전체 두께를 통해 대략적으로 연장되는 깊이를 갖도록 일반적으로 형성되지만, 반드시 필요한 것은 아니다. 에미터는 콜렉터 웰 구역 사이에서 이로부터 횡방향으로 이격된 위치에서 능동 베이스 구역의 표면에 형성된 에미터 웰 구역을 포함하는 것으로 제공된다. 콜렉터와 에미터는 각각의 콜렉터 및 에미터 웰 구역 상의 능동 베이스 구역의 표면에 배치된 동일한 전도율 타입의 전도성 층을 더 포함한다. 도핑된 전도성 층, 바람직하게는 도핑된 폴리실리콘은 콜렉터와 에미터를 위한 접점 층으로서 작용하고, 그 위에 금속 실리사이드와 같은 전기 접점 층이 더 형성될 수 있다. 도핑된 폴리실리콘 타입의 전도성 층은 도펀트 소스(a source of dopant)로서 유익하게 사용할 수 있는데, 도펀트 소스는 능동 베이스 구역 내로 확산되어 콜렉터 웰 구역의 횡방향 사이의 위치에서 에미터 웰 구역을 형성하고 또한 콜렉터 웰 구역에 높게 도핑된 샬로우(shallow) 표면 웰 구역을 형성하여 폴리실리콘 전도성 층과의 낮은 저항 접점을 제공한다.
본 발명은 LPNPs 또는 NPNs 중 어느 것을 형성하는데 동일하게 적용할 수 있지만, 특히 본 발명을 LPNPs의 제조에 적용하는 경우에 상당한 성능증강이 관측되었다. 즉 본 발명의 한 실시예의 집적회로는 독특하고 적절하게 도핑된 콜렉터 웰 구역 구조물을 LPNP의 콜렉터의 P 웰 구역으로서 사용하는데, 결과적인 회로는 상당히 증가된 성능 능력을 부여받게 된다. 특히 전류 이득과 얼리 전압의 산물은 P 웰 구역의 존재로 인하여 상당히 증가한다. 본 발명의 P 웰 구역의 존재로 인하여 생기는 또 다른 장점은 에미터와 콜렉터 사이의 간격, 즉 베이스 폭이 효과적으로 감소되어 이득과 주파수 응답을 증가시키는데 도움이 된다는 점이다. 부가적으로, 에미터와 콜렉터의 도핑된 폴리실리콘 부분 사이의 횡방향 간격은 본 발명에서 통상의 LOCOS 구역 또는 산화물 스페이서 대신에 폴리실리콘 부분에 형성된 실리사이드 보호 층에 의해 규정되는데, 이것은 횡방향 간격, 즉 베이스 폭을 더 감소시켜 준다. 본 발명의 LPNPs에 대한 베타 값은 대략 100보다 크고, 일반적으로는 100 내지 150이며, 이보다 클 수도 있다. 어떠한 경우에서도 독특한 P 웰 구역을 콜렉터에 합체하는 LPNPs는 전류 이득과 얼리 전압의 산물이 상당히 증가하는 것을 보여준다. 얼리 전압과 전류 이득의 산물의 증가는 본 발명에 따라서 콜렉터에 제공된 P 웰 구조가 없는 것을 제외한 유사 구조와 관련된 값보다 약 6 팩터(a factor of 6) 높은 것으로 관측되었다.
본 발명은 발명적 횡형 바이폴라 트랜지스터 구조물을 통하여 바이폴라 트랜지스터 회로에서의 전류 이득과 얼리 전압의 변화 사이에서 발생할 것으로 예상되는 흥정관계를 상쇄시키는 것에 관한 통상의 지식을 문제삼지 않는다. 예로서, 이것은 전류 이득에서의 막대한 증가에도 불구하고 얼리 전압에서 단지 비교적 작은 감소만이 실질적으로 발생하기 때문에 발명적 횡형 바이폴라 트랜지스터에 의해 얻은 전류 이득의 증가는 얼리 전압의 손실에 의해 효과적으로 상쇄되지 않음을 의미한다. 결론적으로, 본 발명의 횡형 바이폴라 트랜지스터에서 얻은 전류 이득과 얼리 전압의 높은 산물 값은 직선 회로의 구성을 용이하게 해준다. 또한 모든 전류 이득, 얼리 전압 및 주파수 응답은 발명적 횡형 바이폴라 트랜지스터에서 비교적 높은 값으로 제공되어 고속 성능을 부여할 수 있다.
본 발명에 의해 구체화된 또 다른 중요한 발견은 베이스 구역으로서 사용된 에피택셜 층의 두께가 회로의 주파수 응답에 상당한 영향을 갖는다는 것이다. 이러한 관계를 확인함에 있어서, 우수한 응답은 에피택셜 층의 두께의 정함수로 되는 것으로 밝혀졌다. 상기한 발명적 디자인 사상을 염두에 두고 횡형 PNPs를 제조함으로써 본 발명에 따른 횡형 PNPs는 1㎓에 달하는 주파수에서 이득을 갖게 된다.
중요한 것은 본 발명의 횡형 바이폴라 트랜지스터를 요구된 프로세스 단계의 수를 증가시키지 않고 통상의 종형 PNP 디바이스를 위해 달리 규정된 능동영역에 BiCMOS 프로세스로 형성할 수 있다는 점이다.
본 발명의 상기 및 기타 목적, 태양 및 장점은 도면을 참조한 하기의 상세한 설명으로부터 잘 이해될 것이다.
도 1-10은 본 발명의 한 실시예에 따른 횡형 바이폴라 트랜지스터의 제조에 일체로 되는 BiCMOS 제조순서에서 다수의 다른 단계에서의 반도체 구조물의 대표부분을 단면도로 도시한 것이다. 도면 중에서 도 6-8은 동일한 BiCMOS 프로세스 공정 중에 기판의 다른 영역에 형성된 CMOS 디바이스를 도시한 것이고, 도 10은 본 발명에 따라서 실질적으로 완성된 LPNP 디바이스를 도시한 것이다.
도면은 단순히 예시할 목적으로 제공된 것이며, 묘사된 특징부는 축척하여 도시한 것이 아니다.
발명의 상세한 설명
도 1을 참조하면, 본 발명의 횡형 바이폴라 PNP의 제조가 다음과 같은 프로세스 순서를 포함하는 BiCMOS 프로세싱 기법에 따라서 실행될 수 있다.
마스크(비도시)를 약하게 도핑된 P형(P-) 단결정 반도체 기판(10)에 제공하고 기판의 구역을 높은 주입 도우스(dose)의 비소(약 5×1015/㎠), 또는 P 또는 Sb와 같은 N형 불순물에 노출하여 기판(10)의 노출구역에 높은 N형 농도를 갖는 매립형 N 구역(11)을 형성한다. 단결정 기판(10)은 예로서 실리콘이나 GaAs 웨이퍼, 또는 SOI 등일 수 있다. 기판의 횡방향 또는 수평방향과 그 위에 형성된 상부 층은 도면부호 32로 표시했다. 이 주입단계는 기판의 어느 곳에 위치하게 되는 LPNP 뿐 아니라 PMOS와 NPN을 제조하기 위해 매립형 N 구역을 형성하는데 이용되는데, 그 상세는 도 6-7을 참조한 설명에 기재되어 있다. 마스크를 기판(10)으로부터 박리한 다음, 기판을 산소 분위기에서 어닐링한다.
제 2 마스크(비도시)는 웨이퍼(10) 상에 제공하고 웨이퍼의 별도의 구역을 중간 주입 도우스의 보론(약 4×1013/㎠)으로 노출하여 노출구역에 통상의 중간 P형 농도를 갖는 매립형 P 구역(27)을 형성한다. 매립형 P 구역(27)은 완성된 LPNP를 인접 디바이스로부터 절연하는 절연 구조물의 일부를 이룬다. P형 매립형 구역은 기판의 어느 곳에 위치하게 되는 NMOS 디바이스를 위해 이 단계에서 또한 형성되는데, 그 상세는 도 6-7을 참조한 설명에 기재되어 있다. 제 2 마스크와 산화물 층은 표준 HF 에칭을 이용하여 기판(10)의 표면으로부터 박리한다.
다음에 본질적으로 두께가 약 1㎛(1000㎚)로 균일한 모노실리콘으로 이루어진 약하게 도핑된(약 1016/㎤) N 에피택셜 층(12, 에피-층)을 기판(10)의 노출 표면 상에서 성장시킨다. 결과적인 중간 구조물은 도 1에 도시되어 있다. 이 결과적인 중간 구조물은 후속 프로세싱에 이용 가능한 상면(102)을 갖는 기판 조립체(101)로서 효과적으로 작용한다. 에피-층(12)의 두께는 완성된 LPNP의 주파수 응답에 영향을 갖기 때문에 중요한 것으로 밝혀졌는데, 또한 우수한 응답은 에피-층의 증가하는 두께에 직접적인 함수인 것으로 밝혀졌다. 따라서 에피-층(12)의 두께는 약 1000㎚ 또는 그 이상인 것이 바람직하다.
LPNP의 능동영역을 규정하는 자계 산화물과 LPNP 주위의 졀연 산화물을 제공하기 위하여, 다음의 단계를 후속 실행한다. 두께가 약 15㎚인 얇은 패드의 산화물 층(33)을 N형 에피택셜 층(12) 상에 성장시키고, 실리콘 질화물 층(34)을 저압 화학증착(LPCVD)으로 170㎚의 두께로 침착한다. 다음에 제 3 마스크(35)를 적용하여 실행된 자계 산화물로부터 보호해야 할 장래의 능동구역을 규정한다. 보호된 능동구역은 디바이스 아래의 낮은 저항통로를 제공하기 위해 사용되는 매립형 N 구역(11)의 영역이다. 어떠한 경우에도 제 3 마스크의 개구부에 의해 노출된 질화물 영역은 반응성 이온 에칭(RIE)을 받게 되는데, 에칭은 노출된 질화물 층 두께의 약 절반에 걸쳐 이루어진다. 결과적인 중간 구조물은 도 2에 도시되어 있다.
제 3 마스크(35)는 패드 산화물(33)과 질화물(34)의 하부 패턴을 남기고 박리한다. 두께가 550㎚인 자계 산화물을 모든 영역을 잔류 패터닝(patterning)된 질화물 층으로 피복하지 않고 1050℃의 증기에서 산화에 의한 열 성장시켜서 LPNP의 콜렉터와 에미터가 형성되는 능동영역과, 매립형 P구역(27) 상의 자계 산화물 구역(26)을 규정하는 LOCOS 구역(22)을 제공한다. 산화 중에 질화물 층 상에 형성된 표면 산화물 층, 질화물 층(34) 및 패드 산화물 층(33)은 습식 에칭제를 사용하여 능동영역으로부터 박리한다. 결과적인 중간 구조물은 도 3에 도시되어 있다.
다음에 희생 산화처리를 건조한 조건에서 30분 동안 900℃로 실행하여 능동영역에 두께가 약 25㎚인 얇은 자계 산화물 층(비도시)을 형성한다.
다음에 별도의 마스크(비도시)를 제공하여 최종적으로 LPNP를 위한 접점이 바람직하게 되는 위치와, 능동영역의 나머지 부분을 보호하기 위해 규정한다. 다음에 매립형 N 구역(11) 상에 위치한 N형 에피택셜 층(12)의 노출된 능동영역에 인을 주입하여 딥 N형 도핑구역(23)을 에피-층(12)에 형성한다. N형 구역(23)은 매립형 N 구역(11)에 낮은 저항을 보이는 구역을 형성한다. 딥 N형 구역(23)을 형성하는데 사용된 마스크는 다음에 박리하고, 질소 분위기에서 1000℃로 어닐링하여 주입된 인이 매립형 N 구역(11) 내로 확산되도록 하고, 또 딥 N 구역(23)이 매립형 N 구역(11)에 결합되도록 한다.
다음에 매립형 P 구역(27) 상에 위치한 자계 산화물(26)의 노출영역과, 콜렉터 구역이 바람직하게되는 LOCOS(22)에 의해 규정된 능동영역 내의 위치에 주입 마스크(36)를 제공하여 패터닝한다. 도 4에 도시된 바와 같이, 각각 180, 90 및 25KeV의 에너지를 갖는 3 단계 보론 주입을 마스크(36)에 의해 규정된 n-에피 층(12)( 및 자계 산화물(26))의 노출영역 내로 실시한다. 첫 번째 주입 에너지에서 불순물을 주입하는 단계는 6×1012원자/㎠의 보론 도우스를 사용하여 약 180KeV로 실시하며, 두 번째 주입 에너지에서 불순물을 주입하는 단계는 1×1012원자/㎠의 보론 도우스를 사용하여 약 90KeV로 실시한다. 3 단계 주입을 완료한 후에, 주입 마스크(36)를 박리하고, 희생 산화물 층을 습식 에칭으로 제거한다. 이 주입 단계는 기판의 어느 곳에 위치한 NMOS 트랜지스터를 위한 P 웰을 동시에 형성하는데 이용된다.
도 5에 도시된 바와 같이, 180KeV로 주입하게 되면 매립형 P 구역(27) 상에 P형 웰 구역(28)과, 인접한 N형 구역(N형 에피택셜 층(12)에서)을 서로 절연시키는 P-웰 구역(18)을 형성하게 된다. P-웰 구역(18)은 에피-층(12)의 두께에 걸쳐 연장하여 매립형 구역(11)에 도달할 때 종료하는 깊이를 가진다. n-에피 층(12)의 부분(12″)은 P 웰 구역(28)과 딥 N 구역(23) 사이에 놓인다. 매립형 P 웰 구역(28)은 인접한 LPNP 디바이스를 절연시키는 작용을 하며, 매립형 N 구역은 NPN 디바이스와 횡형 PNP를 위해 사용된다.
90KeV의 주입은 기판의 어느 곳에 형성될 NMOS 트랜지스터 상에서 드레인의 소스로의 단락을 방지하는데 사용되는 것과 같은 펀치-스루(punch-through) 방지용으로 사용된다. 25KeV 주입은 기판의 어느 곳에 위치한 NMOS 트랜지스터의 한계전압(threshold V), 즉 트랜지스터를 켜는데 필요한 게이트 전압을 설정하는데 사용된다. 세 가지의 주입을 모두 실행한 후에, 도 5에 도시된 바와 같은 P 웰 구역(18)은 약 1×1017원자/㎤의 최고 도펀트 농도로 보론으로 도핑한다. P웰 주입부(18)는 n-에피 층(12)의 개재 구역(120)에 횡방향으로 결합되어 횡형 PNP 구조를 이룬다.
콜렉터 구역에 제공되어 적절한 도핑을 갖는 P 웰 주입부(18)는 얼리 전압과 전류 이득의 산물을 상당히 증가시킨다. 이러한 증가는 콜렉터 구역에 제공된 P 웰 주입부를 가지지 않은 것을 제외한 유사 디바이스와 비교하여 본 발명에 따른 LPNPs에서 약 6 팩터인 것으로 관측되었다. BiCMOS 프로세스 순서에서의 이와 같은 단계에서, 또한 도 6-7에 도시된 바와 같이, CMOS 디바이스는 LPNP 능동영역(1)이 마스킹되는 중에 통상의 CMOS 프로세스 공정에 의해 동일한 기판(10) 상의 다른 능동영역(2,3)에 형성된다. 도 6에 도시된 바와 같이, NMOS P-웰(51)을 상기한 3 단계 주입공정 중에 형성한 후, NMOS 폴리게이트(50)를 게이트 산화물 상에 침착하고 패터닝하며, NMOS N-LDD(52)를 통상의 NMOS 프로세싱에 의해 능동영역(2)에 형성한 다음, 마스크(37)를 적용하여 강하게 도핑된 N형 외부 소스/드레인(source/drain : S/D) 구역(57)이 주입에 의해 형성되는 능동영역(2)의 영역을 노출시킨다. 마스크(37)는 또한 LPNP의 (단지) 딥 N 구역(23)을 노출시킨다. 비소 주입은 NMOS 트랜지스터의 외부 S/D 구역(57)을 형성하는 마스크(37)의 노출영역을 통해 이루어진다. 마스크(37)를 통한 비소 주입은 딥 N형 구역(23) 상에 위치하는 외부의 강하게 도핑된 (N+) 베이스 능동구역(24)을 형성하여 매립형 N 구역(11)으로의 낮은 저항통로를 제공하고 또 콜렉터 직렬저항을 감소시킨다. 마스크(37)를 제거하고 어닐링한다. 도 6은 또한 측벽 산화물이 CMOS 게이트 상에서 성장하기 전에 NMOS와 CMOS 게이트를 위해 침착된 동일한 폴리실리콘 층에서 RIE에 의해 전형적으로 규정된 바와 같은 통상의 공정을 통해 형성되는 2㏀/sq. 폴리실리콘 레지스터(59)를 나타내고 있다.
도 7에 도시된 바와 같이, PMOS N-웰(53), 게이트 산화물 상의 PMOS 폴리게이트(54) 및 PMOS P-LDD(55)가 NMOS 프로세싱과 일체로 된 통상의 PMOS 프로세싱에 의해 형성된 후에, 그리고 LPNP 능동영역이 마스킹되어 있는 동안, 마스크(38)를 적용하여 강하게 도핑된 P형 외부 S/D 구역이 형성되는 능동영역(3)의 영역을 노출시킨다. 다음에 P 보론 주입을 실시하여 P+ S/D 구역을 형성하면, PMOS 게이트가 도핑된 P+로 된다. 다음에 마스크(38)를 제거하고 어닐링한다. CMOS 디바이스를 형성한 후에, LPNP 능동영역(1)이 마스킹되어 있는 동안, 프로세스 공정은 되돌아가서 LPNP 제조를 속행한다.
특히 LPNP 디바이스의 제조로 되돌아가서 도 8을 참조하면, TEOS로부터 LPCVD에 의해 형성된 두께가 약 20㎚인 실리콘 이산화물 층(15a)과, LPCVD에 의해 형성된 두께가 약 30㎚인 실리콘 질화물 층(15b)을 연속 성장시켜 N 에피택셜 층(12)의 표면을 포함하는 기판 조립체의 표면 상에 질화물/산화물 적층(15, 예로서 Si3N4/SiO2), 즉 유전체 층(15)을 형성한다. 다음에 마스크(39)를 적용하여 LPNP와 CMOS 디바이스의 영역(23,24)을 피복한다. 마스크(39)를 패터닝하여 원하는 콜렉터와 에미터 영역 상의 위치에서 질화물/산화물 적층(15)을 노출시킨다. 결과적인 구조물은 도 8에 도시되어 있다. 다음에 하부 실리콘 이산화물 층(15a)에서 정지하는 RIE 에칭을 사용하여 노출된 실리콘 질화물 층(15b)을 제거한다. 다음에 실리콘 이산화물 층(15a)의 노출부를 습식 에칭으로 제거하여 완성된 LPNP에서 콜렉터와 에미터 구역의 위치에 각각 해당하는 능동 베이스 구역(12)의 노출 표면부(40,41)를 형성한다. 마스크(39)를 제거한다. 하기의 설명은 주로 LPNP 디바이스의 제조를 완성하기 위해 사용된 프로세스 단계에 초점을 맞추고 있으며, CMOS 디바이스는 별도로 지적하지 않는 한 적어도 산화물/질화물 적층(15)에 의해 최종 LPNP 제조단계 중에 일반적으로 보호된다.
제조 중의 LPNP를 도시한 도 9를 참조하면, 두께가 약 300㎚인 폴리실리콘 층(16,17)이 LPCVD 방법에 의해 기판 조립체 상에 블랭킷(blanket) 침착되어 있다. 폴리실리콘 층(16,17)은 직전의 단계에서 산화물/질화물 적층(15)에 의해 개구부가 형성된 노출 표면구역(40,41)에서 능동 베이스 구역(12, 에피-층)과 P-웰 구역(18)에 직접 접촉한다. 다음에 침착된 폴리실리콘 층(16,17)은 P 웰 구역(18)의 모노실리콘 재료의 도핑 농도를 증가시키지 않도록 충분히 낮은 에너지의 주입에 의해 강하게 보론으로 도핑되어 P+로 이루어진다. 다음에 두께가 약 200㎚인 잠정적인 실리콘 이산화물 층(비도시)을 반응제로서 TEOS를 사용한 LPCVD로 폴리실리콘 층(16,17)에서 성장시킨다. 상기 잠정적 실리콘 이산화물은 NPN 에미터 폴리를 기판 상의 어느 곳에 규정하고 에칭한 후 제거한다. 다음에 웨이퍼(10)를 산소 분위기로에서 850℃로 어닐링하고 10초 동안 1050℃에서 급속 열 프로세싱(RTP)하여 보론 도펀트를 활성화시키고, 보론 도펀트를 폴리실리콘 층(16,17) 내에 분포시키며, 또 보론 도펀트를 폴리실리콘 층(16,17)으로부터 적층(15)을 통해 노출된 n-에피 층(12) 내로 확산시킨다. 확산은 폴리실리콘 층 부분(17) 직하의 노출구역에서의 에피-층(12)에 P+에미터 구역(13)을 형성하고, 동시에 폴리실리콘 층 부분(16)의 직하의 노출구역에서의 P형 웰 구역(18)에 강하게 도핑된(P+) 샬로우(shallow) 표면구역(14)을 형성한다.
레지스트 마스크(비도시)는 P+ 폴리실리콘을 패터닝하여 LPNP의 콜렉터와 에미터에 사용될 폴리실리콘 층 패턴(16,17)의 횡방향 경계부를 규정하는데 사용된다. 폴리실리콘 층은 마스킹되지 않은 기판의 어느 곳에서 제거된다.
그러나 폴리실리콘 층을 에칭하기 전에, 산화물 스페이서는 레지스트 마스크가 NPN's, CMOS 또는 폴리 라인과 같은 하부 구조 주위의 윤곽을 따라 굴곡되어야 하는 모든 곳에서 나타나는 경향이 있으므로 산화물 스페이서는 높은 토포그래피 단계(topography step) 상에 남을 수 있다. 따라서 먼저 습식 산화물 에칭을 실시하여 산화물 스페이서를 폴리실리콘 층으로부터 제거하고, 반면에 기판 상의 어느 곳에 형성된 CMOS와 NPN 디바이스는 레지스트 마스크로 보호한다. 이 단계는 어떠한 산화물 스페이서가 폴리실리콘 층(16,17)의 횡방향 측면에서 나타나는 것을 방지 및 배제시켜 준다.
다음에 반응성 이온 에칭을 실시하여 노출된(마스킹되지 않은) 폴리실리콘 층의 모든 부분을 에칭하는데, 이 에칭은 잔류하는 질화물 층(15b) 상에서 정지한다. 높은 토포그래피 단계로 인하여 폴리실리콘 스페이서를 확실하게 제거하는 데에는 약 100%의 오버에칭이 필요하다. 레지스트 마스크는 에칭이 콜렉터 웰(18)과 에미터 웰(13) 상의 폴리실리콘 구역(16,17)을 남긴 후에 박리한다. 결과적인 구조물은 도 9에 도시되어 있다.
폴리실리콘(16,17)을 패터닝하기 위해 사용된 레지스트 마스크는 도 9에 도시된 바와 같이 질화물/산화물 적층(15)의 하부 횡방향 측면부를 비등방성 에칭을 완료했을 때 유지된 폴리실리콘의 측면부(16',17') 사이에 부분적 횡방향 오버랩(103)을 형성하기 위해 대략적으로 규정된다. 이와 같은 방식으로 콜렉터(18)와 에미터(13) 사이의 횡방향 간격, 즉 베이스 폭은 완성된 디바이스에서 패터닝된 폴리실리콘 층 부분의 횡방향 측면 상에 산화물 스페이서를 남기는 횡형 바이폴라 PNP 트랜지스터와 비교하여 본 발명에 따라 유효하게 감소된다. 잔류 P+ 폴리실리콘이 베이스 접점 개구부 상에 오버랩되기 때문에 에미터-베이스 접합부는 자계판으로 된다.
후속 프로세스 공정에서는 또 다른 레지스트 마스크를 사용하여 실리사이드화해야 할 영역을 규정한다. 즉 금속 실리사이드 포메이션을 바람직하게 사용하여 LPNP 베이스, 콜렉터 및 에미터에 대한 낮은 저항 접점을 제공한다. 레지스트 마스크는 콜렉터(14,16,18)와 에미터(13,17) 사이의 영역에 적용해야 하며, 또 콜렉터 구역을 부분적으로 오버랩하도록 배치해야 한다. 이러한 레지스트 마스크는 산화물/질화물 적층(15)이 에미터 P+폴리(17)의 어느 한 측면 상에서 에칭되는 것을 방지하여 LPNP의 능동 베이스 구역(12)에서의 실리사이드 포메이션을 차단하는 역할을 한다. 이것은 콜렉터와 에미터 사이에서 단락이 발생하는 것을 방지해준다. 반응성 이온 에칭을 실시하여 마스킹되지 않은 잔류 질화물(15b)을 비등방성으로 에칭하는데, 에칭은 적층(15) 아래의 실리콘 이산화물 층(15a)에서 정지한다. 레지스트 마스크(42)를 박리한 후에, 희석한 HF 습식 에칭을 사용하여 실리콘 이산화물(15a)의 노출부와, P+폴리(17) 상의 자연 산화물을 제거한다. 실리사이드화해서는 안되는 모든 영역은 질화물 에칭 후 잔류하는 질화물 층(15b)에 의해 에칭으로부터 보호된다. 다음에 Ti/TiN 층을 스퍼터링하고, 연속해서 약 700℃에서 급속 열 프로세싱(RTP)을 사용하여 폴리실리콘 영역(16,17) 상의 TiSi2(19,20,25)와 (CMOS 게이트와 이들의 S/D 구역 상의) N+ 베이스 접점 구역(24)을 형성한다. 딥 N형 구역(23)과 함께 취한 강하게 도핑된 N형 구역(24)의 상부에 형성된 실리사이드(25)는 LPNP 디바이스를 위한 베이스 터미널(21)을 제공한다.
상기 단계에서 그밖에 유용한 금속 실리사이드에는 예로서 텅스텐 실리사이드 또는 코발트 실리사이드가 있다. 산화물로 피복되어 있는 영역에서는 티타늄이 산화물과 반응하지 않는다. 이와 같이 반응하지 않은 티타늄은 습식 에칭제(즉 NH4OH, H2O2)로 제거하여 반응한 Ti/TiN 층은 그대로 남긴다. 이러한 방식으로 소위 샐리사이드(자기정렬 실리사이드)를 노출된 모든 폴리실리콘과 모노실리콘 영역에 형성한다. Ti/TiN 적층 대신에 다른 방법으로서 티타늄 단일 층을 사용할 수 있다. 유사한 샐리사이드는 다른 RTP 온도와 습식 에칭제를 사용하고 백금 스퍼터링하여 얻을 수 있다. TiSi2포메이션에 있어서, 약 830℃의 제 2 RTP 단계를 폭 넓게 사용하여 상기 포메이션을 C49 상에서 C54 상으로 전이시켜서 단지 25%의 시트저항만을 갖게 할 수 있다. 콜렉터(14,16,18)와 에미터(13,17) 사이의 횡방향 간격(104)은 간격을 LOCOS 대신에 실리사이드 보호 층으로 규정하는 발명적 프로세싱 방안을 이용하여 감소시킬수 있다.
프로세스 공정의 이 시점에서 본 발명의 ″프론트-엔드(front-end)″ 프로세싱이 완료하고, LPNP 바이폴라 트랜지스터가 실질적으로 마무리된다. 기판 상의 LPNP 및 기타 IC 디바이스에 대한 금속 상호접속부의 형성을 위한 ″백-엔드(back-end)″에 대해서는, 표준 또는 기타 어떠한 적합한 금속화 작업을 실행하여 BiCMOS 디바이스 상에 필요한 바대로 복수개의 금속화 레벨을 이룬다. 금속화하기 전에, LPNP와 CMOS 디바이스는 상부 평면을 이루는 하나 또는 그 이상의 유전체 층으로 코팅한다. 예로서, 금속 실리사이드 포메이션 후에 고굴절률 글라스 막을 PECVD로 침착하고, 수소 사일렉스 키옥산과 같은 유동성 산화물(FOX) 층 상에서 스피닝한 다음, PECVD TEOS 층으로 캡핑한다. 전도성 상호접속부는 상기 디바이스류를 위한 표준 또는 기타 어떠한 적합한 금속화 공정을 이용하여 LPNP의 실리사이드화 폴리실리콘 구역(16,17)과 베이스 접점(25)이 전기 통신되도록 형성한다. 금속화 디바이스는 표준 방안으로 패시베이션시킬 수 있다. 패시베이션은 제 4 금속 층 상에 인 도핑 글라스와 실리콘 질화물의 적층을 저온에서 침착하여 이룰 수 있다. 당업자는 실리사이드화 공정 후에 실행된 백-엔드를 위한 기타 적합한 기법을 용이하게 이해할 수 있을 것이다.
또한 본 발명의 실제 이행에 있어서, 횡형 바이폴라 트랜지스터는 외부 환상의 형상에 형성된 콜렉터 구역, 콜렉터 구역 내측의 중간 환상의 형상에 형성된 능동 베이스 구역 및 능동 베이스 구역의 중간 환상 내측에 위치한 영역에 형성된 에미터와 동심인 형상에 형성된다. 예로서, 이들 환상은 동심인 사각형이나 둥근 모서리를 갖는 사각형 등을 이룰 수 있다. 발명 특허권 보호로서, 본 발명의 LPNP 디바이스의 콜렉터는 작동 시에 순방향 바이어싱되지 않는다. 역방향 바이어싱 하에서는, 에미터의 퍼텐셜이 핫 캐리어(hot carrier)를 표면으로부터 반발시키지 않는다. 이것은 핫 캐리어가 순방향 작동 하에서 공유영역 상태를 만들고, 전류 이득을 감소시키며, l/f 노이즈를 증가시키기 때문에 LPNP의 신뢰성에 중요하다. 본 발명에 따른 LPNP는 용도에 따라서는 반드시 필요하지는 않지만 전형적으로 공통 에미터 트랜지스터로서 작동한다.
본 발명의 LPNPs에 제공된 P 웰 구조물은 전류 이득과 얼리 전압의 산물을 대략 6 팩터 또는 그 이상으로 상당히 증가시키는데 책임이 있는 것으로 밝혀졌다. 본 발명의 LPNPs를 위한 베타 값은 대략 100보다 크고, 일반적으로는 약 100-150이다. 또한 P 웰 구역은 에미터와 콜렉터 사이의 간격, 즉 베이스 폭을 효과적으로 감소시켜서 이득과 주파수 응답을 증가시키는데 도움이 된다. 부가적으로, 에미터와 콜렉터의 도핑된 실리콘 부분 사이의 횡방향 간격은 통상의 LOCOS 구역이나 산화물 스페이서 대신에 폴리실리콘 부분 상에 형성된 실리사이드 보호 층에 의해 본 발명에서 규정되어 횡방향 간격, 즉 베이스 폭을 더욱 감소시킨다. 본 발명에 따른 횡형 PNP는 1㎓에 달하는 주파수에서 이득을 갖는다. 본 발명의 횡형 바이폴라 트랜지스터에 통합되는 BiCMOS 회로는 PNP 및 NPN 바이폴라 트랜지스터 뿐 아니라 공통 기판 상에 규정된 분리된 능동영역에 형성된 바와 같은 NMOS 및 PMOS 트랜지스터를 포함하는 CMOS 트랜지스터를 포함한다.
이상 본 발명을 특정 용도를 위한 예시적인 실시예를 참조로 하여 설명했지만, 본 발명은 그에 제한되지 않는다. 당업자와 본 발명에 제시된 기술사상에 관련자는 본 발명의 범주 내와 본 발명이 상당히 유용하게 되는 기타 분야 내에서 부가적인 수정예, 응용예 및 실시예가 가능함을 이해할 수 있을 것이다. 일례로 구역, 층 및 기판의 전도율 타입은 예시한 횡형 P-N-P 바이폴라 트랜지스터 대신에 그 반대로 횡형 N-P-N 바이폴라 트랜지스터를 형성할 수 있다.
따라서 본 발명의 범주 내에서 전술한 수정예, 응용예 및 실시예의 어느 하나 및 모두는 첨부된 청구범위에 의해 포함되는 것으로 해석해야 할 것이다.

Claims (17)

  1. 횡형 바이폴라 트랜지스터를 갖는 집적회로에 있어서,
    ① 제 1 전도율 타입의 기판과,
    ② 기판 상에 제공된 제 1 전도율 타입과 반대인 제 2 전도율 타입의 능동 베이스 구역과,
    ③ 능동 베이스 구역에 위치하며, 능동 베이스 구역의 개재 구역에 횡방향으로 결합된 제 1 전도율 타입의 제 1 웰(well) 구역과, 제 1 웰 구역 상에 제공된 제 1 전도율 타입의 제 1 전도성 층을 포함하는 콜렉터-상기에서 제 1 웰 구역은 제 1 전도율 타입의 높은 전도율의 샬로우(shallow) 표면 웰 구역을 각각 포함함-와, 그리고
    ④ 제 1 웰 구역 사이에서 이로부터 횡방향으로 이격된 지점에서 능동 베이스 구역에 위치한 제 2 웰 구역과, 제 2 웰 구역 상에 제공된 제 1 전도율 타입의 제 2 전도성 층을 포함하는 에미터를 포함하는 횡형 바이폴라 트랜지스터를 갖는 집적회로.
  2. 제 1 항에 있어서,
    제 1 및 제 2 전도율 타입은 각각 P형 및 N형인 집적회로.
  3. 제 1 항에 있어서,
    횡형 바이폴라 트랜지스터는 외부 환상(annulus)의 형상에 형성된 콜렉터 구역, 콜렉터 구역 내측의 중간 환상의 형상에 형성된 능동 베이스 구역 및 능동 베이스 구역의 중간 환상 내측에 위치한 영역에 형성된 에미터와 동심인 형상에 형성되는 집적회로.
  4. 제 1 항에 있어서,
    제 1 웰 구역은 높은 전도율을 갖는 표면 구역과 다른 부분에서 약 1017원자/㎤의 최고 도펀트 농도로 보론으로 도핑되는 집적회로.
  5. 제 1 항에 있어서,
    능동 베이스 구역은 비소, 안티몬 및 인으로 구성되는 그룹에서 선택한 불순물로 도핑된 에피택셜(epitaxial) 층을 포함하며, 제 1 웰 구역은 보론으로 도핑되는 집적회로.
  6. 제 1 항에 있어서,
    능동 베이스 구역은 두께가 약 1000㎚ 또는 그 이상인 에피택셜 층인 집적회로.
  7. 제 1 항에 있어서,
    제 1 및 제 2 전도성 층은 도핑된 폴리실리콘 층을 포함하는 집적회로.
  8. 제 1 항에 있어서,
    능동 베이스 구역과 기판 사이에 위치한 제 2 전도율 타입의 높은 전도율의 매립형 구역을 더 포함하며, 제 1 웰 구역은 매립형 구역에 대략적으로 도달할 때까지 하향 연장하는 집적회로.
  9. 횡형 바이폴라 트랜지스터를 갖는 집적회로 제조 방법에 있어서,
    ① 제 1 전도율 타입의 기판을 제공하는 단계와,
    ② 기판 상에 제 1 전도율 타입과 반대인 제 2 전도율 타입의 능동 베이스 구역을 형성하는 단계와,
    ③ 능동 베이스 구역 상에 콜렉터 웰 주입 마스크를 형성하는 단계-상기에서 주입 마스크는 능동 베이스 구역의 부분을 노출시키도록 제공된 개구부를 가짐-와,
    ④ 제 1 전도율 타입의 불순물을 제 1 주입 에너지로 마스크 개구부를 통해 능동 베이스 구역 내로 주입하여 능동 베이스 구역의 개재 구역에 횡방향으로 결합된 제 1 웰 구역을 규정하는 단계와,
    ⑤ 콜렉터 웰 주입 마스크를 제거하는 단계와,
    ⑥ 능동 베이스 구역 상에 유전체 적층을 형성하는 단계-상기에서 적층은 제 1 웰 구역을 노출시키도록 제공된 개구부와, 제 1 웰 구역 사이에서 이로부터 횡방향으로 이격되어 위치한 능동 베이스 구역의 표면 구역을 포함함-와,
    ⑦ 제 1 웰 구역 상에 제 1 전도율 타입의 불순물로 도핑된 제 1 폴리실리콘 층을 형성하고, 능동 베이스 구역의 노출된 상기 표면 구역 상에 제 1 전도율 타입의 불순물로 도핑된 제 2 폴리실리콘 층을 형성하는 단계와, 그리고
    ⑧ 능동 베이스 구역에 제 2 폴리실리콘 층 아래에서 제 1 전도율 타입의 제 2 웰 구역을 포함하는 에미터를 형성하고, 동시에 제 1 폴리실리콘 층 아래에 위치한 제 1 웰 구역에 샬로우 표면 구역을 형성하는 단계-상기에서 샬로우 표면 구역은 제 1 웰 구역의 나머지 부분보다 높은 불순물 농도를 가짐-를 포함하는 횡형 바이폴라 트랜지스터를 갖는 집적회로 제조방법.
  10. 제 9 항에 있어서,
    제 1 주입 에너지로 불순물을 주입하는 단계는 약 6×1012원자/㎠의 보론 도우스를 이용하여 약 180KeV로 실행하는 집적회로 제조방법.
  11. 제 9 항에 있어서,
    제 1 주입 에너지로 주입한 후, 그리고 콜렉터 웰 주입 마스크를 제거하기 전에, 제 1 전도율 타입의 제 2 및 제 3 불순물 주입을 90KeV 및 25KeV로 각각 연속해서 실행하는 집적회로 제조방법.
  12. 제 9 항에 있어서,
    능동 베이스 구역은 약 1000㎚ 또는 그 이상의 두께로 형성된 에피택셜 층인 집적회로 제조방법.
  13. 제 9 항에 있어서,
    기판 상에 제 2 전도율 타입의 높은 전도율의 매립형 구역을 형성하는 단계를 더 포함하는데, 매립형 구역 상에는 능등 베이스 구역을 형성하고, 제 1 주입 에너지에서의 주입 단계에 의해 형성된 제 1 웰 구역은 매립형 구역으로 대략적으로 하향 연장하는 집적회로 제조방법.
  14. 제 9 항에 있어서,
    제 1 및 제 2 폴리실리콘 층의 표면 상에 금속 실리사이드를 형성하는 단계를 더 포함하는 집적회로 제조방법.
  15. 제 9 항에 있어서,
    제 1 및 제 2 폴리실리콘 층의 횡방향 측면으로부터 산화물 스페이서(spacer)를 제거하는 단계와, 제 1 및 제 2 폴리실리콘 층의 표면 상에 금속 실리사이드를 형성하는 단계를 더 포함하는 집적회로 제조방법.
  16. 제 9 항에 있어서,
    유전체 적층을 형성하는 단계는 능동 베이스 구역 상에 실리콘 산화물 서브 층(sublayer)을 형성한 다음, 실리콘 산화물 서브 층 상에 실리콘 질화물 서브 층을 형성하는 것을 포함하는 집적회로 제조방법.
  17. 제 9 항에 있어서,
    ① LOCOS 구역에 의해 콜렉터와 에미터로부터 수평으로 분리된 베이스 터미널을 형성하는 단계-상기에서 베이스 터미널은 매립형 구역 상에 형성된 제 2 전도율 타입의 딥(deep) 층을 포함하고, 제 2 전도율 타입의 높은 전도율의 베이스 접점 구역은 상기 딥 층 상에 형성되는데, 전기 전도성 접점이 높은 전도율의 베이스 접점 구역을 통해 베이스 터미널로 이루어짐-와,
    ② 기판 상의 매립형 구역으로부터 횡방향으로 이격되어 위치하고 또 베이스 터미널의 횡방향 외측에 위치한 지점에 제 1 전도율 타입의 매립형 구역을 형성하는 단계와,
    ③ 상기 매립형 P 구역 상에 제 1 전도율 타입의 제 3 웰 구역을 형성하고, 동시에 제 1 웰 구역을 형성하는 단계와, 그리고
    ④ 제 3 웰 구역 상에 자계 산화물 층을 형성하는 단계를 더 포함하는 집적회로 제조방법.
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