CN108336138B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该半导体装置包括：集电区；与该集电区邻接的基区；与该基区邻接的发射区；以及在该发射区上的掺杂的半导体层；其中该掺杂的半导体层的宽度大于发射区的宽度，该掺杂的半导体层的导电类型与该发射区的导电类型相同。本发明中，在发射区之上的掺杂的半导体层的宽度大于发射区的宽度，从而相当于增加了发射区的宽度，提高器件的β值，从而提高器件性能。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。
背景技术
BJT(Bipolar Junction Transistor，双极结型晶体管)的直流电流放大系数β与发射区的宽度成正比，并且与基区的宽度成反比。一般通过高剂量或高能量的离子注入方法来获得比较宽的发射区，但是这将会在基区中引入高密度的晶体缺陷，并造成发射区到集电区的漏电流甚至产生短路问题。
在大部分电路或者器件中，BJT是一种寄生器件，例如可以是在MOS(Metal OxideSemiconductor，金属氧化物半导体)器件旁边的寄生器件，因此发射区和基区的宽度将被器件所限制。优化它们的宽度需要额外的掩模或者牺牲MOS器件的性能。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
根据本发明的第一方面，提供了一种半导体装置，包括：集电区；与所述集电区邻接的基区；与所述基区邻接的发射区；以及在所述发射区上的掺杂的半导体层；其中所述掺杂的半导体层的宽度大于所述发射区的宽度，所述掺杂的半导体层的导电类型与所述发射区的导电类型相同。
在一个实施例中，所述半导体层的材料包括多晶硅。
在一个实施例中，所述基区包括：第一基区部分，所述集电区位于所述第一基区部分的一侧；第二基区部分和第三基区部分，均位于所述第一基区部分的与所述集电区相对的另一侧，所述第二基区部分与第三基区部分间隔排列；所述第二基区部分位于所述发射区与所述第一基区部分之间。
在一个实施例中，所述半导体装置还包括：在所述第三基区部分上的金属硅化物层；在所述第二基区部分上的与所述掺杂的半导体层邻接的金属硅化物层。
在一个实施例中，所述第三基区部分包括：堆叠的第一部分和第二部分，所述第一部分比第二部分更靠近所述第一基区部分，所述第二部分的掺杂浓度大于所述第一部分的掺杂浓度；其中，在所述第二部分之上设置有所述金属硅化物层。
在一个实施例中，所述半导体装置还包括：第一阱区，在平行于所述第二基区部分与第三基区部分的排列方向的方向上，与所述第一基区部分邻接设置；第二阱区和第三阱区，均位于所述第一阱区的一侧，并沿平行于所述排列方向的方向间隔设置；掺杂浓度大于所述第三阱区的第四阱区，所述第三阱区位于所述第四阱区与第一阱区之间；在所述第二阱区上的栅极结构；在所述第二阱区内且在所述栅极结构两侧的源区和漏区。
在一个实施例中，所述半导体装置还包括：金属硅化物层，位于所述源区、所述第四阱区和所述漏区之上。
在一个实施例中，所述半导体装置还包括：第一沟槽隔离部，将所述第三基区部分与第二基区部分、发射区隔开。
在一个实施例中，所述半导体装置还包括：第二沟槽隔离部，将所述第二阱区与第三阱区、第四阱区隔开。
在上述半导体装置中，在发射区之上的掺杂的半导体层的宽度大于发射区的宽度，从而相当于增加了发射区的宽度，提高器件的β值，从而提高器件性能。
根据本发明的第二方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：集电区、与所述集电区邻接的基区以及与所述基区邻接的发射区；以及在所述发射区上形成掺杂的半导体层；其中所述掺杂的半导体层的宽度大于所述发射区的宽度，所述掺杂的半导体层的导电类型与所述发射区的导电类型相同。
在一个实施例中，所述半导体层的材料包括多晶硅。
在一个实施例中，所述基区包括：第一基区部分，所述集电区位于所述第一基区部分的一侧；第二基区部分和第三基区部分，均位于所述第一基区部分的与所述集电区相对的另一侧，所述第二基区部分与第三基区部分间隔排列；所述第二基区部分位于所述发射区与所述第一基区部分之间。
在一个实施例中，在所述发射区上形成掺杂的半导体层的步骤包括：在所述半导体结构上形成未掺杂的半导体层；对所述未掺杂的半导体层执行图案化，以将所述未掺杂的半导体层分成隔离开的第一半导体部分和第二半导体部分；其中，所述第一半导体部分位于所述发射区之上，所述第一半导体部分的宽度大于所述发射区的宽度，所述第二半导体部分位于所述第三基区部分之上；对所述第一半导体部分执行第一掺杂，使得所述第一半导体部分的导电类型与所述发射区的导电类型相同；以及对所述第二半导体部分执行第二掺杂，使得所述第二半导体部分的导电类型与所述基区的导电类型相同。
在一个实施例中，所述方法还包括：在所述第一半导体部分的一部分上形成阻挡层；在未被所述阻挡层遮挡的所述第一半导体部分上和所述第二半导体部分上形成金属层；执行热处理以使得所述金属层和与其接触的半导体层发生反应，从而形成金属硅化物层，其中，所述金属硅化物层的一部分位于所述第三基区部分上，另一部分位于所述第二基区部分上且与所述掺杂的半导体层邻接；以及去除所述阻挡层。
在一个实施例中，所述第三基区部分包括：堆叠的第一部分和第二部分，所述第一部分比第二部分更靠近所述第一基区部分，所述第二部分的掺杂浓度大于所述第一部分的掺杂浓度；其中，在所述第二部分之上设置有所述金属硅化物层。
在一个实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：第一阱区，在平行于所述第二基区部分与第三基区部分的排列方向的方向上，与所述第一基区部分邻接设置；第二阱区和第三阱区，均位于所述第一阱区的一侧，并沿平行于所述排列方向的方向间隔设置；掺杂浓度大于所述第三阱区的第四阱区，所述第三阱区位于所述第四阱区与第一阱区之间；在所述第二阱区上的栅极结构；在所述第二阱区内且在所述栅极结构两侧的源区和漏区。
在一个实施例中，在对所述未掺杂的半导体层执行图案化的过程中，所述未掺杂的半导体层还被分成与所述第一半导体部分隔离开的第三半导体部分以及与所述第三半导体部分隔离开的第四半导体部分；其中，所述第三半导体部分位于所述源区和所述第四阱区之上，所述第四半导体部分位于所述漏区之上。
在一个实施例中，所述基区与所述源区和所述漏区的导电类型相同，在对所述第二半导体部分执行第二掺杂的过程中，还对所述第三半导体部分和所述第四半导体部分执行所述第二掺杂。
在一个实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：第一沟槽隔离部，将所述第三基区部分与第二基区部分、发射区隔开。
在一个实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：第二沟槽隔离部，将所述第二阱区与第三阱区、第四阱区隔开。
在上述制造方法中，通过在发射区上形成掺杂的半导体层，该半导体层的宽度大于发射区的宽度，相当于增加了发射区的宽度，因此可以提高器件的β值，从而提高器件性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图2A至图2J是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。
图3A至图3J是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
在步骤S11，提供半导体结构，该半导体结构包括：集电区、与该集电区邻接的基区以及与该基区邻接的发射区。该半导体结构可以用于形成BJT。
在步骤S12，在发射区上形成掺杂的半导体层；其中该掺杂的半导体层的宽度大于发射区的宽度，该掺杂的半导体层的导电类型与发射区的导电类型相同。例如，该半导体层的材料可以包括多晶硅。
在该实施例中，通过在发射区上形成掺杂的半导体层，该半导体层的宽度大于发射区的宽度，相当于增加了发射区的宽度，因此可以提高器件(例如BJT器件)的β值，提高器件性能。
图2A至图2J是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。下面结合图2A至图2J详细描述根据本发明一个实施例的半导体装置的制造过程。
首先，如图2A所示，提供半导体结构。该半导体结构可以包括：集电区210、与该集电区210邻接的基区220以及与该基区220邻接的发射区230。
在一些实施例中，如图2A所示，该基区220可以包括：第一基区部分221，该集电区210位于该第一基区部分221的一侧。该基区220还可以包括：第二基区部分222和第三基区部分223，均位于该第一基区部分221的与集电区210相对的另一侧，该第二基区部分222与该第三基区部分223间隔排列。该第二基区部分222位于发射区230与第一基区部分221之间。
在一些实施例中，如图2A所示，该第三基区部分223可以包括：堆叠的第一部分2231和第二部分2232。该第一部分2231比该第二部分2232更靠近第一基区部分221。该第二部分2232的掺杂浓度大于该第一部分2231的掺杂浓度。
在一些实施例中，在该提供半导体结构的步骤中，该半导体结构还可以包括：第一沟槽隔离部240，将第三基区部分223与第二基区部分222、发射区230隔开。该第一沟槽隔离部240可以包括位于第三基区部分223、第二基区部分222和发射区230周围的沟槽和填充这些沟槽的绝缘物层(例如二氧化硅)。
在一个实施例中，第三基区部分223的上表面(例如第二部分2232的上表面)、发射区230的上表面和第一沟槽隔离部240的上表面基本齐平。需要说明的是，附图中的虚线仅是为了描述的方便，并不一定真实存在该线。
在一些实施例中，图2A所示的半导体结构可以用于形成BJT。例如可以用于形成NPN型BJT(即发射区为N型，基区为P型，集电区为N型)或者PNP型BJT(即发射区为P型，基区为N型，集电区为P型)。
接下来，在发射区上形成掺杂的半导体层。下面结合图2B至图2F详细描述根据本发明一个实施例的形成掺杂的半导体层的过程。
例如，该形成掺杂的半导体层的步骤可以包括：如图2B所示，在图2A所示的半导体结构上形成未掺杂的半导体层250。即在发射区230、第三基区部分223和第一沟槽隔离部240上形成未掺杂的半导体层250。例如该未掺杂的半导体层的材料可以为多晶硅。
接下来，该形成掺杂的半导体层的步骤还可以包括：如图2D所示，对未掺杂的半导体层250执行图案化，以将该未掺杂的半导体层250分成隔离开的第一半导体部分251和第二半导体部分252。其中，该第一半导体部分251位于发射区230之上(例如，该第一半导体部分251位于发射区230和发射区230周围的第一沟槽隔离部240的一部分上)，该第一半导体部分251的宽度大于该发射区230的宽度。该第二半导体部分252位于第三基区部分223之上(例如，该第二半导体部分252位于第三基区部分223和第三基区部分223周围的第一沟槽隔离部240的一部分上)。例如该图案化的过程可以包括：如图2C所示，在未掺杂的半导体层250上形成图案化的第一掩模层(例如光刻胶)261；然后以该第一掩模层261作为掩模，蚀刻该半导体层250，从而形成图案化的半导体层；然后去除第一掩模层261，从而形成如图2D所示的结构。
接下来，该形成掺杂的半导体层的步骤还可以包括：如图2E所示，对第一半导体部分251执行第一掺杂，使得该第一半导体部分251的导电类型与发射区230的导电类型相同。例如，如图2E所示，形成图案化的第二掩模层262将第二半导体部分252覆盖，露出第一半导体部分251，然后对该第一半导体部分251执行第一掺杂(例如离子注入)，使得该第一半导体部分251的导电类型与发射区230的导电类型相同。例如，如果发射区的导电类型为N型，则第一掺杂的杂质为N型杂质(诸如包含磷或砷的杂质)；如果发射区的导电类型为P型，则第一掺杂的杂质为P型杂质(诸如包含硼的杂质)。进一步地，去除上述第二掩模层262。
接下来，可选地，该形成掺杂的半导体层的步骤还可以包括：如图2F所示，对第二半导体部分252执行第二掺杂，使得该第二半导体部分252的导电类型与基区220的导电类型相同。例如，如图2F所示，形成图案化的第三掩模层263将第一半导体部分251覆盖，露出第二半导体部分252，然后对该第二半导体部分252执行第二掺杂(例如离子注入)，使得该第二半导体部分252的导电类型与基区220的导电类型相同。例如，如果基区的导电类型为P型，则第二掺杂的杂质为P型杂质(诸如包含硼的杂质)；如果基区的导电类型为N型，则第二掺杂的杂质为N型杂质(诸如包含磷或砷的杂质)。进一步地，去除上述第三掩模层263。
经过上述过程，在发射区230上形成了掺杂的半导体层，例如第一半导体部分251。
接下来，可选地，所述制造方法还可以包括：如图2G所示，在第一半导体部分251的一部分上形成阻挡层265。该阻挡层265的宽度大于发射区230的宽度。例如，该阻挡层265可以延伸到第一沟槽隔离部240之上的第一半导体部分251的一部分上，如图2G所示。例如该阻挡层265可以为SAB(Salicide block，硅化金属阻止部)。
接下来，可选地，所述制造方法还可以包括：如图2H所示，在未被阻挡层265遮挡的第一半导体部分251(例如第一半导体部分251中未被遮挡的剩余部分)上和第二半导体部分252上形成金属层270例如该金属层270的材料可以包括：Co(钴)、Ti(钛)或Ni(镍)等。优选地，该金属层可以为Co。在一些实施例中，该金属层还可能形成在第一沟槽隔离部上，在后续形成金属硅化物层的过程中，形成在第一沟槽隔离部(例如二氧化硅)上的金属层由于其下面没有半导体层因此不能形成金属硅化物，因而在半导体层(包括第一半导体部分251和第二半导体部分252)与其上的金属层形成金属硅化物层后，可以利用蚀刻工艺将在第一沟槽隔离部上没有发生反应的金属层除去。
接下来，可选地，所述制造方法还可以包括：如图2I所示，执行热处理以使得金属层270和与其接触的半导体层(例如包括第一半导体部分251未被遮挡的剩余部分和第二半导体部分252)发生反应，从而形成金属硅化物层280。其中，该金属硅化物层280的一部分位于第三基区部分223上(即，在第二部分2232之上设置有金属硅化物层)，另一部分位于第二基区部分222上且与掺杂的半导体层(例如第一半导体部分251)邻接。例如该金属硅化物层的材料可以包括硅化钴(CoSix，其中x为1～2中的任意值)。可以在该金属硅化物层280上形成金属接触件(图中未示出)，从而减小接触电阻。
接下来，可选地，所述制造方法还可以包括：如图2J所示，去除阻挡层265，从而形成根据本发明一个实施例的半导体装置。
至此，提供了本发明一个实施例的半导体装置的制造方法。在该方法中，在发射区上形成了掺杂的半导体层，该掺杂的半导体层还可以形成在发射区周围的沟槽隔离部上，从而实现了增加发射区宽度的目的，进而提高了器件(例如BJT器件)的β值，提高器件性能。
本发明还提供了一种半导体装置。如图2J所示，该半导体装置可以包括：集电区210；与该集电区210邻接的基区220；与该基区220邻接的发射区230；以及在该发射区230上的掺杂的半导体层(例如前面所述的第一半导体部分的一部分)251。其中该掺杂的半导体层251的宽度W2大于发射区的宽度W1。该掺杂的半导体层的导电类型与该发射区的导电类型相同。例如，该半导体层251的材料可以包括多晶硅。
需要说明的是，本发明的术语“宽度”是指垂直于第二基区部分与第三基区部分的排列方向截取某个结构后测量得到的尺寸，例如图2J示出的宽度W1和W2。
在该实施例中，在发射区之上的掺杂半导体层的宽度W2大于发射区W1的宽度，从而相当于增加了发射区的宽度，提高器件(例如BJT器件)的β值，从而提高器件性能。
在一个实施例中，如图2J所示，基区220可以包括：第一基区部分221，集电区210位于该第一基区部分221的一侧。该基区220还可以包括：第二基区部分222和第三基区部分223，均位于该第一基区部分221的与集电区210相对的另一侧，该第二基区部分222与该第三基区部分223间隔排列。该第二基区部分222位于发射区230与第一基区部分221之间。
在一些实施例中，发射区可以为N型，基区可以为P型，集电区可以为N型。在另一些实施例中，发射区可以为P型，基区可以为N型，集电区可以为P型。
在一个实施例中，如图2J所示，该半导体装置还可以包括：在第三基区部分223上的金属硅化物层280；在第二基区部分222上的与掺杂的半导体层251邻接的金属硅化物层280。例如该金属硅化物层的材料可以包括：硅化钴(CoSix，其中x为1～2中的任意值)、硅化钛或硅化镍等。该金属硅化物层280可以用于在其上形成金属接触件(图中未示出)，从而减小接触电阻。
在一个实施例中，如图2J所示，该第三基区部分223可以包括：堆叠的第一部分2231和第二部分2232。该第一部分2231比该第二部分2232更靠近第一基区部分221。该第二部分2232的掺杂浓度大于该第一部分2231的掺杂浓度。其中，在第二部分之2232上设置有金属硅化物层280。
在一个实施例中，如图2J所示，该半导体装置还可以包括：第一沟槽隔离部240，将第三基区部分223与第二基区部分222、发射区230隔开。其中，掺杂的半导体层251还可以位于该第一沟槽隔离部240的一部分上。
需要说明的是，虽然图2J中示出的掺杂的半导体层251位于发射区上，与该半导体层251邻接的金属硅化物层280的部分位于第一沟槽隔离部上，但是本发明的上述位置关系并不仅限于此，例如，可以将掺杂的半导体层251和与其邻接的金属硅化物层280的部分一起设置在相对图2J的位置向左移或向右移的位置处，例如金属硅化物层280的一部分可以位于发射区上。
图3A至图3J是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。下面结合图3A至图3J详细描述根据本发明另一个实施例的半导体装置的制造过程。
首先，如图3A所示，提供半导体结构。该半导体结构可以包括：集电区310、基区320、发射区330和第一沟槽隔离部341。该基区320可以包括：第一基区部分321、第二基区部分322和第三基区部分323。需要说明的是，图3A所示的集电区310、基区320、发射区330、第一沟槽隔离部341，以及基区320所包括的第一基区部分321、第二基区部分322和第三基区部分323分别与图2A所示的集电区210、基区220、发射区230、第一沟槽隔离部240，以及基区220所包括的第一基区部分221、第二基区部分222和第三基区部分223相同或相似，因此这里不再详细描述这些结构。此外，与图2A类似地，图3A所示的第三基区部分323可以包括：堆叠的第一部分3231和第二部分3232。
在一个实施例中，在提供半导体结构的步骤中，如图3A所示，该半导体结构还可以包括：第一阱区411，在平行于第二基区部分322与第三基区部分323的排列方向的方向上，与第一基区部分321邻接设置。该半导体结构还可以包括：第二阱区412和第三阱区413，均位于该第一阱区411的一侧，并沿平行于所述排列方向的方向间隔设置。该半导体结构还可以包括：掺杂浓度大于该第三阱区413的第四阱区414，该第三阱区413位于该第四阱区414与该第一阱区411之间。在一个实施例中，该第一阱区411、第二阱区412、第三阱区413和第四阱区414的导电类型相同，例如均为N型或均为P型。该第三阱区413和该第四阱区414可以用于引出第一阱区411和第二阱区412。
如图3A所示，该半导体结构还可以包括：在第二阱区412上的栅极结构420。例如该栅极结构420可以包括：在第二阱区412表面上的栅极绝缘物层(例如二氧化硅)421、在该栅极绝缘物层421上的栅极(例如多晶硅)422和在该栅极422两侧的间隔物423。
如图3A所示，该半导体结构还可以包括：在第二阱区412内且在栅极结构420两侧的源区431和漏区432。该源区431和该漏区432的导电类型与第二阱区412的导电类型相反。例如，第二阱区为N型，源区和漏区为P型；或者第二阱区为P型，源区和漏区为N型。
在一个实施例中，在提供半导体结构的步骤中，如图3A所示，该半导体结构还可以包括：第二沟槽隔离部342，将第二阱区412与第三阱区413、第四阱区414隔开。该第二沟槽隔离部包括：在第二阱区412、第三阱区413和第四阱区414周围的沟槽和填充这些沟槽的绝缘物层(例如二氧化硅)。
需要说明的是，在第三阱区413与第二基区部分322之间也具有沟槽隔离部，该部分沟槽隔离部可以看作第一沟槽隔离部341，也可以看作第二沟槽隔离部342。
接下来，如图3B所示，在图3A所示的半导体结构上形成未掺杂的半导体层350。即在发射区330、第三基区部分323、第一沟槽隔离部341、第二沟槽隔离部342、栅极结构420、源区431、漏区432和第四阱区414上形成未掺杂的半导体层350。
接下来，如图3C所示，在未掺杂的半导体层350上形成图案化的第一掩模层(例如光刻胶)361。
接下来，如图3D所示，以该第一掩模层361作为掩模，蚀刻该半导体层350，从而形成图案化的半导体层；然后去除第一掩模层361，从而形成如图3D所示的结构。
在上述对未掺杂的半导体层执行图案化的过程中，该未掺杂的半导体层350除了被分成第一半导体部分351和第二半导体部分352(该第一半导体部分351和该第二半导体部分352分别与图2D的第一半导体部分251和第二半导体部分252类似，这里不再详细描述)之外，还被分成与第一半导体部分351隔离开的第三半导体部分353以及与该第三半导体部分353隔离开的第四半导体部分354。如图3D所示，该第三半导体部分353可以位于源区431和第四阱区414之上。如图3D所示，该第四半导体部分354可以位于漏区432之上。
接下来，如图3E所示，对第一半导体部分351执行第一掺杂，使得该第一半导体部分351的导电类型与发射区330的导电类型相同。与前面所述类似，如图3E所示，例如可以利用图案化的第二掩模层362将不需要进行第一掺杂的半导体层的部分覆盖，露出第一半导体部分351，然后对该第一半导体部分351进行第一掺杂(例如离子注入)，然后去除该第二掩模层362。
接下来，如图3F所示，对第二半导体部分352执行第二掺杂，使得该第二半导体部分352的导电类型与基区320的导电类型相同。在一些实施例中，基区320与源区431和漏区432的导电类型相同，例如，图3F的左半部分结构用于形成NPN型BJT(基区为P型)，右半部分结构用于形成N型场效应晶体管(源区和漏区为P型)。在这样的情况下，在对第二半导体部分352执行第二掺杂的过程中，还对第三半导体部分353和第四半导体部分354执行所述第二掺杂。与前面所述类似，如图3F所示，例如可以利用图案化的第三掩模层363将第一半导体部分351覆盖，露出需要进行第二掺杂的半导体层部分，然后对露出的半导体层部分进行第二掺杂(例如离子注入)，然后去除该第三掩模层363。在一些实施例中，该第二掺杂还可以对栅极进行掺杂，如图3F所示。
接下来，如图3G所示，在第一半导体部分351的一部分上形成阻挡层365。该阻挡层365的宽度大于发射区330的宽度。例如，该阻挡层365可以延伸到第一沟槽隔离部341之上的第一半导体部分351的一部分上，如图3G所示。
接下来，如图3H所示，在未被该阻挡层365遮挡的半导体层上形成金属层370。
接下来，如图3I所示，执行热处理以使得金属层370和与其接触的半导体层发生反应，从而形成金属硅化物层380。
接下来，如图3J所示，去除阻挡层365。
至此，提供了根据本发明另一个实施例的半导体装置的制造方法。在该方法中，在发射区形成用于增加宽度的掺杂半导体层的过程中，还在BJT旁边的场效应晶体管的源区和漏区上形成了用于扩展源区和漏区的金属硅化物层，该金属硅化物层可以用作互连层，可以在其上形成金属接触件，从而在器件面积逐渐减小的情况下，提高器件性能。上述制造方法可以嵌入在基线流程(baseline flow)中，可以不需要额外的掩模并且可以不牺牲MOS晶体管的性能。上述制造方法不仅可以提高BJT的β值，而且可以兼容于MOS晶体管的制造过程。
由上述制造方法，形成了根据本发明另一种半导体装置。如图3J所示，该半导体装置可以包括：集电区310、基区320、发射区330和掺杂的半导体层351。这些结构分别与图2J所示的集电区210、基区220、发射区230和掺杂的半导体层251类似，这里不再详细描述。
在一个实施例中，如图3J所示，该半导体装置还可以包括：第一阱区411，在平行于第二基区部分322与第三基区部分323的排列方向的方向上，与第一基区部分321邻接设置。该半导体装置还可以包括：第二阱区412和第三阱区413，均位于该第一阱区411的一侧，并沿平行于所述排列方向的方向间隔设置。该半导体装置还可以包括：掺杂浓度大于第三阱区413的第四阱区414，该第三阱区413位于该第四阱区414与第一阱区411之间。在一个实施例中，该第一阱区411、第二阱区412、第三阱区413和第四阱区414的导电类型相同。
在一个实施例中，如图3J所示，该半导体装置还可以包括：在第二阱区412上的栅极结构420。例如该栅极结构420可以包括：在第二阱区412表面上的栅极绝缘物层(例如二氧化硅)421、在该栅极绝缘物层421上的栅极(例如多晶硅)422和在该栅极422两侧的间隔物423。
在一个实施例中，如图3J所示，该半导体装置还可以包括：在第二阱区412内且在栅极结构420两侧的源区431和漏区432。该源区431和该漏区432的导电类型与第二阱区412的导电类型相反。
在一个实施例中，如图3J所示，该半导体装置还可以包括：第二沟槽隔离部342，将第二阱区412与第三阱区413、第四阱区414隔开。
在一个实施例中，如图3J所示，该半导体装置还可以包括：金属硅化物层380，位于源区431、第四阱区414和漏区432之上。该金属硅化物层380除了形成在第三基区部分323上和在发射区330周围的第一沟槽隔离部341的一部分上，该金属硅化物层380还可以形成在源区431、第四阱区414和漏区432之上。其中，形成在源区431上的金属硅化物层的宽度大于该源区的宽度。形成在漏区432上的金属硅化物层的宽度大于该漏区的宽度。该金属硅化物层可以用作互连层，可以在其上形成金属接触件，相当于扩展了源区和漏区，从而在器件面积逐渐减小的情况下，提高器件性能。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (18)

1.一种半导体装置，其特征在于，包括：
集电区；
与所述集电区邻接的基区；
与所述基区邻接的发射区；以及
在所述发射区上的掺杂的半导体层；其中所述掺杂的半导体层的宽度大于所述发射区的宽度，所述掺杂的半导体层的导电类型与所述发射区的导电类型相同；
其中，所述基区包括：
第一基区部分，所述集电区位于所述第一基区部分的一侧；
第二基区部分和第三基区部分，均位于所述第一基区部分的与所述集电区相对的另一侧，所述第二基区部分与所述第三基区部分间隔排列，所述第二基区部分位于所述发射区与所述第一基区部分之间。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体层的材料包括多晶硅。
3.根据权利要求1所述的半导体装置，其特征在于，还包括：
在所述第三基区部分上的金属硅化物层；
在所述第二基区部分上的与所述掺杂的半导体层邻接的金属硅化物层。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第三基区部分包括：堆叠的第一部分和第二部分，所述第一部分比所述第二部分更靠近所述第一基区部分，所述第二部分的掺杂浓度大于所述第一部分的掺杂浓度；其中，在所述第二部分之上设置有所述金属硅化物层。
5.根据权利要求1所述的半导体装置，其特征在于，还包括：
第一阱区，在平行于所述第二基区部分与第三基区部分的排列方向的方向上，与所述第一基区部分邻接设置；
第二阱区和第三阱区，均位于所述第一阱区的一侧，并沿平行于所述排列方向的方向间隔设置；
掺杂浓度大于所述第三阱区的第四阱区，所述第三阱区位于所述第四阱区与第一阱区之间；
在所述第二阱区上的栅极结构；
在所述第二阱区内且在所述栅极结构两侧的源区和漏区。
6.根据权利要求5所述的半导体装置，其特征在于，还包括：
金属硅化物层，位于所述源区、所述第四阱区和所述漏区之上。
7.根据权利要求1至6任一项所述的半导体装置，其特征在于，还包括：
第一沟槽隔离部，将所述第三基区部分与第二基区部分、发射区隔开。
8.根据权利要求5至6任一项所述的半导体装置，其特征在于，还包括：
第二沟槽隔离部，将所述第二阱区与第三阱区、第四阱区隔开。
9.一种半导体装置的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：集电区、与所述集电区邻接的基区以及与所述基区邻接的发射区；其中，所述基区包括：第一基区部分，所述集电区位于所述第一基区部分的一侧；第二基区部分和第三基区部分，均位于所述第一基区部分的与所述集电区相对的另一侧，所述第二基区部分与所述第三基区部分间隔排列，所述第二基区部分位于所述发射区与所述第一基区部分之间；以及
在所述发射区上形成掺杂的半导体层；其中所述掺杂的半导体层的宽度大于所述发射区的宽度，所述掺杂的半导体层的导电类型与所述发射区的导电类型相同。
10.根据权利要求9所述的方法，其特征在于，
所述半导体层的材料包括多晶硅。
11.根据权利要求9所述的方法，其特征在于，在所述发射区上形成掺杂的半导体层的步骤包括：
在所述半导体结构上形成未掺杂的半导体层；
对所述未掺杂的半导体层执行图案化，以将所述未掺杂的半导体层分成隔离开的第一半导体部分和第二半导体部分；其中，所述第一半导体部分位于所述发射区之上，所述第一半导体部分的宽度大于所述发射区的宽度，所述第二半导体部分位于所述第三基区部分之上；
对所述第一半导体部分执行第一掺杂，使得所述第一半导体部分的导电类型与所述发射区的导电类型相同；以及
对所述第二半导体部分执行第二掺杂，使得所述第二半导体部分的导电类型与所述基区的导电类型相同。
12.根据权利要求11所述的方法，其特征在于，还包括：
在所述第一半导体部分的一部分上形成阻挡层；
在未被所述阻挡层遮挡的所述第一半导体部分上和所述第二半导体部分上形成金属层；
执行热处理以使得所述金属层和与其接触的半导体层发生反应，从而形成金属硅化物层，其中，所述金属硅化物层的一部分位于所述第三基区部分上，另一部分位于所述第二基区部分上且与所述掺杂的半导体层邻接；以及
去除所述阻挡层。
13.根据权利要求12所述的方法，其特征在于，
所述第三基区部分包括：堆叠的第一部分和第二部分，所述第一部分比所述第二部分更靠近所述第一基区部分，所述第二部分的掺杂浓度大于所述第一部分的掺杂浓度；其中，在所述第二部分之上设置有所述金属硅化物层。
14.根据权利要求11所述的方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：
第一阱区，在平行于所述第二基区部分与第三基区部分的排列方向的方向上，与所述第一基区部分邻接设置；
第二阱区和第三阱区，均位于所述第一阱区的一侧，并沿平行于所述排列方向的方向间隔设置；
掺杂浓度大于所述第三阱区的第四阱区，所述第三阱区位于所述第四阱区与第一阱区之间；
在所述第二阱区上的栅极结构；
在所述第二阱区内且在所述栅极结构两侧的源区和漏区。
15.根据权利要求14所述的方法，其特征在于，
在对所述未掺杂的半导体层执行图案化的过程中，所述未掺杂的半导体层还被分成与所述第一半导体部分隔离开的第三半导体部分以及与所述第三半导体部分隔离开的第四半导体部分；
其中，所述第三半导体部分位于所述源区和所述第四阱区之上，所述第四半导体部分位于所述漏区之上。
16.根据权利要求15所述的方法，其特征在于，
所述基区与所述源区和所述漏区的导电类型相同，
在对所述第二半导体部分执行第二掺杂的过程中，还对所述第三半导体部分和所述第四半导体部分执行所述第二掺杂。
17.根据权利要求9至16任意一项所述的方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：第一沟槽隔离部，将所述第三基区部分与第二基区部分、发射区隔开。
18.根据权利要求14至16任意一项所述的方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：第二沟槽隔离部，将所述第二阱区与第三阱区、第四阱区隔开。
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