CN103996599A - 使用半导体工艺的现有操作生产高性能无源器件 - Google Patents

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Abstract

本发明在一个总体方面涉及半导体加工方法，所述方法可包括形成设置在P型硅基板内的N型硅区域。所述方法还可以包括在所述P型硅基板中形成场氧化物(FOX)层，其中所述FOX层包括暴露出所述N型硅区域的至少一部分的开口。所述方法还可以包括形成降低表面场(RESURF)氧化物(ROX)层，所述层具有设置在所述暴露的N型硅区域上的第一部分和设置在所述FOX层上的第二部分，其中所述ROX层包括与所述暴露的N型硅区域接触的第一介电层和设置在所述第一介电层上的第二介电层。所述方法还可以包括形成掺杂多晶硅层，所述层具有设置在所述ROX层的所述第一部分上的第一部分和设置在所述ROX层的所述第二部分上的第二部分。

Description

使用半导体工艺的现有操作生产高性能无源器件
技术领域
本说明书涉及使用半导体工艺生产无源电气器件。
背景技术
在典型的半导体工艺中，使用多个互相排斥的工艺步骤生产单独的半导体器件。例如，在半导体工艺中，通常使用专门的光刻、掩膜和离子注入工艺步骤来产生电阻器结构，诸如多晶硅电阻器结构。又如，在半导体工艺中，可对专门的光刻掩膜和离子注入工艺步骤进行具体调整以产生电容器结构。这些专门的工艺步骤会使各个晶片的成本和周期时间增加多达5%或更多，这在产品毛利率和晶圆厂产能方面都会有显著影响。因此，存在对解决现有技术的不足并提供其他新的创新特征的系统、方法和设备的需要。
发明内容
在一个总体方面，一种半导体加工方法可包括形成设置在P型硅基板内的N型硅区域。该方法还可以包括在P型硅基板中形成场氧化物(FOX)层，其中FOX层包括暴露出N型硅区域的至少一部分的开口。该方法还可以包括形成降低表面场(RESURF)氧化物(ROX)层，该层具有设置在暴露的N型硅区域上的第一部分和设置在FOX层上的第二部分，其中ROX层包括与暴露的N型硅区域接触的第一介电层和设置在第一介电层上的第二介电层。该方法还可以包括形成掺杂多晶硅层，该层具有设置在ROX层的第一部分上的第一部分和设置在ROX层的第二部分上的第二部分。
一个或多个具体实施例的细节在附图和下文的具体实施方式中示出。其他特征通过具体实施方式和附图以及通过权利要求书将显而易见。
附图说明
图1是框图，示出了根据实施例的电阻器结构的侧面剖视图。
图2是示意图，示出了多晶硅电阻器的掩膜层次俯视图。
图3是框图，示出了根据实施例的另一电阻器结构的侧面剖视图。
图4是框图，示出了根据实施例的电容器结构的侧面剖视图。
图5是示意图，示出了电容器结构的掩膜层次俯视图。
图6A至6M是示意图，示出了半导体工艺中的至少一些工艺步骤的剖视图。
图7是示意图，示出了可使用图6A至6M中所示的半导体工艺形成的电容器结构的剖视图。
图8是流程图，示出了根据实施例的半导体加工方法。
图9是流程图，示出了根据实施例形成电阻器结构的方法。
图10A和10B是流程图，示出了根据实施例在半导体工艺中形成电容器结构的方法。
具体实施方式
本公开涉及可使用半导体工艺中的一个或多个工艺步骤生产的半导体器件，这些步骤与用于生产其他半导体器件的一个或多个工艺步骤重叠或对应。例如，用于生产第一半导体器件（例如，有源半导体器件）的一部分的工艺步骤可用于生产第二半导体器件（例如，无源半导体器件）的一部分。换句话讲，给定的工艺步骤可用于生产集成电路内不同半导体器件的不同部分。可以为通常用于生产第一半导体器件的部分的现有工艺步骤的给定工艺步骤可按意想不到的方式用于生产第二半导体器件的一部分。
本公开可涉及用于生产多种器件的工艺，这些器件包括多晶硅电阻器、电容器、双极结型晶体管(BJT)器件（例如，NPN BJT器件、PNP BJT器件）、互补金属氧化物半导体(CMOS)器件（例如，P型金属氧化物半导体场效应晶体管(MOSFET)（PMOSFET或PMOS）器件、N型MOSFET（NMOSFET或NMOS）器件、横向扩散金属氧化物半导体(LDMOS)器件（例如，N型LDMOS(LNDMOS)器件、P型LDMOS(LPDMOS)器件）等等。包括至少BJT器件、CMOS器件和LDMOS器件的半导体工艺可称为BCDMOS工艺。
图1是框图，示出了根据实施例的电阻器结构100的侧面剖视图。电阻器结构100可使用通常用于生产其他类型的半导体器件的半导体工艺中的一个或多个工艺步骤产生。该一个或多个工艺步骤可按意想不到的方式用于产生电阻器结构100。
如图1所示，电阻器结构100包括设置在降低表面场(RESURF)氧化物130（也可以称为RESURF氧化物层或ROX层）上的多晶硅电阻器120。RESURF氧化物层130可包括第一氧化物（介电）层130a和第二氧化物（介电）层130b。在图1所示的电阻器结构100中，第一氧化物层130a包括热（热生长的）氧化物层，并且第二氧化物层130b包括沉积的氧化物层，诸如原硅酸四乙酯(TEOS)。RESURF氧化物130可使用其他氧化物和/或氧化物的组合具体实施，并且具体实施RESURF氧化物层130的多种方法在下文例如相对于图6A-6M进行描述。
在电阻器结构100中，将RESURF氧化物层130设置在场氧化物140（也可以称为场氧化物层或FOX层）上。场氧化物140可设置在硅基板150上（或中）。在某些实施例中，场氧化物层140可使用硅局部氧化(LOCOS)工艺形成，以氧化硅基板150的一部分。在示例性实施例中，RESURF氧化物层130用于形成高压LDMOS晶体管（例如，LNDMOS晶体管或LPDMOS晶体管）的漂移区场介电板（其也可以称为场板），并且还以意想不到的方式用于电阻器结构100。在图1所示的电阻器结构100中，与传统电阻器（多晶硅电阻器）结构相比，RESURF氧化物层130（设置在多晶硅电阻器120与场氧化物140之间）的使用，导致多晶硅电阻器120具有明显更低的相对基板150的寄生电容（低于20%以上）。
取决于特定的实施例，电阻器结构100的硅基板150可包括注入（例如，掺杂）到基板150中的阱区（该区域也可以在一些实施例中称为注入物）。在一些实施例中，这样的阱区可以为包含P型掺杂剂（例如，硼(B)）的区域（其可以称为P型阱区或称为P阱区）或可以为包含N型掺杂剂（例如，磷(P)、砷(As)）的区域（其可以称为N型阱区或称为N阱区）。在一些实施例中，注入工艺（也可以称为植入工艺）可包括掺杂剂类型（例如，掺杂剂具有N型导电型（也可以称为N型掺杂剂）、掺杂剂具有P型导电型（也可以称为P型掺杂剂））、掺杂剂水平（或剂量）、角度、持续时间、加速度等等。在一些实施例中，N型导电或掺杂剂可称为第一导电型或掺杂剂，而P型导电或掺杂剂可以称为第二导电型或掺杂剂，反之亦然。在其他实施例中，电阻器结构100的硅基板150可包括外延层（N型或P型）、掩埋层（N型或P型）或多种其他类型的硅基板。
如图1所示，多晶硅电阻器120（其也可以称为多晶硅层）包括硅化物部分（或层）122、123，并包括掺杂部分124、125。在一些实施例中，掺杂部分124、125的一者或多者可包含P型掺杂剂或N型掺杂剂。在一些实施例中，掺杂部分124和/或掺杂部分125可以重掺杂，使得硅化物部分122和/或硅化物部分123与掺杂部分124和/或掺杂部分125之间的接触是欧姆接触，而不是与其相对的整流接触。多晶硅120的本征区127设置在掺杂部分124、125之间和硅化物部分122、123之间。
在一些实施例中，掺杂部分124、125可称为接触区。在一些实施例中，多晶硅120的本征区127（其设置在多晶硅电阻器120的中央部分内）可称为本征部分。在其他实施例中，多晶硅电阻器120可均匀地重掺杂（以得到较低的薄层电阻以形成具有较低电阻值的电阻器结构）并且硅化物部分122、123可设置在多晶硅电阻器120的中央部分上而非掺杂部分124、125上，从而允许不需要掺杂部分124、125。这样的布置在图3中示出并在下文进一步详细描述。
氧化物110设置在本征区127上，其可以为电阻器保护氧化物(RPO)、自对准硅化物氧化物、层间电介质或硅化物阻挡氧化物。在一些实施例中，硅化物部分122、123（其可以称为自对准硅化物部分）可以与氧化物110自对准。
在图1中，从基板150到氧化物110或从氧化物110到基板150的方向可称为垂直方向。与垂直方向正交或基本上正交的方向可称为水平方向或称为横向方向。沿着从氧化物110（其朝着图1的顶部取向）到基板150（其朝着图1的底部取向）的垂直方向的深度可以为深度渐增方向。除非另外指明，否则本文所述的侧面剖视图均与刚才描述的图1的取向相似地取向。
如上指出，使用用在生产其他不同类型半导体器件的半导体工艺中的其他地方的光刻/掩膜步骤、蚀刻步骤和/或注入步骤（例如，掺杂步骤）产生电阻器结构100。换句话讲，用于生产其他类型半导体器件（例如，高压(HV)LDMOS晶体管）的半导体工艺中的某些工艺步骤（例如，与RESURF氧化物层130相关的工艺步骤）可与用于产生电阻器结构100的工艺步骤相对应（例如，可与之共同进行，可与之同时进行）。这种工艺步骤中的对应可在生产多种不同类型的半导体器件时在半导体工艺中提高效率并且还产生具有改善的性能特性（例如，较低的寄生电容）的电阻器结构。
在示例性实施例中，电阻器结构100可使用半导体工艺中的一个或多个其他工艺步骤产生，这些工艺步骤与用在用于生产BJT器件、CMOS器件和LDMOS器件的BCDMOS工艺中的一个或多个工艺步骤重叠或对应。在其中在BCDMOS工艺中产生电阻器结构100的示例性实施例中，用于掺杂LDMOS器件的一部分的注入工艺可用于掺杂多晶硅电阻器120的一部分（或全部）。换句话讲，用于掺杂LDMOS器件的一部分的注入工艺可以是用于共同（或同时）掺杂电阻器结构100的至少一部分的相同注入工艺。
具体地讲，对于图1所示的电阻器结构100，用于产生作为LNDMOS器件（例如，HV LNDMOS器件）的主体区的P-区域（例如，相对轻的P型掺杂剂水平）的注入工艺也可用于产生电阻器结构100（其可以为高值多晶硅电阻器(HVPR)）的本征区127。作为另一个具体例子，多晶硅电阻器100的掺杂部分124、125可使用与P+区域（例如，相对高的P型掺杂剂浓度）相关的注入工艺产生，该工艺可以是与用于产生PMOS器件（例如，低压(LV)PMOS器件）的源极区的P+区域和/或漏极区的P+区域相同的注入工艺。作为再一个例子，用于CMOS器件、LDMOS器件和/或BJT器件的硅化物工艺或自对准硅化物工艺也可用于产生电阻器结构100的硅化物部分122、123。
在一些实施例中，HV LDMOS器件（例如，HV LNDMOS器件、HVLPDMOS器件）或LV MOS器件（例如，LV PMOS器件、LV NMOS器件）可被构造成以10V至100V（以绝对值）的电压（例如，击穿电压）工作。在一些实施例中，HV LDMOS器件或LV MOS器件可被构造成以低于10V的电压或高于100V的电压（以绝对值）工作。在一些实施例中，HV LDMOS器件可被构造成以低于10V的电压或高于100V的电压（以绝对值）工作。在一些实施例中，LV LDMOS器件（例如，LV LNDMOS器件、LV LPDMOS器件）或LV MOS器件（例如，LV PMOS器件、LV NMOS器件）可被构造成以1V至8V（以绝对值）的电压（例如，击穿电压）工作。在一些实施例中，LV LDMOS器件或LV MOS器件可被构造成以低于1V的电压或高于8V的电压（以绝对值）工作。具体的工作电压和/或击穿电压（以及其他器件参数）可取决于特定的技术分代。
在一些实施例中，注入工艺可与另外的工艺步骤相关或可包括另外的工艺步骤，这些工艺步骤包括光刻/掩膜步骤、蚀刻步骤和/或注入步骤。用于共同（或同时）形成两个单独的半导体器件的两个单独特征的工艺（例如，注入工艺）或工艺步骤（例如，注入步骤）可以为用于在共同的时间周期（例如，与第二时间周期重叠或对应的第一时间周期）中在相同的条件下使用单个工艺或单个工艺步骤等形成两个单独特征的工艺或工艺步骤。这不排除另外的（例如，在前、在后的）工艺步骤以进一步加工（例如，限定、修改）一个或多个特征。在一些实施例中，可将工艺称为包括一组工艺步骤。
在半导体工艺（例如，BCDMOS工艺）期间晶片的成本和周期时间可通过使用现有工艺或工艺步骤加以改善以产生电阻器结构100，诸如以上述方式。在一些实施例中，成本和周期时间可改善多达5%或更多。成本和周期时间可得到改善，因为专门用于生产多晶硅电阻器并且已用于生产多晶硅电阻器许多年的光刻/掩膜、蚀刻和/或离子注入工艺步骤可得以避免或从半导体工艺中消除。因此，现有工艺或工艺步骤以意想不到的方式使用并在产生电阻器结构100时实现有益的结果（例如，降低的寄生电容），因为这些现有工艺步骤之前未用于（例如，用于BCDMOS工艺）产生多晶硅电阻器结构。总之，目前未用于生产多晶硅电阻器的半导体工艺的现有工艺步骤可有效地用于产生多晶硅电阻器结构100。在一些实施例中，可将工艺步骤（例如，注入工艺步骤）称为步骤（例如，注入步骤）。
如上所述，电阻器结构100可以为相对高值多晶硅电阻器(HVPR)，而在其他实施例中，电阻器结构100可以为相对低值多晶硅电阻器(LVPR)。例如，在一些实施例中，多晶硅电阻器120的薄层电阻值可以在约1000欧姆(Ω)每平方(sq)与5000Ω/sq之间（例如1000Ω/sq、2000Ω/sq、3000Ω/sq、4000Ω/sq、5000Ω/sq）。在其他实施例中，多晶硅电阻器120的电阻值可低于1000Ω/sq（例如，LVPR实施例）或大于5000Ω/sq（例如，HVPR实施例）。
图2是示意图，示出了多晶硅电阻器结构200的掩膜层次俯视图。在示例性实施例中，电阻器结构200可与图1所示的电阻器结构100相对应，或可与其他电阻器结构相对应。如图2所示，将多晶硅层220设置在RESURF氧化物230上，后者继而设置在场氧化物（未示出）和硅基板（未示出）上。多晶硅层220包括设置在多晶硅层220的硅化物部分222、223之间的本征区227。多晶硅层220的本征区227也设置在多晶硅层220的掺杂部分224、225之间。如图2所示，触点252、253（或通孔）在相应的硅化物部分222、223和金属部分262、263（或层）之间垂直设置（从图中进出）。在该实施例中，未示出设置在多晶硅层220上的氧化物（诸如上文相对于图1所述的氧化物110）。
图3是框图，示出了根据实施例的另一电阻器结构300的侧面剖视图。与电阻器结构100一样，电阻器结构300可使用通常用于生产其他类型的半导体器件的半导体工艺中的一个或多个工艺步骤产生。该一个或多个工艺步骤可按意想不到的方式用于产生电阻器结构300。
如图3所示，电阻器结构300包括设置在降低表面场(RESURF)氧化物330上的掺杂多晶硅320（其也可以称为掺杂多晶硅层）。与图1中的RESURF氧化物层130一样，RESURF氧化物层330包括第一氧化物（介电）层330a和第二氧化物（介电）层330b。在图3所示的电阻器结构300中，第一氧化物层330a包括热（热生长的）氧化物层，并且第二氧化物层330b可包括沉积的氧化物层，诸如TEOS。在其他实施例中，可以使用其他氧化物和/或氧化物组合。具体实施这样的RESURF氧化物层的多种方法在下文例如相对于图6A-6M进行描述。
在电阻器结构300中，RESURF氧化物层330设置在场氧化物340上。场氧化物340可设置在硅基板350上（或中）。在某些实施例中，场氧化物层340可使用硅局部氧化(LOCOS)工艺形成，以氧化硅基板350的一部分。在示例性实施例中，以与相对于RESURF氧化物130讨论的类似方式，将RESURF氧化物层330用于形成高压LDMOS晶体管（例如，LNDMOS晶体管或LPDMOS晶体管）的漂移区场介电板（其也可以称为场板）并且还以意想不到的方式用于电阻器结构300。在图3所示的电阻器结构300中，与在电阻器结构100中使用RESURF氧化物层130一样使用RESURF氧化物层330，导致掺杂多晶硅320与传统电阻器（多晶硅电阻器）结构相比具有明显更低的相对基板350的寄生电容（例如，取决于特定的实施例，可以从10%至70%）。
取决于特定的实施例，电阻器结构300的硅基板350可包括阱区。在其他实施例中，电阻器结构300的硅基板350可包括外延层（N型或P型）、掩埋层（N型或P型）或多种其他类型的硅基板。
也如图3所示，掺杂的多晶硅320包括硅化物部分（或层）322、323，它们与（重）掺杂的多晶硅320一起可产生欧姆接触。在该实施例中，硅化物部分322、323可用作掺杂多晶硅320的电触点，其在形成电阻器结构300时可以使用通孔352和353以及金属互连360和365电连接到其他电路器件。电阻器结构300还包括层间绝缘体（电介质）380，其可以在示例性实施例中包括硼磷硅酸盐玻璃(BPSG)。层间绝缘体380也可以用作电阻器保护氧化物。
电阻器结构300（以与电阻器结构100类似的方式）使用用在生产其他不同类型半导体器件的半导体工艺中的其他地方的光刻/掩膜步骤、蚀刻步骤和/或注入步骤（例如，掺杂步骤）产生。换句话讲，用于生产其他类型半导体器件（例如，高压(HV)LDMOS晶体管）的半导体工艺中的某些工艺步骤（例如，与RESURF氧化物层330相关的工艺步骤）可与用于产生电阻器结构300的工艺步骤相对应（例如，可与之共同进行，可与之同时进行）。这种工艺步骤中的对应可在生产多种不同类型的半导体器件时在半导体工艺中提高效率并且还产生具有改善的性能特性（例如，较低的寄生电容）的电阻器结构。在示例性实施例中，与电阻器结构100一样，电阻器结构300可使用半导体工艺中的一个或多个其他工艺步骤产生，这些工艺步骤与用在用于生产BJT器件、CMOS器件和LDMOS器件的BCDMOS工艺中的一个或多个工艺步骤重叠或对应。
具体地讲，对于图3所示的电阻器结构300，掺杂多晶硅320可使用与P+区域（例如，相对高的P型掺杂剂浓度）相关的注入工艺产生，该工艺可以是与用于产生PMOS器件（例如，低压(LV)PMOS器件）的源极区的P+区域和/或漏极区的P+区域相同的注入工艺，以产生LVPR。作为再一个例子，用于CMOS器件、LDMOS器件和/或BJT器件的硅化物工艺或自对准硅化物工艺也可用于产生电阻器结构300的硅化物部分322、323。当然，用于形成其他半导体器件的特征的其他工艺步骤可用于共同形成电阻器结构300的特征。
与电阻器结构100一样，在半导体工艺（例如，BCDMOS工艺）期间晶片的成本和周期时间可通过使用现有工艺或工艺步骤加以改善以产生电阻器结构300，诸如以本文所述的方式。在一些实施例中，成本和周期时间可改善多达5%或更多。成本和周期时间可得到改善，因为专门用于生产多晶硅电阻器并且已用于生产多晶硅电阻器许多年的光刻/掩膜、蚀刻和/或离子注入工艺步骤可得以避免或从半导体工艺中消除。
因此，现有工艺或工艺步骤以意想不到的方式使用并在产生电阻器结构300时实现有益的结果（例如，降低的寄生电容），因为这些现有工艺步骤之前未用于（例如，用于BCDMOS工艺）产生多晶硅电阻器结构。总之，目前未用于生产多晶硅电阻器的半导体工艺的现有工艺步骤可有效地用于产生多晶硅电阻器结构300。
图4是框图，示出了根据实施例的电容器结构400的侧面剖视图。与电阻器结构100和300一样，电容器结构400可使用通常用于生产其他类型的半导体器件的半导体工艺中的一个或多个工艺步骤产生。该一个或多个工艺步骤可按意想不到的方式用于产生电容器结构400。
如图4所示，电容器结构400包括设置在降低表面场(RESURF)氧化物430上的掺杂多晶硅（层）420。掺杂多晶硅420可用作电容器结构400中的顶部（上部）导电板。
对于图4所示的电容器结构400，掺杂多晶硅420可使用与P+区域（例如，相对高的P型掺杂剂浓度）相关的注入工艺产生，该工艺可以是与用于产生PMOS器件（例如，低压(LV)PMOS器件）的源极区的P+区域和/或漏极区的P+区域相同的注入工艺，以便产生具有较低电阻值的电容器结构400的上部导电板。
同样在电容器结构400中，RESURF氧化物层430可使用本文所述的技术产生（例如，可包括多个氧化物/介电层）。RESURF氧化物层430用作电容器结构400的介电层（例如，在两个导电板之间）。在示例性实施例中，以与相对于RESURF氧化物层130和330讨论的类似方式，将RESURF氧化物层430用于形成高压LDMOS晶体管（例如，LNDMOS晶体管或LPDMOS晶体管）的漂移区场介电板（其也可以称为场板）并且还以意想不到的方式用于电容器结构400。在图4所示的电容器结构400中，以意想不到的方式使用RESURF氧化物层430产生电容器的介电层允许产生击穿电压在30V和200V之间（与5V和20V之间的击穿电压相比）的电容器结构。当然，用于形成其他半导体器件的特征的其他工艺步骤可用于共同形成电容器结构400的特征。
在电容器结构400中，将RESURF氧化物层430设置在N型硅区域455上。RESURF氧化物层430可使用多种不同的方法产生，诸如本文所述的那些方法。例如，RESURF氧化物430可以是与RESURF氧化物130和/或330相同的RESURF氧化物。在电容器结构400中，N型硅区域455被用作底部（下部）导电板，并可以多种方式形成，诸如本文所述的那些方式。例如，N型硅区域455可包括N阱区、高压N阱区、掩埋的N型硅层和高掺杂的N型硅区域，诸如使用下文相对于图6A至6M所讨论的工艺步骤产生的那些区域。
如图4所示，将N型硅区域455设置在场氧化物区域440之间。在某些实施例中，N型硅区域455可设置在场氧化物440中的开口内，其中场氧化物440中的开口限定周边，在其中暴露出N型硅区域455（例如，用于随后形成RESURF氧化物层430）。
如图4所示，N型硅区域455和场氧化物440可设置在硅基板350内。在某些实施例中，场氧化物440可使用硅局部氧化(LOCOS)工艺形成以氧化硅基板450的一部分，其中场氧化物440中的开口使用氮化物（阻挡）掩膜产生以阻挡（或防止）在N型硅区域455的范围内形成场氧化物。
取决于特定的实施例，电容器结构400的硅基板450可包括P型硅基板。例如，硅基板450可包括P型外延层和P型掩埋层或其他基板类型的至少一种。用于产生（或提供）硅基板450的多个实施例在下文相对于图6A至6M进行讨论。
也如图4所示，N型硅区域455和掺杂多晶硅420分别包括产生欧姆接触的硅化物部分（或层）422、423。在示例性实施例中，用于CMOS器件、LDMOS器件和/或BJT器件的硅化物工艺或自对准硅化物工艺也可用于产生电容器结构400的硅化物部分422、423。在该实施例中，硅化物部分422、423可用作掺杂多晶硅420和N型硅区域454的电触点，其在形成电容器结构400时可以使用通孔452和453以及金属互连460和465电连接到其他电路器件。电容器结构400还包括层间绝缘体（电介质）480，其可以在示例性实施例中包括硼磷硅酸盐玻璃(BPSG)。层间绝缘体480也可以用作电容器保护氧化物。
电容器结构400（以与电阻器结构100和300类似的方式）使用用在生产其他不同类型半导体器件的半导体工艺中的其他地方的光刻/掩膜步骤、蚀刻步骤和/或注入步骤（例如，掺杂步骤）产生。换句话讲，用于生产其他类型半导体器件（例如，高压(HV)LDMOS晶体管）的半导体工艺中的某些工艺步骤（例如，与RESURF氧化物层430相关的工艺步骤）可与用于产生电容器结构400的工艺步骤相对应（例如，可与之共同进行，可与之同时进行）。这种工艺步骤中的对应可在生产多种不同类型的半导体器件时在半导体工艺中提高效率并且还产生具有改善的性能特性（例如，较低的寄生电容）的电阻器结构。在示例性实施例中，电容器结构400可使用半导体工艺中的一个或多个其他工艺步骤产生，这些工艺步骤与用在用于生产BJT器件、CMOS器件和LDMOS器件的BCDMOS工艺中的一个或多个工艺步骤重叠或对应。
与电阻器结构100和300（以及本文所述的其他结构）一样，在半导体工艺（例如，BCDMOS工艺）期间晶片的成本和周期时间可通过使用现有工艺或工艺步骤加以改善以产生电容器结构400，诸如以本文所述的方式。在一些实施例中，成本和周期时间可改善多达5%或更多。成本和周期时间可得到改善，因为专门用于生产多晶硅电阻器并且已用于生产多晶硅电阻器许多年的光刻/掩膜、蚀刻和/或离子注入工艺步骤可得以避免或从半导体工艺中消除。
因此，现有工艺或工艺步骤以意想不到的方式使用并在产生电容器结构400时实现有益的结果（例如，提高的击穿电压），因为这些现有工艺步骤之前未用于（例如，用于BCDMOS工艺）产生电容器结构。总之，目前未用于产生电容器结构的半导体工艺的现有工艺步骤可有效地用于产生电容器结构400。
图5是框图，示出了根据实施例的电容器结构500的掩膜层次俯视图。在示例性具体实施中，电容器结构500可与图4中所示的电容器结构400相对应，或可与其他电容器结构相对应。如图5所示，将掺杂多晶硅层520设置在RESURF氧化物（未示出）上。RESURF氧化物继而又设置在N型硅区域555上。N型硅区域通过场氧化物540中的开口暴露出来，诸如本文所述。多晶硅层520和N型硅区域555包括硅化物部分522和523。如图5所示，触点552、553（或通孔）在相应的硅化物部分522、523与金属部分（或互连层）诸如图4所示的互连层460和465之间垂直设置（从图中进出）。在该实施例中，未示出设置在电容器结构500上的电介质（诸如上文相对于图4所述的电介质480）。
图6A至6M是示意图，示出了半导体工艺中的至少一些工艺步骤的剖视图，该工艺可用于生产LDMOS器件610（例如，HV LDMOS器件、LNDMOS器件）、多晶硅电阻器640和/或BJT器件680（各自如图6M中的器件所示）。另外，图6A至6M中所示的工艺步骤也可用于在生产LDMOS器件610、多晶硅电阻器640和BJT器件680的同时在电容器区域701中产生如图7所示的电容器结构700。因此，为了举例说明和清楚起见，图7的电容器结构700将结合图6A至6M的讨论加以描述。
具体地讲，在该实施例中，多晶硅电阻器640、电容器700和/或BJT器件680的部分可使用半导体工艺中的一个或多个工艺步骤产生，这些步骤与用于生产LDMOS器件610的一个或多个工艺步骤重叠或对应。LDMOS器件610、多晶硅电阻器640和BJT器件680在器件600（也可以称为集成电路）中集成。在其他实施例中，图7中所示的电容器结构700也可在器件600中集成。
在器件600中，LDMOS器件610在器件600的LDMOS区域611内产生，多晶硅电阻器640在器件600的电阻器区域641内产生，并且BJT器件680在器件600的BJT区域681内产生。如图6M所示，BJT器件680包括集电极650、基极660和发射极670。如上指出，电容器700可通过图7中所示的电容器区域701产生。
虽然图6A至6M是示出BCDMOS工艺的工艺步骤的剖视示意图，但是本文所述的技术可适用于多种半导体工艺。通过图6A至6M所示的剖视图示出的工艺步骤的顺序以举例的方式给出。
因此，简化了多个工艺步骤和/或未示出中间工艺步骤。在一些实施例中，可按与所示的不同的顺序执行本文所述的工艺步骤的至少一些。另外，并非所有的要素都在各附图中用参考编号重新标记以简化附图。在一些实施例中，本文所述的氧化物可包括或可以为电介质（包括低k电介质）、二氧化硅、热生长氧化物、沉积的氧化物等的任何组合。
如图6A所示，器件600包括基板603以及设置在LDMOS区域611中的基板603与P型掩埋区601之间的N型掩埋区602。P型掩埋区601和N型掩埋区602可使用一系列工艺步骤形成，这些步骤包括注入工艺步骤、氧化工艺步骤、外延生长步骤等。在一些实施例中，N型掩埋区602和P型掩埋区601的至少一部分可在按顺序形成（例如，以堆叠方式形成，在不同的时间周期中通过居间工艺步骤或层在彼此之上形成）的一个或多个外延层（例如，P型外延层）中形成。例如，第一P型外延层可在基板603上形成，而第二P型外延层可在第一P型外延层上形成。外延层的厚度可为约0.5μm至3μm。在一些实施例中，外延层的一个或多个的厚度可低于约0.5μm或高于约3μm。在一些实施例中，外延层可具有不同的厚度。
外延层（若在基板603上形成）和基板603可统称为硅器件区域605。硅器件区域605的顶部表面T在图6A中以虚线示出。硅器件区域605的顶部表面T可以为在水平方向对准的基本上平的顶部表面T，并且垂直方向可基本上垂直于顶部表面T。虽然顶部表面T和硅器件区域605可能并非在各图中都予以示出，但是这些特征在后续附图中提及。
如图6A所示，高压N阱(HVNWELL)区612在P型掩埋区601中形成。在一些实施例中，HVNWELL区612可使用HVNWELL光刻工艺和N型注入工艺（例如，HVNWELL注入工艺）形成。
如果在基板603上形成两个外延层而第一外延层设置在第二外延层与基板603之间，则HVNWELL区612的深度可约等于设置在第一外延层上的第二外延层的深度。在一些实施例中，HVNWELL区612的深度可小于第二外延层的深度，或者可超过第二外延层的深度，使得HVNWELL区612的至少一部分设置在第一外延层中。在一些实施例中，HVNWELL区612的至少一部分可设置在基板630中。
在该实施例中，在形成HVNWELL区612后，形成氮化物层606。氮化物层606的一些部分在LDMOS区域611中形成，氮化物层606的一些部分在BJT区域681中形成（例如，在集电极、基极和发射极之间的部分）。氮化物层606在一些实施例中可以为沉积层，并可使用包括光刻工艺步骤、蚀刻步骤等的多个加工步骤形成。
在形成氮化物层606后，形成场氧化物604。场氧化物604可具有与氮化物层606的部分中的至少一些接触或设置在这些部分之下的部分。如图6A所示，场氧化物604的至少一部分可设置在硅器件区域605的顶部表面T之上并且场氧化物604的至少一部分可设置在硅器件区域605的顶部表面T之下。在一些实施例中，场氧化物604可使用LOCOS工艺作为硅局部氧化(LOCOS)而形成。在一些实施例中，场氧化物604的厚度可在与（例如，）之间。虽然未在图6A中示出，但是在一些实施例中，可以进行缓冲氧化、垫氧化、牺牲氧化等。氮化物层606可称为形成场氧化物604的阻挡掩膜，因为氮化物层606阻挡（防止）形成场氧化物604。氮化物层606也可以在形成图7所示的电容器结构700（或上面讨论的电容器结构400和500）时使用，以便防止在N型硅区域712（其可以在形成场氧化物704之前或之后形成）中形成场氧化物704。电容器结构700中的N型硅区域712被配置成用作电容器结构700的两个导电板之一而工作。
图6B是剖视示意图，示出了移除氮化物层606后的器件600。移除氮化物层606后，可在器件600的至少一些部分上形成P阱（阻挡）掩膜608（或其部分）。未被P阱掩膜608掩膜（或通过P阱掩膜608暴露出来）的器件600的部分将用P型掺杂剂掺杂以形成一个或多个P阱区609，其在图6C中示出。如图6B所示，P阱掩膜608在LDMOS区域611的至少一些部分上以及在BJT区域681的至少一些部分上形成。除了包括抗穿通(APT)注入、N阈值电压(NVT)注入、深隔离注入等的其他类型的注入外，P阱区609还可以使用P阱注入形成。在此整篇说明书中，掩膜（例如，阻挡掩膜）可以为或可以包含光致抗蚀剂或其他材料，诸如氮化物。
如图6C所示，若干P阱区609在横向于HVNWELL区域612的LDMOS区域611中形成，使得HVNWELL区域612设置在P阱区609之间（例如，设置在两个P阱区609之间）。另外，也如图6C所示，P阱区609（例如，P阱区609的另一部分）在场氧化物604和电阻器区域641之下形成。因此，P阱区609具有至少一个设置在电阻器区域641中的场氧化物604与P型掩埋区601之间的部分。虽然未在图6B中示出，但是在一些实施例中，P阱掩膜608的至少一些部分可在电阻器区域641的至少一些部分上形成，使得P阱区609的至少一些部分可不在场氧化物604之下形成。在一些实施例中，不同类型的P型区可在电阻器区域641的P型掩埋区601内形成。相似地，虽然未在图7中示出，但是P阱掩膜608的至少一些其他部分可在电容器区域701（在其中形成电容器结构700）的至少一些部分上形成，以防止在电容器区域701中形成P阱区。
在一些实施例中，用于形成P阱区609的P阱注入工艺可用于在BJT器件（未示出）（例如NPN BJT器件）的基极中形成P阱区。在该实施例中，用于形成P阱区609的P阱注入工艺不用于形成BJT器件680的基极660。在一些实施例中，P阱掺杂或注入工艺可用于形成BJT器件680的至少一部分。
图6D是剖视示意图，示出了在器件600的至少一些部分上形成N阱掩膜613（或其部分）。未被N阱掩膜613掩膜（或通过N阱掩膜613暴露出来）的器件600的部分（例如，LDMOS区域611）将用N型掺杂剂掺杂以形成一个或多个N阱区615。在该实施例中，将N阱区615在LDMOS区域611的HVNWELL区域612内形成。除了包括APT注入、P阈值电压(PVT)注入等的其他类型的注入外，N阱区615还可以使用N阱注入形成。在某些实施例中，N阱掩膜也可以在图7所示的电容器区域701的至少一些部分中形成，以阻挡形成N阱区615。在一些实施例中，电容器结构700的N型硅区域712可包括以通过图6D所示并相对于图6D所述的相似方式形成的N阱区615。在其他实施例中，N型区域712可使用其他工艺或半导体工艺的工艺步骤形成N型区域712可使用半导体工艺的其他工艺或工艺步骤形成，诸如相对于图6A-6M所述的那些。
在一些实施例中，用于形成N阱区615的N阱注入工艺可用于在BJT器件（未示出）（例如，PNP BJT器件）的基极中形成N阱区。在该实施例中，用于形成N阱区615的N阱注入工艺不用于形成BJT器件680的基极660中的掺杂区。换句话讲，将N阱掺杂或注入工艺从BJT器件680中排除。在一些实施例中，N阱掺杂或注入工艺可用于形成BJT器件680的至少一部分。
如图6E所示，RESURF氧化物620在器件600上形成。在一些实施例中，RESURF氧化物620可以为热氧化物和沉积氧化物的任何组合。在一些实施例中，RESURF氧化物620可包括设置在热生长的氧化物层上的沉积氧化物层，反之亦然。在一些实施例中，热氧化物的厚度可在约与之间，并且沉积氧化物的厚度可在约与之间。例如，RESURF氧化物620可包含约的热氧化物和约的沉积氧化物。在一些实施例中，RESURF氧化物可包括设置在热生长氧化物层上的沉积氧化物层，其中沉积氧化物层的厚度为热生长氧化物层的厚度的至少四倍。虽然未在图6E中示出，但是在一些实施例中，在器件600上形成的牺牲氧化物可在器件600上形成RESURF氧化物620之前移除。在一个实施例中，RESURF氧化物620可用于形成LDMOS器件600的场板并且还以意想不到的方式用于形成电阻器640（或电阻器结构100、200、300）的特征和/或电容器700（或电容器结构400、500）的特征，诸如使用本文所述的方法。
图6F是剖视示意图，示出了在移除图6E所示的RESURF氧化物620的至少一些部分以形成RESURF氧化物621、622、623（或RESURF氧化物的部分或RESURF氧化物层）后的器件600。在一些实施例中，RESURF氧化物620的部分可使用一种或多种掩膜工艺和/或一种或多种蚀刻工艺移除。如图6F所示，将RESURF氧化物622的至少一部分设置在电阻器区域641中的场氧化物604上。另外，将RESURF氧化物623的至少一些部分设置在包含在BJT区域681中的BJT器件680的发射极670上。具体地讲，将RESURF氧化物622的至少一部分设置在BJT区域681中的发射极670的暴露硅表面（例如，硅器件区域605的暴露硅表面（例如，顶部表面T））上。另外，虽然未标记，但是RESURF氧化物620的其余部分设置在集电极650的至少一部分上。另外，如图7所示，可将RESURF氧化物722的至少一部分（在图6F的移除工艺后）设置在电容器700的N型硅区域712上，其中RESURF氧化物722被构造成用作电容器结构700的电介质。
另外，也如图6F所示，将RESURF氧化物621（其衍生自RESURF氧化物620）的一部分设置在LDMOS区域611中的LDMOS器件610的暴露硅表面（例如，硅器件区域605的暴露硅表面）上（例如，以形成LDMOS器件610的漂移区场板）。具体地讲，将RESURF氧化物621的一部分设置在HVNWELL区域612上和N阱区615上。
图6G是剖视示意图，示出了在器件600内与基极注入区619共同形成的N型掺杂漂移(NDD)区域618的形成。具体地讲，NDD区域618在HVNWELL区域612中形成，并且基极注入区619在BJT区域681中共同（例如，同时）形成。NDD区域618可使用以不同的能量进行的多个注入操作形成。NDD区域618可用作LDMOS区域611中的LDMOS器件610的漂移区。NDD区域618和基极注入区619使用NDD掩膜624和N型注入工艺（例如，单一N型注入工艺）形成。在某些实施例中，电容器700的n型区域712可包括NDD区域618。
如图6G所示，用于形成LDMOS区域611的LDMOS器件610中的NDD区域618的N型注入工艺是用于形成包含在BJT区域681的基极660中的基极注入区619的相同N型注入工艺。因此，如图6G所示，在NDD区域618（例如，N型漂移区）的至少掩膜步骤和注入步骤期间，BJT器件680的基极660和发射极670也在NDD掩膜624（其可以称为漂移区掩膜）中被打开（例如，暴露、未掩膜）并注入。
也如图6G所示，NDD区域618和基极注入区619各自的深度比N阱区615的深度大（例如，1.05倍、两倍大）。如图6G所示，NDD区域618和基极注入区619的横向（或水平）宽度R（从左到右，反之亦然）比N阱区615的横向（或水平）宽度Q大。
虽然未在图6G中示出，但是PDD区域也可以按HVLPDMOS器件或HVPMOS器件（未示出）和NPN BJT器件（未示出）相似的方式形成。用于HVLPDMOS器件或HVPMOS器件的PDD区域的P型注入也可用于掺杂NPN BJT器件的基极。HVLPDMOS器件或HVPMOS器件的PDD区域可用作HVLPDMOS器件或HVPMOS器件的漂移区。换句话讲，在NPN BJT器件（未示出）中，P型漂移区注入可用于掺杂NPN BJT器件，并且P阱掺杂或注入可从至少一个NPN BJT器件中排除。
如上所述，在一些实施例中，除了使用漂移区注入形成的BJT器件（例如，BJT器件680）外，一个或多个BJT器件（未示出）可通过使用P阱工艺形成的基极注入区产生（对于NPN BJT器件而言），并且一个或多个BJT器件（未示出）可通过使用N阱工艺形成的基极注入区产生（对于PNP BJT器件而言）。
图6H是剖视示意图，示出了在器件600上形成多晶硅部分。如图6H所示，栅极多晶硅626（其也可以称为栅电极）在LDMOS区域611中形成，并且电阻器多晶硅642（也可以称为多晶硅部分）在电阻器区域641中形成。在某些实施例中，电容器700的掺杂多晶硅742可与栅极多晶硅626和电阻器多晶硅642同时形成（例如，使用相同的工艺步骤）。在一些实施例中，栅极多晶硅626、电阻器多晶硅642和掺杂多晶硅742可作为多晶硅层的一部分形成。因此，在一些实施例中，栅极多晶硅626、电阻器多晶硅642和掺杂多晶硅742可以作为相同多晶硅形成工艺的一部分形成。
具体地讲，在一些实施例中，用于形成栅极多晶硅626的多晶硅沉积工艺可以与用于形成电阻器多晶硅642和掺杂多晶硅742的多晶硅沉积工艺相同。因此，电阻器多晶硅642、栅极多晶硅626和电容器700的掺杂多晶硅742可共同形成，而不是使用不同的多晶硅工艺步骤形成。在一些实施例中，多晶硅沉积工艺可包括一个或多个掩膜工艺步骤、一个或多个蚀刻步骤等。
如图6H所示，电阻器多晶硅642设置在RESURF氧化物622上，后者设置在场氧化物604上。因此，RESURF氧化物622和场氧化物604设置在电阻器多晶硅642与P阱区609之间，这导致与传统多晶硅电阻器相比与电阻器结构600相关的寄生电容降低。
另外，如图7所示，掺杂多晶硅742设置在RESURF氧化物722上，后者设置在N型区域712上。与半导体工艺中实施的当前电容器的5V与20V之间的击穿电压相比，图7所示的电容器700（与电容器400一样）的结构允许形成击穿电压在20V与300V之间的高压电容器。
在该实施例中，将BJT区域681从多晶硅形成中排除。虽然未在图6H中示出，但是在一些实施例中，电阻器多晶硅642可直接在场氧化物604上形成。在此类实施例中，RESURF氧化物622可不在电阻器区域641中的场氧化物604的至少一部分上形成（例如，可从中排除）。换句话讲，在一些实施例中，RESURF氧化物622可不设置在场氧化物604与电阻器多晶硅642之间。
如图6H所示，栅极氧化物625在栅极多晶硅626的至少一部分之下形成（使得栅极氧化物625设置在栅极多晶硅626与硅器件区域605的顶部表面T之间）。如图6H所示，栅极氧化物625与RESURF氧化物621的至少一部分接触。具体地讲，栅极氧化物625的末端与RESURF氧化物621的至少一个末端接触（例如，邻接、相邻）。在一些实施例中，栅极氧化物625的厚度可在与之间（例如， ）或更厚。在一些实施例中，栅极氧化物625的厚度可小于RESURF氧化物621的厚度。
如图6H所示，NDD区域618的边界（例如，如在该图中取向的左侧边界）与硅器件区域605的顶部表面T（其可以为外延层的顶部表面）和LDMOS器件610的栅极氧化物625的底部表面之间的界面相交（例如，终止于该界面）。相比之下，N阱区615的边界（例如，如在该图中取向的左侧边界）可与硅器件区域605的顶部表面T（其可以为外延层的顶部表面）和LDMOS器件610的RESURF氧化物620的底部表面之间的界面相交。如图6H所示，NDD区域618（在栅极氧化物625之下）的边界可以大致与HVNWELL区域612的边界相同（例如，与该边界相对应或与该边界相邻）。
如图6H所示，N阱区615设置在NDD区域618内，后者设置在HVNWELL区域612内，并且HVNWELL区域612设置在P阱区609的部分之间（例如，横向位于其间）。因此，N阱区615、NDD区域618和HVNWELL区域612具有不同的横截面积。
如图6H所示，NDD区域618的边界（例如，如在该图中取向的右侧边界）与场氧化物604和硅器件区域605之间的界面相交（例如，终止于该界面）。换句话讲，NDD区域618的边界（例如，如在该图中取向的右侧边界）终止于场氧化物604的底部表面。相似地，N阱区615的边界（例如，如在该图中取向的右侧边界）也与场氧化物604和硅器件区域605之间的界面相交（例如，终止于该界面）。换句话讲，N阱区615的边界（例如，如在该图中取向的右侧边界）终止于场氧化物604的底部表面。如图6H所示，NDD区域618（在栅极氧化物625之下）的边界（例如，如在该图中取向的右侧边界）不与N阱区615的边界（例如，如在该图中取向的右侧边界）或HVNWELL区域612的边界（例如，如在该图中取向的右侧边界）相对应（例如，与之分离）。
图6I是剖视示意图，示出了用于形成P-区域632（其可以为LNDMOS器件610的主体区）以及用于掺杂图7所示的电容器结构700的栅极多晶硅626的至少一部分633、电阻器多晶硅642的至少一部分634和掺杂多晶硅742的至少一部分的P-注入掩膜631。P-区域632设置在P阱区609内。P-区域632的深度小于P阱区609的深度。如图6I所示，用于掺杂P-区域632的注入工艺也用于掺杂栅极多晶硅626的部分633、电阻器多晶硅642的部分634，并可用于掺杂电容器结构700的掺杂多晶硅742。因此，电阻器多晶硅642的部分634和掺杂多晶硅742可与栅极多晶硅626的部分633和P-区域632共同掺杂。P-区域632和部分633、634以及掺杂多晶硅742的掺杂可以为使用P型掺杂剂执行的相对轻的掺杂（例如，浓度比P阱区609的浓度低），或可以具有较高的掺杂浓度，具体取决于特定的实施例。部分634的至少一部分（例如，沿着顶部的中部）可限定电阻器多晶硅642的本征区635。换句话讲，在LDMOS器件610主体注入期间，P-注入掩膜可以围绕电阻器多晶硅642打开（例如，暴露、未掩膜），使得可对电阻器多晶硅642进行掺杂。P-区域632设置在P阱区609的至少一部分内。
电阻器多晶硅642的部分634可包括电阻器多晶硅642的本征区635的至少一些部分。多晶硅电阻器的本征区的例子在上文结合至少图1和图2予以示出和描述。在一些实施例中，可形成P-注入掩膜631（其可以称为主体注入掩膜）使得只对电阻器多晶硅642的本征区635掺杂。P-区域632可具有比P阱区609的掺杂剂浓度低的掺杂剂浓度（例如，低一个数量级）。
在一些实施例中，电容器700的电阻器多晶硅642和掺杂多晶硅742可通过用于掺杂P-区域632的相同注入工艺（或其步骤）以及用于掺杂LDMOS器件610的源极的N型注入进行掺杂。在一些实施例中，源极注入可在与NMOS工艺相关的源极/漏极(S/D)注入期间形成。
图6J是剖视示意图，示出了使用NLDD注入掩膜639形成的N型轻掺杂漏极(NLDD)区域636、637。如图6J所示，栅极多晶硅626的至少一部分也在NLDD注入工艺（其在某些实施例中也可用于掺杂电容器结构700的掺杂多晶硅742）期间掺杂。虽然未在图6J中示出，但是也可以执行P型LDD注入。在一些实施例中，可在执行NLDD注入工艺前和/或在执行PLDD注入工艺前执行栅极密封氧化工艺（未示出）。如图6J所示，将电阻器区域641和BJT区域681从NLDD注入工艺中排除。在一些实施例中，电阻器区域641和/或BJT区域681的至少一些部分可暴露于NLDD注入。例如，电阻器多晶硅642的至少一部分（例如，本征区）可暴露于NLDD注入。
如图6K所示，执行TEOS沉积和蚀刻，以形成LDMOS器件610的隔片651和多晶硅电阻器640的隔片652。隔片651和隔片652可使用隔片回蚀工艺形成。
在形成隔片651、652后，将电阻器多晶硅642的各末端通过使用P+注入掩膜653（其可以称为源极掩膜和/或称为漏极掩膜）的P+注入工艺（其为一种类型的源极注入工艺和/或漏极注入工艺）掺杂以形成P+区域655、656。P+注入掩膜可与PMOS器件（未示出）的P+源极/漏极(S/D)注入相关。电阻器多晶硅642的末端（或接触区域）可进一步用P型掺杂剂掺杂，使得可随后使用（或通过）多晶硅电阻器640的P+区域655、656形成欧姆（而非整流）接触。如图6K所示，之前已掺杂的电阻器多晶硅642的端部未被P+注入掩膜653掩蔽（或通过P+注入掩膜653暴露出来）以形成P+区域655、656。在一些实施例中，P+区域可称为多晶硅电阻器640的接触区域。本征区635（例如，在图6I中示出）可设置在P+区域655、656之间。在一些实施例中，用于掺杂电阻器多晶硅的末端655、656和PMOS器件的S/D区域的工艺步骤也可用于掺杂电容器700的掺杂多晶硅742。
另外，如图6K所示，将BJT器件680的发射极670用P+注入掺杂以在基极注入区619内形成P+区域657。因此，多晶硅电阻器640的至少一些部分和BJT器件680的至少一些部分可共同用与PMOS器件相关的P+注入工艺掺杂。
在该实施例中，只示出了P+注入。在一些实施例中，也可执行与NMOS器件（未示出）相关的N+源极/漏极注入。虽然未在该实施例中示出，但是多晶硅电阻器（未示出）的至少一些部分、NPN BJT器件（未示出）的至少一些部分和电容器结构700（未示出）的掺杂多晶硅742的至少一些部分可共同用与NMOS器件相关的N+注入工艺掺杂。
在执行P+注入工艺后，如图6L所示，在器件600上形成（例如，沉积、生长）自对准硅化物阻挡氧化物661。在一些实施例中，自对准硅化物阻挡氧化物661可称为自对准硅化物氧化物。然后可对自对准硅化物阻挡氧化物661进行图案化，使得除了在不需要形成自对准硅化物的器件600区域，诸如电阻器多晶硅642的中央P-掺杂部分中，将自对准硅化物阻挡氧化物661移除。在对自对准硅化物阻挡氧化物661进行图案化后，可在器件600上形成金属层（未示出）。然后可作为自对准硅化物工艺的一部分使该金属层反应（例如，与接触金属层的硅反应）。因此，在自对准硅化物加工期间，自对准硅化物在电阻器多晶硅642的P+区域655、656上形成，但不在设置在P+区域655、656之间的电阻器多晶硅642的本征、中央P-掺杂部分（其通过LNDMOS P型主体注入掺杂）上形成。
相似地，可对自对准硅化物氧化物661进行蚀刻（图案化），使得可如图6M所示分别在LDMOS器件610的栅极、源极和漏极上形成自对准硅化物691、692和693。另外，自对准硅化物694和695可形成在多晶硅电阻器640的各末端上（分别在P+区域655和656上），以及形成电容器结构700的自对准硅化物722、723。最后，可分别在BJT器件680的集电极650、基极660和发射极670的每一者上形成自对准硅化物696、697、698。在形成自对准硅化物之后的工艺步骤没有示出，诸如触点形成、钝化、金属化（例如，互连）、电介质和通孔形成。
在一些实施例中，可将其他类型的半导体结构包括在器件600中。例如，除了BJT器件680、多晶硅电阻器640和LDMOS器件610外，还可以在器件600中形成电容器器件，诸如电容器结构700。在其他实施例中，可将其他构造用于上述各种器件特征。例如，电阻器多晶硅642可均匀（例如，重）掺杂，而不是具有重掺杂末端655、656和相对轻掺杂的本征（中央）区635。
图8A-8C是流程图，根据实施例分别示出了用于半导体加工的方法800、830和860。在某些实施例中，方法800、830和860可彼此结合而具体实施，并且为了举例说明，将在本文照此予以描述。例如，图8B所示的方法830包括形成RESURF氧化物层的操作，其操作可结合图8A的方法800具体实施。相似地，图8C所示的方法860包括形成掺杂多晶硅层的操作，其操作可结合方法800具体实施。在示例性实施例中，方法800可使用结合图6A至6M所示和描述的半导体工艺的工艺步骤具体实施。
如图8A所示，半导体加工的方法800包括在方框805处形成设置在P型硅基板内的N型硅区域。例如，N型硅区域可包括N阱区、高压N阱区、掩埋N型硅层和高掺杂N型硅区域等的至少一种。在方法800中，P型硅基板可包括P型外延层和P型掩埋层和/或其他P型硅基板的至少一种。在其他实施例中，可以颠倒导电型。例如，在方框805处，可在N型硅基板中形成P型硅区域。
在方框810处，方法800包括在P型硅基板中（或上）形成场氧化物层。在方框810处形成的场氧化物层可包括将N型硅区域的至少一部分暴露出来的开口，其中开口可随后用于形成电容器结构，诸如本文所述的那些。场氧化物层中的开口可使用氮化物层限定，诸如之前所述。
在方框820处，方法800包括形成RESURF氧化物层，其具有设置在暴露的N型硅区域上的第一部分（例如，用于电容器结构）和设置在场氧化物层上的第二部分（例如，用于电阻器结构）。在方法800中，RESURF氧化物层可包括与暴露的N型硅区域和场氧化物层接触的第一介电层。换句话讲，将方法800中的RESURF氧化物层的第一介电层设置在暴露的N型硅区域和场氧化物层上。方法800的RESURF氧化物层还包括设置在第一介电层上的第二介电层。
在方框820处，方法800包括形成掺杂多晶硅层（例如，使用本文所述的技术），其中掺杂的多晶硅具有第一部分和第二部分（其可以相似地掺杂或不同地掺杂，具体取决于特定的实施例）。在方法800中，将掺杂多晶硅层的第一部分设置在RESURF氧化物层的第一部分（其设置在暴露的N型区域上）上。在方法800中，掺杂多晶硅层的第一部分可形成电容器结构的上部（顶部）导电板（诸如在电容器结构400、700中）。
另外在方法800中，将掺杂多晶硅层的第二部分设置在RESURF氧化物层的第二部分上，而RESURF氧化物层设置在方框810处形成的场氧化物层上。在方法800中，掺杂多晶硅层的第二部分可形成电阻器结构（诸如在电阻器结构640中）的电阻器多晶硅（例如，电阻器多晶硅642）。
如图8B所示，形成RESURF氧化物层的方法830包括在方框835处使（方框815的）RESURF氧化物层的第一介电层在暴露的N型硅区域和场氧化物层上热生长。方法830还包括在方框840处，在RESURF氧化物层的第一介电层上沉积（方框815的）RESURF氧化物层的第二介电层。在方框845处，方法830包括至少在RESURF氧化物层的第一部分和RESURF氧化物层的第二部分上形成蚀刻阻挡掩膜（例如，使用光刻工艺）。在方框850处，方法830包括以与蚀刻阻挡掩膜相对应的图案蚀刻第一介电层和第二介电层，例如以便限定RESURF氧化物的第一部分（作为电容器结构的电介质）以及限定RESURF氧化物的第二部分（作为多晶硅电阻器结构的下层电介质）。
如图8C所示，形成掺杂多晶硅层的方法860包括在方框865处，在RESURF氧化物层的第一部分、场氧化物层和RESURF氧化物层的第二部分上形成多晶硅层，诸如在例如晶片的表面上形成多晶硅层。在方框870处，方法860包括在至少与掺杂多晶硅层的第一部分（例如，电容器结构的上板）相对应的区域和与掺杂多晶硅层的第二部分（例如，电阻器结构的电阻器多晶硅）相对应的区域上形成蚀刻阻挡掩膜（例如，使用光刻工艺）。
在方框875处，方法860包括以与蚀刻阻挡掩膜相对应的图案蚀刻多晶硅层，例如以便限定掺杂多晶硅层的第一部分（例如，上部电容器板）的多晶硅结构以及限定掺杂多晶硅层的第二部分（例如，电阻器多晶硅）的多晶硅结构。方法860包括在方框880处对蚀刻的多晶硅层掺杂。取决于特定的实施例，掺杂多晶硅层的第一部分和掺杂多晶硅层的第二部分可相似地掺杂，或可不同地掺杂。用于各结构的具体掺杂将取决于具体的结构和该结构的特定用途。
另外，相对于方法800、830和860所述的半导体工艺步骤可用于共同限定其他半导体器件（例如，非电容器和电阻器）的特征。例如，相对于方法800、830和860所述的半导体工艺步骤可用于限定LDMOS器件的一个或多个特征、BJT器件的一个或多个特征和/或其他器件的一个或多个特征，诸如在本文所述的方法中。
图9是流程图，示出了根据实施例形成电阻器结构的方法900。例如，方法900可用于形成本文所述的电阻器结构。如图9A所示，方法900包括在方框905处，在P型硅基板中，诸如在图6A至6M所示的电阻器区域640中，形成场氧化物层。在方框910处，方法900包括形成RESURF氧化物层，其包括设置在场氧化物层上的第一介电层和设置在第一介电层上的第二介电层。
在方框915处，方法900包括在RESURF氧化物层上形成掺杂多晶硅层（电阻器多晶硅），诸如使用本文所述的技术。在方框920处，方法900包括在掺杂多晶硅层的第一末端形成第一电触点，以及在方框925处形成与掺杂多晶硅层的第二末端的第二电触点。在方法900中，第一电触点、掺杂多晶硅层和第二电触点形成电阻器结构。然后可进行进一步加工以限定金属互连、通孔和/或其他结构以将电阻器结构与包括在同一硅基板中的其他半导体器件和/或不包括在同一基板中的其他器件相连。
与相对于方法800、830和860所述的工艺步骤一样，方法900的半导体工艺步骤可用于共同限定其他半导体器件（例如，非电阻器）的特征。例如，相对于方法900所述的半导体工艺步骤可用于限定LDMOS器件的一个或多个特征、BJT器件的一个或多个特征和/或其他器件的一个或多个特征，诸如在本文所述的方法中。
图10A和10B是流程图，根据实施例分别示出了用于在半导体工艺（诸如相对于图6A至6M所述的半导体工艺）中形成电容器结构的方法1000和1040。在一些实施例中，方法1000和1040可彼此结合而具体实施，并且为了举例说明，将在本文照此予以描述。例如，图10B所示的方法1040包括形成场氧化物层的操作，其操作可结合在形成电容器时的方法1000具体实施。
如图10A所示，形成电容器结构的方法1000包括在方框1005处形成设置在P型硅基板内的N型硅区域。在方框1005处形成的N型硅区域可用作电容器结构的下部（底部）板，诸如在图7的电容器结构700中的N型区域712。在方框1010处，方法1000包括在P型硅基板中（或上）形成场氧化物层。在方法1000中，在方框1010处形成的场氧化物层包括将N型硅区域的至少一部分暴露出来的开口。取决于特定的具体实施，方框1005处的N型硅区域可在方框101处的场氧化物层之前形成，或可在方框1010处的场氧化物层之后形成。
在方框1015处，方法1000包括形成设置在暴露的N型硅区域上的RESURF氧化物层（例如，电容器结构的介电层）。方法1000的RESURF氧化物层包括设置在暴露的N型硅区域上的第一介电层和设置在第一介电层上的第二介电层。在方框1020处，方法1000包括形成设置到在方框1015处形成的RESURF氧化物层上的掺杂多晶硅层。掺杂多晶硅层可用作相应电容器结构的上部（顶部）导电板。
在方框1025处，方法1000包括形成与N型硅区域的第一电触点，并且在方框1030处包括形成与掺杂多晶硅层的第二电触点。在方法1000中，第一电触点、N型硅区域、RESURF氧化物的第一部分、掺杂多晶硅层的第一部分和第二电触点形成电容器结构。
如图10B所示，形成场氧化物层的方法1040包括在方框1045处形成设置在方框1005处的N型硅区域上的氮化物（阻挡）层。在方框1050处，方法1040包括执行LOCOS工艺以在P型基板中形成场氧化物层，其中氮化物层防止（阻挡）在其所设置的N型硅区域的部分中形成场氧化物层。在方框1055处，方法1040包括移除氮化物层，其导致方框1005处的N型硅区域通过场氧化物层中的开口暴露出来。
与相对于方法800、830、860和900所述的工艺步骤一样，方法1000和1040的半导体工艺步骤可用于共同限定其他半导体器件（例如，非电容器）的特征。例如，相对于方法1000和1040所述的半导体工艺步骤可用于限定LDMOS器件的一个或多个特征、BJT器件的一个或多个特征和/或其他器件的一个或多个特征，诸如在本文所述的方法中。
本文所述的各种技术的具体实施可在数字电子电路中或在计算机硬件、固件、软件中或在它们的组合中具体实施。方法的一些部分也可通过以下电路执行，并且设备可作为以下电路具体实施：专用逻辑电路，例如FPGA（现场可编程门阵列）或ASIC（专用集成电路）。
具体实施可在包括后端组件（例如，作为数据服务器）或包括中间件组件（例如，应用服务器）或包括前端组件（例如，具有图形用户界面或用户可借以与具体实施交互的Web浏览器的客户端计算机）或此类后端、中间件或前端组件的任何组合的计算机系统中具体实施。组件可通过任何形式的数字数据通信或任何数字数据通信介质（例如，通信网络）互连。通信网络的例子包括局域网(LAN)和广域网(WAN)，例如互联网。
一些具体实施可使用多种半导体加工和/或封装技术具体实施。一些实施例可使用多种类型的与半导体基板相关的半导体加工技术而具体实施，这些基板包括但不限于例如硅(Si)、砷化镓(GaAs)、碳化硅(SiC)等。
虽然已经如本文所述示出了所述具体实施的某些特征，但是本领域的技术人员现在将想到许多修改、替换、变化和等同形式。因此，应当理解，所附权利要求书旨在涵盖落在实施例范围内的所有此类修改和变化。应当理解，它们仅以举例而非限制的方式展示，并且可以作出形式和细节的多种变化。本文所述的设备和/或方法的任何部分除了互相排斥的组合外可按任何组合加以组合。本文所述的实施例可包括所述不同实施例的功能、组件和/或特征的各种组合和/或子组合。

Claims (19)

1.一种方法，包括：
形成设置在P型硅基板内的N型硅区域；
在所述P型硅基板中形成场氧化物层，即FOX层，所述FOX层包括暴露出所述N型硅区域的至少一部分的开口；
形成降低表面场氧化物层，即RESURF ROX层，所述层具有设置在所述暴露的N型硅区域上的第一部分和设置在所述FOX层上的第二部分，所述ROX层包括与所述暴露的N型硅区域和所述FOX层接触的第一介电层和设置在所述第一介电层上的第二介电层；以及
形成掺杂多晶硅层，所述层具有设置在所述ROX层的所述第一部分上的第一部分和设置在所述ROX层的所述第二部分上的第二部分。
2.根据权利要求1所述的方法，还包括：
形成与所述N型硅区域的第一电触点；以及
形成与所述掺杂多晶硅层的所述第一部分的第二电触点，所述第一电触点、所述N型硅区域、所述ROX的所述第一部分、所述掺杂多晶硅层的所述第一部分和所述第二电触点形成电容器。
3.根据权利要求1所述的方法，其中所述掺杂多晶硅层的所述第二部分包括第一末端和第二末端，所述方法还包括：
形成与所述掺杂多晶硅层的所述第二部分的所述第一末端的第一电触点；以及
形成与所述掺杂多晶硅层的所述第二部分的所述第二末端的第二电触点，所述第一电触点、所述掺杂多晶硅层的所述第二部分和所述第二电触点形成电阻器。
4.根据权利要求1所述的方法，其中所述N型硅区域包括N阱区、高压N阱区、掩埋N型硅层和高掺杂N型硅区域中的至少一种。
5.根据权利要求1所述的方法，其中所述P型硅基板包括P型外延层和P型掩埋层中的至少一种。
6.根据权利要求1所述的方法，其中形成所述ROX层包括：
在所述暴露的N型硅区域和所述FOX层上使所述ROX层的所述第一介电层热生长；
将所述ROX层的所述第二介电层沉积在所述ROX层的所述第一介电层上；
至少在所述ROX层的所述第一部分和所述ROX层的所述第二部分上形成蚀刻阻挡掩膜；以及
以与所述蚀刻阻挡掩膜相对应的图案蚀刻所述第一介电层和所述第二介电层。
7.根据权利要求1所述的方法，其中形成所述FOX层和所述暴露的N型硅区域包括：
形成设置在所述N型硅区域上的氮化物层；
执行硅局部氧化工艺，即LOCOS工艺，以在所述P型基板中形成所述FOX层；以及
移除所述氮化物层。
8.根据权利要求1所述的方法，其中形成所述掺杂多晶硅层包括：
在所述ROX层的所述第一部分、所述FOX层和所述ROX层的所述第二部分上形成多晶硅层；
至少在与所述掺杂多晶硅层的所述第一部分相对应的区域上和与所述掺杂多晶硅层的所述第二部分相对应的区域上形成蚀刻阻挡掩膜；
以与所述蚀刻阻挡掩膜相对应的图案蚀刻所述多晶硅层；以及
掺杂所述蚀刻的多晶硅层。
9.一种使用半导体工艺形成的电容器，所述电容器包括：
设置在P型硅基板中的N型硅区域；
设置在所述P型基板中的场氧化物层，即FOX层，所述FOX层包括暴露出所述N型硅区域的至少一部分的开口；
设置在所述暴露的N型硅区域上的降低表面场氧化物层，即RESURF ROX层，所述ROX层包括设置在所述暴露的N型硅区域上的第一介电层和设置在所述第一介电层上的第二介电层；以及
设置在所述ROX层上的掺杂多晶硅层。
10.根据权利要求9所述的电容器，还包括：
与所述N型硅区域耦合的第一电触点，所述第一电触点被配置成用作所述电容器的第一端子；以及
与所述掺杂多晶硅层耦合的第二电触点，所述第二电触点被配置成用作所述电容器的第二端子。
11.根据权利要求9所述的电容器，其中：
所述ROX层的所述第一介电层包括设置在所述暴露的N型硅区域上的热生长氧化物层；以及
所述ROX层的所述第二介电层包括设置在所述热生长氧化物层上的沉积氧化物层。
12.根据权利要求9所述的电容器，其中：
所述ROX层的所述第一介电层包括设置在所述暴露的N型硅区域上的第一氧化物层；以及
所述ROX层的所述第二介电层包括设置在所述第一氧化物层上的第二氧化物层，所述第二氧化物层的厚度为所述第一氧化物层的厚度的至少四倍。
13.根据权利要求9所述的电容器，其中所述N型硅区域包括N阱区、高压N阱区、掩埋N型硅层和高掺杂N型硅区域中的至少一种。
14.根据权利要求9所述的电容器，其中所述P型硅基板包括P型外延层和P型掩埋层中的至少一种。
15.一种使用半导体工艺形成的电阻器结构，所述电阻器结构包括：
硅基板；
设置在所述硅基板上的场氧化物层，即FOX层；
设置在所述FOX层上的降低表面场氧化物层，即RESURF ROX层，所述ROX层包括设置在所述FOX层上的第一介电层和设置在所述第一介电层上的第二介电层；以及
设置在所述ROX层上的掺杂多晶硅电阻器。
16.根据权利要求15所述的电阻器结构，其中所述掺杂多晶硅电阻器包括第一末端和第二末端，所述电阻器结构还包括：
与所述掺杂多晶硅电阻器的所述第一末端耦合的第一电触点，所述第一电触点被配置成用作所述电阻器结构的第一端子；以及
与所述掺杂多晶硅电阻器的所述第二末端耦合的第二电触点，所述第二电触点被配置成用作所述电阻器结构的第二端子。
17.根据权利要求15所述的电阻器结构，其中：
所述ROX层的所述第一介电层包括热生长氧化物层；以及
所述ROX层的所述第二介电层包括沉积的氧化物层。
18.根据权利要求15所述的电阻器结构，其中：
所述ROX层的所述第一介电层包括第一氧化物层；以及
所述ROX层的所述第二介电层的厚度为所述第一氧化物层的厚度的至少四倍。
19.根据权利要求15所述的电阻器结构，其中所述硅基板包括P型外延层、P型掩埋层、N型外延层和掩埋N型层中的至少一种。
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