CN108807368B - 功率半导体器件和用于形成功率半导体器件的方法 - Google Patents

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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

本发明公开了功率半导体器件和用于形成功率半导体器件的方法。一种功率半导体器件包括布置在半导体衬底的功率器件区中的至少一个功率晶体管。功率半导体器件进一步包括布置在半导体衬底的第一电路区中的第一电路。功率半导体器件进一步包括布置在半导体衬底的第二电路区中的第二电路。半导体衬底的第一电路区被布置在半导体衬底的第一边缘处。半导体衬底的第二电路区被布置在半导体衬底的第二边缘处。功率器件区被布置在第一电路区和第二电路区之间。

Description

功率半导体器件和用于形成功率半导体器件的方法
技术领域
示例涉及针对半导体器件布置的概念，并且特别地涉及功率半导体器件以及用于形成功率半导体器件的方法。
背景技术
半导体芯片可以包括具有控制功能的逻辑和/或感测电路以及功率开关电路。半导体芯片的功率电路可以生成大量的热量。无法对热量进行分布或传播可能导致系统中的较高局部最高温度。例如，如果热量不被从功率电路传递走，则热点和/或功率脉冲可能导致器件过热和电气故障。
发明内容
需要提供针对具有改进的热分布和/或增加的可靠性的功率半导体器件的概念。
这样的需要可以由权利要求的主题来满足。
一些示例涉及功率半导体器件。功率半导体器件包括布置在半导体衬底的功率器件区中的至少一个功率晶体管。功率半导体器件进一步包括布置在半导体衬底的第一电路区中的第一电路。功率半导体器件进一步包括布置在半导体衬底的第二电路区中的第二电路。半导体衬底的第一电路区布置在半导体衬底的第一边缘处。半导体衬底的第二电路区布置在半导体衬底的第二边缘处。功率器件区布置在第一电路区和第二电路区之间。
一些示例涉及另一功率半导体器件。功率半导体器件包括一个或多个功率器件区，其包括半导体衬底的具有大于0.1A/mm2的电流密度的所有区域。半导体衬底的由一个或多个功率器件区占据的横向区域是半导体衬底的总横向区域的至少20%。一个或多个功率器件区和半导体衬底的第一边缘之间的最低横向距离是半导体衬底的第一边缘的横向长度的至少10%。一个或多个功率器件区和半导体衬底的第二边缘之间的最低横向距离是半导体衬底的第一边缘或第二边缘的横向长度的至少10%。
一些示例涉及另一功率半导体器件。功率半导体器件包括半导体衬底、管芯底座（die pad）以及布置在半导体衬底和管芯底座之间的管芯附接材料。半导体衬底包括布置在半导体衬底的功率器件区中的至少一个功率晶体管。半导体衬底进一步包括布置在半导体衬底的第一电路区中的第一电路。半导体衬底进一步包括布置在半导体衬底的第二电路区中的第二电路。半导体衬底的第一电路区布置在半导体衬底的第一边缘处。半导体衬底的第二电路区布置在半导体衬底的第二边缘处。功率器件区布置在第一电路区和第二电路区之间。
一些示例涉及一种用于形成功率半导体器件的方法。该方法包括在半导体衬底中形成多个掺杂区，其中所述多个掺杂区包括将在半导体衬底的功率器件区中形成的功率晶体管的至少一个掺杂区、将在半导体衬底的第一电路区中形成的第一电路的至少一个掺杂区、以及将在半导体衬底的第二电路区中形成的第二电路的至少一个掺杂区。将被形成的功率晶体管被配置为在功率晶体管的导通状态下传导功率半导体器件的两个端子之间的总电流的至少一部分，其中在功率晶体管的导通状态下穿过功率器件区在功率半导体器件的两个端子之间传导的总电流是至少250 mA。将被形成的第一电路被配置为使得在功率晶体管的导通状态期间由第一电路传导的最高电流小于100mA。将被形成的第二电路被配置为使得在功率晶体管的导通状态期间由第二电路传导的最高电流小于100 mA。半导体衬底的第一电路区布置在半导体衬底的第一边缘处。半导体衬底的第二电路区布置在半导体衬底的第二边缘处。功率器件区布置在第一电路区和第二电路区之间。该方法进一步包括形成连接到所述至少一个功率晶体管的两个端子。
附图说明
将在下文中仅作为示例并且参考附图来描述装置和/或方法的一些示例，在所述附图中：
图1示出功率半导体器件的示意性图示；
图2示出包括大于第一边缘的第三边缘的另一功率半导体器件的示意性图示；
图3示出包括小于第一边缘的第三边缘的另一功率半导体器件的示意性图示；
图4示出包括第一边缘终止区和第二边缘终止区的另一功率半导体器件的示意性图示；
图5示出包括至少一个电气互连的另一功率半导体器件的示意性图示；
图6示出包括布置在第二功率器件区中的功率晶体管的另一功率半导体器件的示意性图示；
图7示出包括附接到载体的半导体衬底的另一功率半导体器件的示意性图示；
图8示出包括一个或多个功率器件区的另一功率半导体器件的示意性图示；以及
图9示出用于形成半导体器件的方法的流程图。
具体实施方式
现在将参考其中图示了一些示例的附图来更全面地描述各种示例。在图中，为了清楚起见，线、层和/或区的厚度可能被夸大。
因此，虽然另外的示例能够具有各种修改和替换的形式，但是在图中示出并且随后将详细描述其一些特定示例。然而，该详细描述不将另外的示例限制于所描述的特定形式。另外的示例可以覆盖落在本公开的范围内的所有修改、等同物和替换方案。遍及图的描述，相似的数字指代相似或类似的元件，所述元件当彼此相比较时可以同样地或者以修改的形式来实施同时提供相同或类似的功能。
将理解的是，当一个元件被称为被“连接”或“耦合”到另一个元件时，该元件可以被直接连接或耦合，或者经由一个或多个介入元件来连接或耦合。如果两个元件A和B使用“或”来组合，则这应当理解为公开了所有可能的组合，即仅有A、仅有B以及A和B。针对相同的组合的替换的措辞是“A和B中的至少一个”。这适用于多于2个元件的组合。
为了描述特定示例的目的而在本文中使用的术语不旨在对于另外的示例是限制性的。无论何时使用诸如“一”“一个”和“该”之类的单数形式，并且既没有明确地又没有暗含地将仅使用单个元件定义为是强制的，另外的示例还可以使用复数个元件来实施相同的功能。同样地，当随后将功能描述为使用多个元件来实施时，另外的示例可以使用单个元件或处理实体来实施相同的功能。将进一步理解的是，术语“包括”、“包括有”、“包含”和/或“包含有”，当使用时指定所陈述的特征、整数、步骤、操作、过程、动作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、过程、动作、元件、部件和/或其任何组的存在或添加。
除非另外定义，否则所有术语（包括技术和科学术语）在本文中以示例所属于的领域的它们的普通含义来使用。
图1示出功率半导体器件100的示意性图示。例如，图1示出功率半导体器件100的顶视图的示意性图示。
功率半导体器件100包括布置在半导体衬底103的功率器件区102中的至少一个功率晶体管101。
功率半导体器件100进一步包括布置在半导体衬底103的第一电路区106中的第一电路105。
功率半导体器件100进一步包括布置在半导体衬底103的第二电路区108中的第二电路107。
半导体衬底103的第一电路区106布置在半导体衬底103的第一边缘109处。
半导体衬底103的第二电路区108布置在半导体衬底103的第二边缘111处。
功率器件区布置在第一电路区106和第二电路区108之间。
由于功率器件区布置（或定位）在第一电路区106和第二电路区108之间，所以可以改进从半导体衬底的功率器件区102的散热和/或热耗散。例如，第一电路区106和第二电路区可以用作可以允许功率半导体器件100的较高操作温度的储热器和/或散热器。由于通过第一电路区106和第二电路区108进行的远离功率器件区102的改进的散热和/或热耗散，例如可以改进功率半导体器件100的可靠性。
功率半导体器件100可以包括布置在半导体衬底103的功率器件区102中的至少一个功率晶体管101（例如一个或多个功率晶体管101，或者例如多个晶体管单元）。所述至少一个功率晶体管101可以连接在功率半导体器件100的两个端子之间。例如，在布置于功率器件区102中的多个功率晶体管101的情况下，功率晶体管101可以并联（或者替换地，串联）连接在功率半导体器件100的两个端子之间。所述多个功率晶体管101中的每个功率晶体管101可以配置为当所述多个晶体管处于导通状态（例如，通态）时，传导功率半导体器件100的两个端子之间的总电流的至少一部分。功率晶体管101可以配置为在功率晶体管101的导通状态下传导功率半导体器件100的两个端子之间的总电流的至少一部分。在功率晶体管101的导通状态下，穿过功率器件区102在功率半导体器件100的两个端子之间传导的总电流可以是至少250 mA。穿过功率器件区102在功率半导体器件100的两个端子之间传导的总电流可以是指连接到功率半导体器件100的两个端子（或者连接在所述两个端子之间）的功率晶体管101中的每个所传导（或者流动通过所述功率晶体管101中的每个）的电流的总和（或，和）。在仅有一个功率晶体管101布置在功率器件区102中的情况下，单个功率晶体管101可以传导功率半导体器件的两个端子之间的总电流。在功率晶体管101的导通状态下，穿过功率器件区102在功率半导体器件100的两个端子之间传导的总电流可以是至少250mA（或者例如至少500 mA、或者例如至少750 mA、或者例如至少1A、或者例如至少10A、或者例如在10A和50A之间）。
功率半导体器件100的两个端子中的第一端子可以是配置成向功率半导体器件100提供供应电压的电压供应（Vs）端子。功率半导体器件100的两个端子中的第一端子可以连接（例如，直接连接）到功率晶体管101的第一源极/漏极区。功率半导体器件100的两个端子中的第二端子可以是输出（Out0）端子。输出端子可以连接（例如，直接连接）到功率晶体管101的第二源极/漏极区。
所述至少一个功率晶体管101可以配置成使得，穿过所述至少一个功率晶体管101传导的总电流中的至少部分被提供到功率半导体器件的输出端子。在输出端子处提供的电流可以是在功率晶体管101的第一源极/漏极区与第二源极/漏极区之间传导的电流（IDS）。在两个端子之间传导的总电流可以是穿过功率晶体管101在电压供应（Vs）端子和输出（Out0）端子之间或者从电压供应（Vs）端子到输出（Out0）端子传导的总电流。可选地或附加地，在两个端子之间传导的总电流可以是穿过布置在功率器件区102中的多个功率晶体管101在电压供应（Vs）端子和输出（Out0）端子之间或者从电压供应（Vs）端子到输出（Out0）端子传导的总电流的总和（或，和）。
可选地，半导体衬底103的功率器件区102可以是半导体衬底103的包括至少一个功率晶体管的唯一区。例如，功率晶体管不被布置在除了功率器件区102中之外的在半导体衬底103中的其他任何地方。
附加地或可选地，功率器件区102可以包括半导体衬底103的具有大于0.1A/mm2（或者例如大于0.2A/mm2、或者例如大于0.3A/mm2、或者例如大于0.5A/mm2）的电流密度的所有区域。
附加地、替换地或可选地，半导体衬底103可以包括一个或多个（例如，多个）功率器件区。例如，功率半导体器件100可以进一步包括布置在半导体衬底103的第二功率器件区中的至少一个功率晶体管。布置在第二功率器件区中的功率晶体管可以配置为在布置于第二功率器件区中的功率晶体管的导通状态下传导功率半导体器件的两个端子之间的总电流的至少一部分。在功率晶体管的导通状态下，穿过功率器件区在第二功率半导体器件的两个端子之间传导的总电流可以是至少250 mA（或者例如至少500 mA、或者例如至少750mA、或者例如至少1A、或者例如至少10A、或者例如在10A和50A之间）。
所述两个端子可以是电压供应（Vs）端子和第二输出（Out1）端子。连接到第二功率器件区的两个端子中的第一端子可以被连接（例如，直接连接）到布置在第二功率器件区中的功率晶体管的第一源极/漏极区。连接到第二功率器件区的两个端子中的第二端子可以是第二输出（Out1）端子。第二输出端子可以连接（例如，直接连接）到布置在第二功率器件区中的功率晶体管的第二源极/漏极区。
在第一功率器件区102和第二功率器件区之间的最低（或最小）横向距离可以是至少10 µm（或者例如至少50 µm、或者例如至少100 µm）。例如，布置在第一功率器件区102中的功率晶体管的源极/漏极区和布置在第二功率器件区中的（最接近或最近的）功率晶体管的源极/漏极区之间的最低横向距离可以是至少10 µm（或者例如至少50 µm、或者例如至少100 µm）。
功率晶体管101的导通状态可以是指功率晶体管101的通态。例如，功率晶体管101的导通状态可以通过将栅极控制信号提供到功率晶体管101的栅极来实现。例如，栅极控制信号可以是提供到功率晶体管101的栅极的电压信号，其可以在功率晶体管101的第一源极/漏极区与漂移区之间的主体区中诱导导电沟道。导电沟道可以形成在主体区的邻近功率晶体管101的栅极的部分中，并且电流流动可以穿过诱导的导电沟道在功率晶体管101的第一源极/漏极区和漂移区之间发生。
在至少一个功率晶体管101的导通状态期间，分别由第一电路105和第二电路107传导的最高电流可以是分别在第一电路105和第二电路107的各个电路部件和/或电气互连（例如，电气接线）中传导的最高（或最大、或总）电流。附加地、替换地或可选地，在功率晶体管（101）的导通状态期间，由第一电路（105）传导的最高电流可以是在功率半导体器件的两个端子之间（例如，在接地端子和内部或外部电压供应端子之间）的由第一电路（105）传导的电流。附加地或可选地，在功率晶体管（101）的导通状态期间，由第二电路（107）传导的最高电流可以是在功率半导体器件的两个端子之间（例如，在接地端子和内部或外部电压供应端子之间）的由第二电路（107）传导的电流。
在功率晶体管101的导通状态期间，分别由第一电路105和第二电路107传导的最高电流可以低于由所述至少一个功率晶体管101传导的最高电流。附加地、替换地或可选地，第一电路105可以配置为使得，在功率晶体管101的导通状态期间由第一电路105传导的最高（或最大）电流可以小于由所述至少一个功率晶体管101传导的最高（或最大）电流的50%（或者例如小于它的40%、或者例如小于它的30%、或者例如小于它的20%）。例如，第一电路105可以配置为使得，在功率晶体管101的导通状态期间由第一电路105传导的最高（或最大）电流可以小于100 mA（或者例如小于80 mA、或者例如小于50 mA）。附加地，第二电路107可以配置为使得，在功率晶体管101的导通状态期间由第二电路107传导的最高（或最大）电流可以小于由所述至少一个功率晶体管101传导的最高（或最大）电流的50%（或者例如小于它的40%、或者例如小于它的30%、或者例如小于它的20%）。例如，第二电路107可以配置为使得，在功率晶体管101的导通状态期间由第二电路107传导的最高（或最大）电流可以小于100mA（或者例如小于80 mA、或者例如小于50 mA）。
布置在第一电路区106和第二电路区108中的晶体管的击穿电压可以小于10 V（或者例如小于8 V、或者例如小于5 V）。例如，第一电路区105和第二电路区107的每个晶体管的击穿电压可以小于10 V（或者例如小于8 V、或者例如小于5 V）。
第一电路105和第二电路107可以每个都包括栅极控制电路和传感器电路中的至少一个。例如，第一电路105和第二电路107可以每个都包括栅极控制电路和传感器电路中的至少部分。栅极控制电路可以配置为生成功率晶体管101的栅极控制信号（例如，栅极电压）。栅极控制信号可以用于控制和/或接通（或切断）功率晶体管101。栅极控制信号可以由第一电路105和/或第二电路107生成。传感器电路可以配置为生成指示感测到的片上参数（例如，温度和/或电流）的传感器信号。传感器信号可以控制将被提供到功率晶体管101的栅极电压。传感器信号可以由第一电路105和/或第二电路107生成。附加地或可选地，第一电路105和第二电路107可以每个都包括控制和保护电路中的至少部分。
可选地，第一电路105和第二电路107可以具有同样的（例如，相同的）电路部件。例如，第一电路105和第二电路107可以每个都包括以下电路部件中的至少一个：内部功率供应电路、ESD保护电路、驱动器逻辑电路、栅极控制和电荷泵电路、电压传感器电路、过温度电路、用于感性负载的箝位电路、过电流开关限制电路、负载电流感测和开路负载检测电路、以及正向电压降检测电路。
可选地或替换地，第二电路107可以包括功率半导体器件100的所有传感器电路（例如，传感器部件）。例如，第二电路107可以包括电压传感器电路、过温度电路、用于感性负载的箝位电路、过电流开关限制电路、负载电流感测和开路负载检测电路、和/或正向电压降检测电路。附加地，第一电路105可以包括内部功率供应电路，ESD保护电路、驱动器逻辑电路和/或栅极控制和电荷泵电路，而没有传感器部件（例如，而没有第二电路107的传感器部件）。
附加地或可选地，功率半导体器件100可以包括另外的电路区。例如，功率半导体器件100可以包括布置在半导体衬底的第三电路区中的第三电路。附加地或可选地，功率半导体器件可以包括布置在半导体衬底的第四电路区中的第四电路。
第三电路可以配置为使得在功率晶体管的导通状态期间由第三电路传导的最高电流小于100 mA。第四电路可以配置为使得在功率晶体管的导通状态期间由第四电路传导的最高电流小于100 mA。功率半导体器件100的栅极控制电路和/或传感器电路可以布置在第一电路区106和第二电路区108（并且可选地，第三电路区和第四电路区）中。例如，功率半导体器件100的栅极控制电路和/或传感器电路的电路部件可以分配（或划分）到第一电路区106和第二电路区108（并且可选地，也划分到第三电路区和第四电路区）。例如，第一电路105和第二电路107（并且附加地或可选地，第三电路和第四电路）可以每个都是功率半导体器件100的相同逻辑、控制和/或传感器电路的子电路。
附加地或可选地，半导体器件100的具有小于10 V的击穿电压的所有晶体管可以布置在半导体衬底103的功率器件区102外侧。例如，半导体器件100的具有小于10 V的击穿电压的所有晶体管可以布置在半导体衬底103的第一电路区106和半导体衬底103的第二电路区108中的至少一个中（并且附加地或可选地，在第三电路区和第四电路区中）。
功率半导体器件100可以进一步包括在半导体衬底103的功率器件区102之上（或者穿过所述功率器件区102）延伸以将布置在第一电路区106中的第一电路105连接到布置在第二电路区108中的第二电路107的（例如，至少一个）电气线（例如，电气互连或导电层）。所述至少一个电气线可以与功率器件区102之内的至少一个功率晶体管101电气绝缘。
半导体衬底103的第一电路区106可以直接邻近半导体衬底103的功率器件区102并且直接邻近半导体衬底103的第一边缘109布置。例如，第一电路区106可以从功率器件区102延伸到半导体衬底103的第一边缘109。例如，布置在第一电路区106中的第一电路的晶体管的源极/漏极掺杂区和布置在功率器件区102中的（最近或最接近的）功率晶体管101的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。例如，半导体衬底103的在第一电路区106和功率器件区102之间的未使用的衬底材料（在其中没有形成电路）的最高（或最大）尺寸可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。附加地或可选地，半导体衬底103的第一边缘与布置在第一电路区106中的（最接近和/或直接邻近第一边缘的）晶体管的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。
半导体衬底103的第二电路区108可以直接邻近半导体衬底103的功率器件区102并且直接邻近半导体衬底103的第二边缘111来布置。例如，第二电路区108可以从功率器件区102延伸到半导体衬底103的第二边缘111。例如，布置在第二电路区108中的第二电路的晶体管的源极/漏极掺杂区和布置在功率器件区102中的（最近或最接近的）功率晶体管101的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。例如，半导体衬底103的在第二电路区108和功率器件区102之间的未使用的衬底材料（在其中没有形成电路）的最高（或最大）尺寸可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。附加地或可选地，半导体衬底103的第二边缘与布置在第二电路区中的（最接近和/或直接邻近第二边缘的）晶体管的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。
半导体衬底的第三电路区可以布置在半导体衬底103的功率器件区102和半导体衬底103的第三边缘之间。例如，第三电路区可以从功率器件区102延伸到半导体衬底103的第三边缘。例如，半导体衬底103的第三电路区可以直接邻近半导体衬底103的功率器件区102并且直接邻近半导体衬底103的第三边缘来布置。例如，布置在第三电路区中的第三电路的晶体管的源极/漏极掺杂区和布置在功率器件区102中的功率晶体管101的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。例如，半导体衬底103的在第三电路区和功率器件区102之间的未使用的衬底材料（在其中没有形成电路）的最高（或最大）尺寸可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。附加地或可选地，半导体衬底103的第三边缘与布置在第三电路区中的（最接近和/或直接邻近第三边缘的）晶体管的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。
半导体衬底的第四电路区可以布置在半导体衬底103的功率器件区102和半导体衬底的第四边缘之间。例如，第四电路区可以从功率器件区102延伸到半导体衬底103的第四边缘。例如，半导体衬底103的第四电路区可以直接邻近半导体衬底103的功率器件区102并且直接邻近半导体衬底103的第四边缘来布置。例如，布置在第四电路区中的第四电路的晶体管的源极/漏极掺杂区和布置在功率器件区102中的功率晶体管101的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。例如，半导体衬底103的在第四电路区和功率器件区102之间的未使用的衬底材料（在其中没有形成电路）的最高（或最大）尺寸可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。附加地或可选地，半导体衬底103的第四边缘与布置在第四电路区中的（最接近和/或直接邻近第四边缘的）晶体管的源极/漏极掺杂区之间的最高（或最大）距离可以小于10 µm（或者例如小于5 µm、或者例如小于2 µm）。
附加地或可选地，（在功率半导体器件100的顶视图中）第一电路区106、第二电路区108、第三电路区和第四电路区可以横向围绕功率器件区102。例如，第一电路区106、第二电路区108、第三电路区和第四电路区可以占据半导体衬底103的围绕功率器件区102（例如，在其周围）的横向区域（或区）。
可选地或替换地，半导体衬底103可以包括第一边缘终止区来代替第三电路区。附加地、可选地或替换地，半导体衬底103可以包括第二边缘终止区来代替第四电路区。
第一边缘终止区可以布置在半导体衬底103的功率器件区102和半导体衬底103的第三边缘之间。例如，第一边缘终止区可以从功率器件区102延伸到半导体衬底103的第三边缘。第二边缘终止区可以布置在半导体衬底103的功率器件区102和半导体衬底的第四边缘之间。例如，第二边缘终止区可以从功率器件区102延伸到半导体衬底103的第四边缘。可以的是，没有电路（例如，掺杂区、传感器、逻辑电路、沟槽和/或电气互连）被布置在半导体衬底的第一边缘终止区和半导体衬底的第二边缘终止区中。例如，功率半导体器件100的所有电气电路和/或导电互连或导电层可以布置在第一边缘终止区和第二边缘终止区外侧。
第一边缘终止区的最低（或最小）横向尺寸和第二边缘终止区的最低横向尺寸可以是在半导体衬底103的第一边缘109与第一电路区106之间的边缘终止区的最低横向尺寸的至少5倍（或至少10倍）。例如，第一边缘终止区的最低横向尺寸和第二边缘终止区的最低横向尺寸可以是布置在第一电路区106中的第一电路的晶体管的源极/漏极区与半导体衬底103的第一边缘109之间的最低横向尺寸的至少5倍。附加地或可选地，第一边缘终止区的最低（或最小）横向尺寸和第二边缘终止区的最低横向尺寸可以是半导体衬底103的第一边缘109（或第二边缘111）的横向长度的至少10%。
功率器件区与半导体衬底103的每个边缘（第一边缘109、第二边缘111、第三边缘和第四边缘）之间的最低（或最小）横向距离可以是半导体衬底的第一边缘109的横向长度的至少10%。例如，功率器件区102和半导体衬底103的每个边缘之间的最低（或最小）横向距离可以是功率器件区102的功率晶体管101的源极/漏极掺杂区和半导体衬底103的每个边缘之间的最低（或最小）横向距离。例如，功率器件区102和半导体衬底103的每个边缘之间的最低（或最小）横向距离可以在100 µm与500 µm之间（或者例如在150µm与450 µm之间、或者例如在200 µm与400 µm之间）。
例如，在功率器件区102和半导体衬底103的第一边缘109之间的最低（或最小）横向距离dp1（参见图2）可以是半导体衬底103的第一边缘109的（最高或最大）横向长度（例如，横向尺寸）的至少10%（或者例如至少15%、或者例如至少20%）。例如，功率器件区102和半导体衬底103的第一边缘109之间的最低（或最小）横向距离可以是功率器件区102的功率晶体管101的源极/漏极掺杂区和半导体衬底103的第一边缘109之间的最低（或最小）横向距离。
例如，在功率器件区102和半导体衬底103的第二边缘111之间的最低（或最小）横向距离dp2（参见图2）可以是半导体衬底103的第一边缘109（和/或第二边缘111）的（最高或最大）横向长度（例如，横向尺寸）的至少10%（或者例如至少15%、或者例如至少20%）。例如，功率器件区102和半导体衬底103的第二边缘111之间的最低（或最小）横向距离可以是功率器件区102的功率晶体管101的源极/漏极掺杂区和半导体衬底103的第二边缘111之间的最低（或最小）横向距离。
半导体衬底103的由功率器件区102占据的横向区域可以占据半导体衬底103的总横向区域的中心部分。例如，半导体衬底103的功率器件区102可以是半导体衬底的总横向区域的中心部分（或者可以布置在其中）。例如，中心部分可以包括半导体衬底的布置在半导体衬底103的中心处的中心点。中心部分的最低横向尺寸可以是半导体衬底103的第一边缘109的横向长度或第二边缘111的横向长度的至少20%（或者例如在20%与80%之间、或者例如在20%与70%之间、或者例如在20%与60%之间）。半导体衬底103的功率器件区102可以包括半导体衬底103的全部中心部分。替换地或可选地，半导体衬底可以包括半导体衬底103的中心部分的至少部分以及中心部分的中心点。
半导体衬底103的由功率器件区102占据的横向区域可以在半导体衬底103的中心处大体上对称地布置。例如，在功率器件区102和半导体衬底103的第一边缘109之间的最低横向距离可以与在功率器件区102和半导体衬底103的第二边缘111之间的最低横向距离相差小于在功率器件区102和半导体衬底103的第一边缘109之间的最低横向距离的20%（或者例如小于它的10%、或者例如小于它的5%）。例如，在功率器件区102中的功率晶体管101的源极/漏极区和半导体衬底103的第一边缘109之间的最低横向距离可以与在功率器件区102中的功率晶体管101的源极/漏极区和半导体衬底103的第二边缘111之间的最低横向距离相差小于在功率器件区102和半导体衬底103的第一边缘109之间的最低横向距离的20%（或者例如小于它的10%、或者例如小于它的5%）。附加地或可选地，在功率器件区102和半导体衬底103的每个边缘之间的最低横向距离可以彼此相差小于20%（或者例如小于10%、或者例如小于5%）。
功率晶体管的击穿电压可以是至少10 V。功率半导体器件的所述（或每一个或每个）功率晶体管可以具有至少10 V的击穿电压（或阻断电压）。例如，功率晶体管可以具有如下击穿电压或阻断电压：多于10V（例如，10 V、20 V或50V的击穿电压）；多于100 V（例如，200 V、300 V、400V或500V的击穿电压）；或者多于500 V（例如，600 V、700 V、800V或1000V的击穿电压）；或者多于1000 V（例如，1200 V、1500 V、1700V、2000V、3300V或6500V的击穿电压）。
至少一个功率晶体管101（例如，每个功率晶体管）可以是功率金属氧化物半导体场效应晶体管（MOSFET）、双扩散金属氧化物半导体（DMOS）晶体管或功率绝缘栅双极型晶体管结构（IGBT）。可选地，如果多个功率晶体管101布置在功率器件区102中，则所述多个功率晶体管101可以是相同类型的晶体管或者它们可以是不同类型的晶体管。
半导体衬底103可以是基于硅的半导体衬底（例如，硅衬底或基于碳化硅（SiC）的半导体衬底）。替换地或可选地，半导体衬底103可以是基于砷化镓（GaAs）的半导体衬底或者基于氮化镓（GaN）的半导体衬底。
半导体衬底的总横向面积可以是半导体衬底103的（例如，一个）横向表面的全部（或整个）横向面积。例如，半导体衬底的总横向区域可以是半导体衬底103的第一边缘109的横向长度乘以半导体衬底103的第三邻近边缘的横向长度。例如，半导体衬底的横向面积可以是5.626 mm x 2.25 mm =12.66mm2。
半导体衬底103的横向表面可以是大体上平坦的平面（例如，忽略由于制造过程和沟槽引起的半导体衬底的不均匀性）。例如，半导体衬底103的横向表面的最低横向尺寸可以是主表面上的结构的最高高度的多于100倍（或多于1000倍、或多于10000倍）。横向表面可以大体上垂直于半导体衬底103的垂直边缘（或者与所述垂直边缘正交）。例如，与半导体衬底103的（大体上垂直的或正交的）边缘相比，横向表面可以是横向延伸的基本上水平的表面。半导体衬底103的横向表面的横向尺寸可以是半导体衬底103的垂直边缘109、111的基本上垂直的尺寸（或高度）的多于100倍（或多于1000倍、或多于10000倍）。横向尺寸或横向距离可以是在与半导体衬底103的横向表面大体上水平的方向上测量的尺寸或距离。
半导体衬底103的边缘109、111可以由使一个芯片与其他芯片的半导体衬底103分离（例如，划片或切割）而导致。因此，半导体衬底103的边缘可以与半导体衬底103的横向表面大体上垂直（或正交）。半导体衬底103的第二边缘111可以与半导体衬底103的第一边缘109相对布置。例如，半导体衬底103的第二边缘111可以相对地面向半导体衬底103的第一边缘109。半导体衬底103的第三边缘可以将半导体衬底103的第一边缘109连接到半导体衬底103的相对第二边缘111。例如，半导体衬底103的第三边缘可以是在功率半导体器件的顶视图中与第一边缘109和第二边缘111正交的边缘。半导体衬底103的第四边缘可以与半导体衬底103的第三边缘相对布置。例如，半导体衬底103的第四边缘可以相对地面向半导体衬底103的第三边缘。半导体衬底103的第四边缘可以将半导体衬底103的第一边缘109连接到半导体衬底103的相对第二边缘111。
可选地，半导体衬底103中的每个边缘的横向长度（或尺寸）可以大体上彼此相等。可选地或替换地，在半导体衬底103的第一边缘和半导体衬底103的第二边缘之间的横向距离可以大于半导体衬底103的第一边缘109的横向长度（和/或第二边缘111的横向长度）的120%（或者例如大于它的150%、或者例如大于它的200%）。可选地或替换地，在半导体衬底103的第一边缘109和半导体衬底103的第二边缘111之间的横向距离可以小于半导体衬底103的第一边缘109的横向长度（和/或第二边缘111的横向长度）的75%（或者例如小于它的60%、或者例如小于它的50%）。
半导体衬底103的第一（或正面）横向表面可以是半导体衬底103的朝向半导体衬底103的顶部上的金属层、绝缘层和/或钝化层的表面，或者这些层之一的表面。例如，半导体衬底103正侧可以是在其处形成芯片的有源元件的侧。例如，在一些功率半导体器件的半导体衬底中，芯片（或者半导体衬底）正侧可以是芯片的在其处形成第一源极/漏极区和栅极区的侧，并且芯片（或者半导体衬底）背侧可以是芯片的在其处形成第二源极/漏极区的侧。例如，多个复杂的结构可以布置在芯片正侧而不是在芯片背侧。
半导体衬底103的背侧（例如，背部横向表面）可以经由粘附材料（例如，管芯附接材料）而附接到载体（例如，管芯底座）。粘附材料可以在至少功率器件区102的（整个）横向区域之上并且在小于半导体衬底103的总横向区域之上与半导体衬底103的背侧接触。
半导体衬底103的由功率器件区102占据的横向区域可以是指（从顶视图看）被布置在功率器件区102中的至少一个功率晶体管101占用的表面区域的量。例如，半导体衬底103的被功率器件区102占据的横向区域可以是半导体衬底103的总横向区域的至少或多于20%（或者例如在20%与80%之间、或者例如在30%与70%之间、或者例如在40%与70%之间、或者例如多于40%、或者例如多于50%、或者例如多于60%、或者例如多于70%）。
在本文中描述的各种示例可以涉及具有DMOS/功率开关以及类似逻辑和/或传感器的另外功能的单片半导体器件。DMOS区域可以在芯片中心或多或少对称地布置，并且周围的逻辑/传感器区域可以固有地用作储热器和/或散热器以用于改进的可靠性和更高的操作温度。
各种示例可以包括具有多功能的半导体芯片。例如，半导体芯片可以执行或包括针对功率供应的功率开关（DMOS、功率）和逻辑、感测或其他控制功能。各种示例也可以涉及诸如SMART技术的系统。各种示例解决诸如在器件操作期间从芯片向外的热传递，例如通过芯片底部通过管芯附接部和/或引线框架和/或芯片载体，以及散热之类的重要问题。例如，到更大体积的热分布可以用来降低系统中的局部最高温度。在两种情况下，热量的主要部分可能由DMOS功率结构生成。各种示例描述用来以改进的方式通过逻辑或传感器区域传播DMOS区域的热量的简单芯片设计。因此，可以实现系统的降低的最高温度以及因此改进的可靠性。
不同材料的热耗散长度L（速度）与温度传导率的关系示出，作为半导体材料的硅可以与Cu相似地起作用，并且高达0.1s的甚至更长的功率脉冲时间可以容易地在功率/热源（DMOS）周围的硅材料内部耗散。例如，硅的热耗散长度可以好于模制化合物的热耗散长度。因此，如果DMOS/功率区域被紧挨着芯片边缘（并且靠近模制化合物）布置并且存有在亚秒范围内的热点/一些功率脉冲，则模制化合物的热扩散可能不足以将热量从DMOS传递出去，从而导致器件过热和由于这引起的电气故障。
各种示例包括如下芯片设计：其集中于通过考虑到经由后端导线接合过程的芯片至引线的接合而进行的芯片级的功能集成。逻辑/传感器区域可以位于芯片区域的一个部分中，并且功率/DMOS区域可以位于芯片区域的另一个部分中。DMOS区域（功率器件区）可以在管芯的中心或多或少对称地布置。这可以避免与DMOS/功率区域或多或少位于芯片边缘相关联的发热问题，其由逻辑/传感器区域不能够充当针对该区域中的DMSO/功率开关的散热器或热耗散器而导致。此外，在DMSO/功率区域中部分缺失导热管芯附接材料可以导致器件过热以及由于这引起的在器件操作期间的电气故障。如果热敏区域（例如，功率器件区）或多或少不再布置在芯片边缘，则那里的半导体区域/材料可以充当散热器，并且这些区域中的缺失的管芯附接材料不会导致电气故障。可能难以实现管芯附接材料的完全覆盖。可以允许在逻辑/传感器区域（在这里热耗散必须仅仅是较小的）以下的不足（和/或缺失）的管芯附接材料。然而，这可能导致类似模制化合物下溢和芯片分层（和/或破裂）的其他可靠性问题。
各种示例提供针对功率器件的改进的热耗散和/或传播以及可靠性，所述功率器件具有在芯片上的类似逻辑和传感器的另外的功能、具有附加的在SMART器件操作期间过热的降低的风险。此外，例如可以避免使用较大的芯片尺寸，其可以导致增加的硅和封装成本。
图2示出功率半导体器件200的示意性图示。例如，图2示出功率半导体器件200（例如，所提出的芯片）的顶视图的示意性图示。
如在图2中示出的，半导体衬底103的第一电路区106（例如，第一逻辑L电路）可以布置在半导体衬底103的功率器件区102（例如，DMOS区）和半导体衬底103的第一边缘109之间。附加地，半导体衬底103的第二电路区108（例如，第二逻辑L电路和/或传感器S电路）可以布置在半导体衬底103的功率器件区102和半导体衬底103的第二边缘111之间。附加地，功率器件区102可以布置在第一电路区106和第二电路区108之间。附加地或可选地，半导体衬底103的由功率器件区102占据的横向区域可以是半导体衬底103的总横向区域的至少20%。例如，DMOS/功率区域102可以更多在（半导体衬底103的）中心，并且可以布置在两个分开的逻辑区域（即第一电路区106和第二电路区108）之间。例如，分开的区域之一可以用于感测S。例如，第一电路区106和第二电路区108之一可以包括功率半导体器件的所有传感器电路。
在半导体衬底103的第一边缘109和半导体衬底103的第二边缘111之间的横向距离可以大于半导体衬底103的第一边缘109的横向长度l1（和/或第二边缘111的横向长度l2）的120%（或者例如大于它的150%、或者例如大于它的200%）。例如，半导体衬底103的第三边缘（和/或第四边缘）的横向长度可以大于半导体衬底103的第一边缘109的横向长度（和/或第二边缘111的横向长度）。
与以上或以下描述的示例有关提到了更多细节和方面。在图2中示出的示例可以包括对应于与以上（例如，图1）或以下（图3至9）描述的一个或多个示例或所提出的概念有关而提到的一个或多个方面的一个或多个可选附加特征。
图3示出功率半导体器件300的示意性图示。例如，图3示出功率半导体器件300的顶视图的示意性图示。
如在图3中示出的，半导体衬底103的第一电路区106（例如，第一逻辑电路）可以布置在半导体衬底103的功率器件区102（例如，DMOS区）和半导体衬底103的第一边缘109之间。附加地，半导体衬底103的第二电路区108（例如，第二逻辑电路和/或传感器电路）可以布置在半导体衬底103的功率器件区102和半导体衬底103的第二边缘111之间。附加地，功率器件区102可以布置在第一电路区106和第二电路区108之间。
功率半导体器件300可以类似于与图1至2有关描述的半导体器件。然而，在半导体衬底103的第一边缘109和半导体衬底103的第二边缘111之间的横向距离可以小于半导体衬底103的第一边缘109的横向长度（和/或第二边缘111的横向长度）的75%（或者例如小于它的60%、或者例如小于它的50%）。例如，半导体衬底103的第三边缘（和/或第四边缘）的横向长度可以小于半导体衬底103的第一边缘109的横向长度l1（和/或第二边缘111的横向长度l2）。
与以上或以下描述的示例有关提到了更多细节和方面。在图3中示出的示例可以包括对应于与以上（例如，图1至2）或以下（图4至9）描述的一个或多个示例或所提出的概念有关提到的一个或多个方面。
图4示出功率半导体器件400的示意性图示。例如，图4示出功率半导体器件400的顶视图的示意性图示。
功率半导体器件300可以类似于与图1至3有关描述的半导体器件。
如在图4中示出的，半导体衬底103可以进一步包括第三电路区412或第四电路区413。半导体衬底的第三电路区可以布置在半导体衬底103的功率器件区102和半导体衬底103的第三边缘之间。半导体衬底的第四电路区可以布置在半导体衬底103的功率器件区102和半导体衬底的第四边缘之间。附加地，功率器件区102可以布置在第三电路区和第四电路区之间。
附加地或可选地，（在功率半导体器件400的顶视图中）第一电路区106、第二电路区108、第三电路区和第四电路区可以横向围绕功率器件区102。例如，第一电路区106、第二电路区108、第三电路区和第四电路区可以占据半导体衬底103的围绕功率器件区102（例如，在其周围）的横向区域。
替换地，半导体衬底103可以包括第一边缘终止区412来代替第三电路区。附加地或可选地，半导体衬底103可以包括第二边缘终止区413来代替第四电路区。
第一边缘终止区412可以布置在半导体衬底103的功率器件区102和半导体衬底103的第三边缘414之间。第二边缘终止区413可以布置在半导体衬底103的功率器件区102和半导体衬底103的第四边缘415之间。
第一边缘终止区412的最低（或最小）横向尺寸de1和第二边缘终止区413的最低横向尺寸de2可以是在半导体衬底103的第一边缘109与第一电路区106之间的边缘终止区的最低横向尺寸的至少5倍（或至少10倍）。例如，第一边缘终止区412的最低横向尺寸和第二边缘终止区413的最低横向尺寸可以是布置在第一电路区106中的第一电路的晶体管的源极/漏极区与半导体衬底103的第一边缘109之间的最低横向尺寸的至少5倍。附加地或可选地，第一边缘终止区的最低（或最小）横向尺寸和第二边缘终止区的最低横向尺寸可以是半导体衬底103的第一边缘109的横向长度l1（或第二边缘111的横向长度l2）的至少10%。例如，第一边缘终止区的最低（或最小）横向尺寸和第二边缘终止区的最低横向尺寸可以在100 µm与500 µm之间（或者例如在150µm与450 µm之间、或者例如在200 µm与400 µm之间）。
第一边缘终止区412和第二边缘终止区413可以是非有源区域。非有源区域可以看作不具有电气功能的储热器（例如，用于热耗散）。
与以上或以下描述的示例有关提到了更多细节和方面。在图4中示出的示例可以包括对应于与以上（例如，图1至3）或以下（图5至9）描述的一个或多个示例或所提出的概念有关而提到的一个或多个方面的一个或多个可选附加特征。
图5示出功率半导体器件500的示意性图示。例如，图5示出包括功率半导体器件500的可能接线的功率半导体器件500的顶视图的示意性图示。
功率半导体器件500可以进一步包括在半导体衬底103的功率器件区102之上（或者穿过其）延伸的至少一个电气互连518（或者例如多个电气线或互连）。所述至少一个电气互连518可以将布置在第一电路区106中的第一电路连接到布置在第二电路区108中的第二电路。所述至少一个电气互连518的至少部分可以是形成在半导体衬底103中或半导体衬底103之内的金属层（例如，接线或连接线）。所述至少一个电气互连518可以与功率器件区102之内的至少一个功率晶体管电气绝缘。至少一个电气线518可以是（或者可以包括）在第一逻辑区域（例如，第一电路区106）和与第一逻辑区域分离的第二逻辑区域（例如，第二电路区108）之中的一个或多个连接层。连接层可以通过芯片布局来实现。
所述（或每个）电气互连518可以将布置在第一电路区106中的第一电路的一个或多个电路部件连接到布置在第二电路区108中的第二电路的至少一个或多个电路部件。例如，第一电路的一个或多个电路部件和第二电路的一个或多个电路部件可以经由电气互连518连接以形成栅极控制电路，所述栅极控制电路被配置成生成用于控制功率器件区102中的功率晶体管的栅极电压的栅极控制信号。可选地，第一电路的一个或多个电路部件和第二电路的一个或多个电路部件可以是彼此不同的部件。例如，第一电路105和第二电路107可以每个都是功率半导体器件100的相同逻辑、控制和/或传感器电路的子电路。
替换地或可选地，第二电路107可以包括功率半导体器件600的所有传感器电路（例如，传感器部件）。例如，第一电路的一个或多个电路部件可以包括栅极控制部件或逻辑部件。例如，第一电路可以包括内部功率供应电路、静电放电（ESD）保护电路、驱动器逻辑电路和/或栅极控制和电荷泵电路。第二电路可以包括电压传感器电路、过温度电路、用于感性负载的箝位电路、过电流开关限制电路、负载电流感测和开路负载检测电路、和/或正向电压降检测电路。
功率半导体器件500可以进一步包括电气连接（接合）在半导体衬底的电气衬垫和载体（例如，引线框架）的引脚之间的多个电气导线。例如，所述多个电气导线中的第一组电气导线517可以电气连接到功率器件区102中的至少一个功率晶体管的电气衬垫。可选地，第一组电气导线517可以是65 µm电气导线，并且当连接到功率器件区102时可以布置在两个或三个行中。例如，取决于芯片尺寸，用于DMOS区域的导线接合布置可以保持相同，或者可以被实施为三行概念。可选地，导线的数量可以基于导线直径的增加而降低。
所述多个电气导线中的第二组电气导线515可以电气连接到半导体衬底103的第一电路区106中的第一电路的电气衬垫。附加地，所述多个电气导线中的第三组电气导线519可以电气连接到半导体衬底103的电路区108中的第二电路的电气衬垫。
由于所述至少一个电气互连518将布置在第一电路区106中的第一电路的一个或多个电路部件连接到布置在第二电路区108中的第二电路的一个或多个电路部件，所以如果仅仅一个电路区（例如，第一电路区106）布置在半导体衬底103中，并且如果功率半导体器件的所有栅极控制电路和传感器电路都被布置在第一电路区106中，则连接到功率半导体输出（例如，引脚布局）的输出端子的外部引脚的数量可以与外部引脚的数量相同。
功率器件区102（例如，DMOS区域或区）的面积或尺寸可以取决于功率器件区102是高欧姆还是低欧姆器件区。例如，可以改变功率器件区的面积或尺寸（例如，可以减小宽度和/或可以增加长度）以保持面积相同或以增加面积。此外，管芯底座布局改变可能不是必要的。
与以上或以下描述的示例有关提到了更多细节和方面。在图5中示出的示例可以包括对应于与以上（例如，图1至4）或以下（图6至9）描述的一个或多个示例或所提出的概念有关而提到的一个或多个方面的一个或多个可选附加特征。
图6示出功率半导体器件600的示意性图示。
功率半导体器件600可以包括包含多个功率器件区的半导体衬底。功率半导体器件600可以包括布置在半导体衬底的（第一）功率器件区中的至少一个功率晶体管101。功率半导体器件600可以进一步包括布置在半导体衬底的第二功率器件区中的至少一个功率晶体管601。
功率半导体器件600可以进一步包括布置在半导体衬底的第一电路区中的第一电路105（通道0）。功率半导体器件600可以进一步包括布置在半导体衬底的第二电路区中的第二电路107（通道1）。第一电路105和第二电路107可以每个都包括栅极控制电路和传感器电路中的至少一个。例如，第一电路105和第二电路107可以每个都包括栅极控制电路和传感器电路中的至少部分。栅极控制电路可以配置为生成功率晶体管101的栅极控制信号（例如，栅极电压）。栅极控制信号可以用于控制和/或接通（或切断）功率晶体管101。栅极控制信号可以由第一电路105和/或第二电路107生成。传感器电路可以配置为生成指示感测到的片上参数（例如，温度和/或电流）的传感器信号。传感器信号可以控制将被提供到功率晶体管101的栅极电压。传感器信号可以由第一电路105和/或第二电路107生成。附加地或可选地，第一电路105和第二电路107可以每个都包括控制和保护电路中的至少部分。
第一电路105和第二电路107可以每个都包括以下电路部件中的至少一个：内部功率供应电路634、ESD保护电路635、驱动器逻辑电路636、栅极控制和电荷泵电路637、电压传感器电路638、过温度电路639、用于感性负载的箝位电路641、过电流开关限制电路642、负载电流感测和开路负载检测电路643、以及正向电压降检测电路644。过温度电路639可以连接到温度传感器652。例如，每个功率器件区可以包括配置为测量功率器件区的温度的温度传感器652。可选地，第一电路105和第二电路107可以具有同样的（例如相同的）电路部件。例如，栅极控制电路和传感器电路可以划分在第一电路区和第二电路区之间。例如，第二电路107可以是或者可以包括与通道0（第一电路105）等同的控制和保护电路。
可选地或替换地，第二电路107可以包括功率半导体器件600的所有传感器电路（例如，传感器部件）。例如，第二电路107可以包括电压传感器电路638、过温度电路639、用于感性负载的箝位电路641、过电流开关限制电路642、负载电流感测和开路负载检测电路643、和/或正向电压降检测电路644。附加地，第一电路105可以包括内部功率供应电路634、ESD保护电路635、驱动器逻辑电路636和/或栅极控制和电荷泵电路637，而没有传感器部件。
第一电路105可以被配置为使得，在布置于第一功率器件区中的功率晶体管101的导通状态期间和/或在布置于第二功率器件区中的功率晶体管601的导通状态期间，由第一电路105传导的最高电流小于100 mA。最高电流可以是在功率晶体管601的导通状态期间第一电路105的一个电气互连中的最大电流，和/或它可以是在功率晶体管601的导通状态期间由第一电路105的所有电气互连同时载送的最大电流。附加地，第二电路107可以被配置为使得，在布置于第一功率器件区中的功率晶体管101的导通状态期间和/或在布置于第二功率器件区中的功率晶体管601的导通状态期间，由第二电路107传导的最高电流小于100mA。布置在第一电路区106和第二电路区108中的晶体管的击穿电压可以小于10 V（或者例如小于8 V、或者例如小于5 V）。
功率半导体器件600可以包括被配置为向功率半导体器件600供应电压（例如，电池电压）的电压供应（Vs）端子631。电压供应（Vs）端子631可以连接（例如，直接连接）到功率半导体器件600的冷却接头。电压供应（Vs）端子631可以连接（例如，直接连接）到布置在第一功率器件区中的功率晶体管101的第一源极/漏极区。功率半导体器件600可以进一步包括连接（例如，直接连接）到布置在第一功率器件区中的功率晶体管101的第二源极/漏极区的（第一）输出（Out0）端子632。附加地，第一输出端子632可以连接到功率半导体器件600的一个或多个引脚（例如，引脚12、13、14）。附加地或可选地，提供到电压供应端子631的供应电压可以处于-0.3V与28 V之间。附加地或可选地，功率晶体管处的电压VDS可以小于41 V。
第一输出端子632可以提供来自通道0的受保护的高侧功率输出。所述至少一个功率晶体管101可以配置成使得，穿过所述至少一个功率晶体管101传导的总电流中的至少部分被提供到功率半导体器件600的第一输出端子632。在布置于第一功率器件区中的功率晶体管101的导通状态下，在电压供应端子631和第一输出端子632之间传导的总电流可以是至少250 mA（或者例如至少500 mA、或者例如至少750 mA、或者例如至少1A、或者例如至少10A、或者例如在10A和50A之间）。例如，穿过功率晶体管的电流（IDS）可以在40 A至50A之间。
功率半导体器件600可以进一步包括连接（例如，直接连接）到布置在第二功率器件区中的功率晶体管601的第二源极/漏极区的第二输出（Out1）端子633。附加地，第二输出端子633可以连接到功率半导体器件600的一个或多个引脚（例如，引脚8、9、10）。
第二输出端子633可以提供来自通道1的受保护的高侧功率输出。电压供应（Vs）端子631可以连接（例如，直接连接）到布置在第二功率器件区中的功率晶体管601的第一源极/漏极区。在布置于第二功率器件区中的功率晶体管601的导通状态下，在电压供应端子631和第二输出端子633之间传导的总电流可以是至少250 mA（或者例如至少500 mA、或者例如至少750 mA、或者例如至少1A、或者例如至少10A、或者例如在10A和50A之间）。
功率半导体器件600可以进一步包括连接到第一电路105和/或第二电路107的接地端子645（GND），其中接地端子645被配置成向第一电路105和/或第二电路107提供接地连接。附加地，接地端子645可以连接到功率半导体器件600的引脚（例如，引脚1）。附加地或可选地，通过接地端子645的电流可以处于-10 mA与10 mA之间。
功率半导体器件600可以进一步包括第一输入端子646（例如，输入通道0 IN0），其可以连接到第一电路105的ESD保护电路635。第一输入端子646可以向功率半导体器件600提供输入信号以用于通道0（第一电路105）激活。附加地，第一输入端子646可以连接到功率半导体器件600的引脚（例如，引脚2）。附加地或可选地，提供到第一输入端子646的电压可以处于-0.3V与6 V之间。
功率半导体器件600可以进一步包括诊断使能（DEN）端子647，其可以连接到第一电路105的ESD保护电路635（和/或连接到第二电路107的ESD保护电路）。诊断使能端子647可以向功率半导体器件600提供数字信号以使能和/或禁用对功率半导体器件600的诊断。附加地，诊断使能端子647可以连接到功率半导体器件600的引脚（例如，引脚3）。附加地或可选地，提供到诊断使能端子647的电压可以处于-0.3V与6 V之间。
功率半导体器件600可以进一步包括感测（IS）端子651，其可以连接到第一电路105的ESD保护电路635（和/或连接到第二电路107的ESD保护电路）。感测端子651可以载送来自功率半导体器件600的所选通道（例如，通道0或通道1）的感测电流。附加地，感测端子651可以连接到功率半导体器件600的引脚（例如，引脚4）。附加地或可选地，通过感测端子651的电流可以处于-25 mA与50 mA之间。
功率半导体器件600可以进一步包括诊断选择（DSEL）端子648，其可以连接到第一电路105的ESD保护电路635（和/或连接到第二电路107的ESD保护电路）。诊断选择端子648可以向功率半导体器件600提供数字信号以选择要被诊断的通道（例如，通道0或者通道1）。附加地，诊断选择端子648可以连接到功率半导体器件600的引脚（例如，引脚5）。附加地或可选地，提供到诊断选择端子648的电压可以处于-0.3V与6 V之间。
功率半导体器件600可以进一步包括第二输入端子649（例如，输入通道1 IN1），其可以连接到第二电路107的ESD保护电路635。第二输入端子649可以向功率半导体器件600提供输入信号以用于通道1（第二电路107）激活。附加地，第二输入端子649可以连接到功率半导体器件600的引脚（例如，引脚6）。附加地或可选地，提供到第二输入端子649的电压可以处于-0.3V与6 V之间。
半导体衬底的端子（例如，衬垫）可以连接到功率半导体器件600的外部引脚（例如，引线框架的金属引线）。在印刷电路板上，给定通道的所有输出引脚可以连接在一起。输出的所有引脚可以在内部连接在一起。印刷电路板迹线可以被设计成禁得起可能流动的最高电流。可选地或附加地，功率半导体器件600的一个或多个引脚（例如，引脚7、11）不被连接到半导体衬底。例如，一个或多个引脚可以不提供到芯片的内部连接。
与以上或以下描述的示例有关提到了更多细节和方面。在图6中示出的示例可以包括对应于与以上（例如，图1至5）或以下（图7至9）描述的一个或多个示例或所提出的概念有关而提到的一个或多个方面的一个或多个可选附加特征。
图7示出功率半导体器件700的示意性图示。例如，图7示出功率半导体器件700的侧视图的示意性图示。
功率半导体器件700包括半导体衬底103、管芯底座752以及布置在半导体衬底103和管芯底座752之间的管芯附接材料753。
半导体衬底103包括布置在半导体衬底103的功率器件区102中的至少一个功率晶体管。半导体衬底103进一步包括布置在半导体衬底103的第一电路区106中的第一电路。半导体衬底103进一步包括布置在半导体衬底103的第二电路区108中的第二电路。半导体衬底103的第一电路区106布置在半导体衬底103的第一边缘109处。半导体衬底103的第二电路区108布置在半导体衬底103的第二边缘111处。功率器件区102布置在第一电路区106和第二电路区108之间。
由于第一电路区106被布置在功率器件区102和半导体衬底103的第一边缘109之间，并且第二电路区108被布置在功率器件区102和半导体衬底103的第二边缘111之间，所以可以实现对于管芯附接过程的改进（或益处）。例如，代替在功率器件区102下面，即使在芯片边缘处存在不足的材料，不足（缺失）的管芯附接部753也将位于第一电路区106和第二电路区108中的至少一个下面（例如，在逻辑区域下面）。因此，在功率器件的操作期间（例如，在布置于功率器件区102中的功率晶体管的导通状态期间），温度增加将不会导致器件处的过热和/或电气故障。附加地，逻辑区域不会变热太多。附加地或可选地，由于低功率耗散，在逻辑区域以下的管芯附接部的润湿状况可能不太重要。附加地或可选地，逻辑区域可以布置在两个芯片侧上并且可以充当用于散热的储热器。
功率半导体器件700包括功率器件区102（例如，DMOS区），第一电路区106（例如，逻辑区域或区）和第二电路区108（例如，逻辑区域或区）。
半导体衬底103的第一电路区106（例如，半导体管芯）可以布置在半导体衬底103的功率器件区102和半导体衬底103的第一边缘109之间。半导体衬底103的第二电路区108可以布置在半导体衬底103的功率器件区102和半导体衬底103的第二边缘111之间。附加地，功率器件区102可以布置在第一电路区106和第二电路区108之间。
功率半导体器件700可以包括载体752（例如，管芯底座）。半导体衬底103的背侧（例如，背部横向表面）可以经由粘附材料753（例如，管芯附接材料）而附接到载体752。粘附材料753可以在至少功率器件区102的（整个）横向区域之上并且在小于半导体衬底103的总横向区域之上与半导体衬底103的背侧接触。
与以上或以下描述的示例有关提到了更多细节和方面。在图7中示出的示例可以包括对应于与以上（例如，图1至6）或以下（图8至9）描述的一个或多个示例或所提出的概念有关而提到的一个或多个方面的一个或多个可选附加特征。
图8示出功率半导体器件800的示意性图示。例如，图8示出功率半导体器件800的顶视图的示意性图示。
功率半导体器件800包括一个或多个功率器件区102，其包括半导体衬底103的具有大于0.1A/mm2（或者例如大于0.2A/mm2、或者例如大于0.3A/mm2、或者例如大于0.5A/mm2）的电流密度的所有区域。半导体衬底的由一个或多个功率器件区占据的横向区域是半导体衬底的总横向区域的至少20%。
半导体衬底103的一个或多个功率器件区和第一边缘109之间的最低横向距离dp1是半导体衬底103的第一边缘的横向长度l1的至少10%。
一个或多个功率器件区和半导体衬底的第二边缘111之间的最低横向距离dp2是半导体衬底的第一边缘的横向长度l1或第二边缘的横向长度l2的至少10%。
由于一个或多个功率器件区和半导体衬底103的第一边缘109以及第二边缘111之间的最低横向距离是半导体衬底103的第一边缘的横向长度的至少10%，所以可以改进从半导体衬底的功率器件区102的散热和/或热量耗散。例如，在功率器件区与第一边缘109以及第二边缘111之间的半导体衬底区可以用作可以允许功率半导体器件800的较高操作温度的储热器和/或散热器。由于远离功率器件区102的改进的散热和/或热耗散，可以改进功率半导体器件800的可靠性。
功率器件区102可以是半导体衬底103的具有大于0.1A/mm2（或者例如大于0.2A/mm2、或者例如大于0.3A/mm2、或者例如大于0.5A/mm2）的电流密度的区。一个或多个功率器件区102可以包括半导体衬底103的具有大于0.1A/mm2（或者例如大于0.2A/mm2、或者例如大于0.3A/mm2、或者例如大于0.5A/mm2）的电流密度的所有区域。换言之，半导体衬底103的具有大于0.1A/mm2（或者例如大于0.2A/mm2、或者例如大于0.3A/mm2、或者例如大于0.5A/mm2）的电流密度的任何区域或区可以是功率器件区102。电流密度可以是（或者可以是指）在布置于功率器件区102中的功率晶体管的导通状态期间在一个时间间隔期间的电流密度。
在每个功率器件区之间的最低（或最小）横向距离可以是至少10 µm（或者例如至少50 µm、或者例如至少100 µm）。例如，布置在第一功率器件区中的功率晶体管的源极/漏极区和布置在第二功率器件区中的（最接近或最近的）功率晶体管的源极/漏极区之间的最低横向距离可以是至少10 µm（或者例如至少50 µm、或者例如至少100 µm）。
在功率器件区102和半导体衬底103的第一边缘109之间的最低（或最小）横向距离dp1可以是半导体衬底103的第一边缘109的（最高或最大）横向长度（例如，横向尺寸）的至少10%（或者例如至少15%、或者例如至少20%）。例如，功率器件区102和半导体衬底103的第一边缘109之间的最低（或最小）横向距离可以是功率器件区102的功率晶体管101的源极/漏极掺杂区和半导体衬底103的第一边缘109之间的最低（或最小）横向距离。
在功率器件区102和半导体衬底103的第二边缘111之间的最低（或最小）横向距离dp2可以是半导体衬底103的第一边缘109（和/或第二边缘111）的（最高或最大）横向长度（例如，横向尺寸）的至少10%（或者例如至少15%、或者例如至少20%）。例如，功率器件区102和半导体衬底103的第二边缘111之间的最低（或最小）横向距离可以是功率器件区102的功率晶体管101的源极/漏极掺杂区和半导体衬底103的第二边缘111之间的最低（或最小）横向距离。
布置于半导体衬底103中的任何功率晶体管（例如，功率晶体管的源极/漏极区）之间的最低（或最小）横向距离可以是半导体衬底103的第一边缘109的（最高或最大）横向长度（例如，横向尺寸）的至少10%（或者例如至少15%、或者例如至少20%）。例如，布置于一个或多个功率器件区102中的所有功率晶体管，离半导体衬底103的每个边缘，可以布置在半导体衬底103的第一边缘109的横向长度的至少10%的最低（或最小）横向距离处。
与以上或以下描述的示例有关提到了更多细节和方面。在图8中示出的示例可以包括对应于与以上（例如，图1至7）或以下（图8至9）描述的一个或多个示例或所提出的概念有关而提到的一个或多个方面的一个或多个可选附加特征。
图9示出用于形成半导体器件的方法900的流程图。
方法900包括在半导体衬底中形成（910）多个掺杂区。所述多个掺杂区包括：将在半导体衬底的功率器件区中形成的功率晶体管的至少一个掺杂区、将在半导体衬底的第一电路区中形成的第一电路的至少一个掺杂区、以及将在半导体衬底的第二电路区中形成的第二电路的至少一个掺杂区。将要形成的功率晶体管被配置为在功率晶体管的导通状态下传导功率半导体器件的两个端子之间的总电流的至少一部分。在功率晶体管的导通状态下，穿过功率器件区在功率半导体器件的两个端子之间传导的总电流是至少250 mA。将被形成的第一电路被配置为使得在功率晶体管的导通状态期间由第一电路传导的最高电流小于100mA。将被形成的第二电路被配置为使得在功率晶体管的导通状态期间由第二电路传导的最高电流小于100 mA。
半导体衬底的第一电路区布置在半导体衬底的第一边缘处。半导体衬底的第二电路区布置在半导体衬底的第二边缘处。功率器件区布置在第一电路区和第二电路区之间。
该方法900进一步包括形成（920）连接到所述至少一个功率晶体管的两个端子。
由于以下各项的形成：将在半导体衬底的功率器件区中形成的功率晶体管的至少一个掺杂区、将在半导体衬底的第一电路区中形成的第一电路的至少一个掺杂区、以及将在半导体衬底的第二电路区中形成的第二电路的至少一个掺杂区，可以改进从半导体衬底的功率器件区的散热和/或热耗散。例如，第一电路区和第二电路区可以用作可以允许功率半导体器件的较高操作温度的储热器和/或散热器。由于通过第一电路区和第二电路区的远离功率器件区的改进的散热和/或热耗散，可以改进功率半导体器件的可靠性。
功率晶体管的至少一个掺杂区可以例如是功率晶体管的第一源极/漏极掺杂区、第二源极/漏极掺杂区、和/或主体区。第一电路和第二电路的至少一个掺杂区可以是第一电路和第二电路的晶体管的源极/漏极掺杂区和/或第一电路和第二电路的晶体管的主体区。
方法900可以包括在形成功率晶体管的至少一个掺杂区、第一电路的至少一个掺杂区、以及第二电路的至少一个掺杂区之后形成连接到所述至少一个功率晶体管的两个端子。例如，形成两个端子可以包括形成连接到所述至少一个功率晶体管的第一源极/漏极掺杂区的至少一个电气互连，以及连接到所述至少一个功率晶体管的第二源极/漏极掺杂区的至少一个电气互连。
与以上或以下描述的示例有关提到了更多细节和方面。在图9中示出的示例可以包括对应于与以上（例如，图1至8）或以下描述的一个或多个示例或所提出的概念有关而提到的一个或多个方面的一个或多个可选附加特征。
各种示例涉及用于改进的热耗散和热性能的SMART芯片设计。示例涉及或多或少在管芯的中心并且或多或少对称地的SMART器件的DMOS/功率区域的设计。各种示例涉及功率半导体器件的管芯附接部和芯片布局。
连同先前详述的示例和图中的一个或多个提到和描述的方面和特征（例如，功率半导体器件、至少一个功率晶体管、两个端子、功率晶体管的导通状态、功率器件区、第一电路、第一电路区、第二电路、第二电路区、第三电路、第三电路区、第四电路、第四电路区、第一边缘终止区、第二边缘终止区、半导体衬底、尺寸、长度和面积），也可以与其他示例的一个或多个组合以便取代其他示例的相似特征或者以便附加地将该特征引入其他示例。
示例进一步地可以是或者涉及计算机程序，所述计算机程序具有用于当在计算机或处理器上实行所述计算机程序时执行以上方法中的一个或多个的程序代码。各种以上描述的方法的步骤、操作或过程可以由经编程的计算机或处理器执行。示例也可以覆盖程序存储装置，诸如数字数据存储介质，其是机器、处理器或计算机可读的并且编码指令的机器可执行、处理器可执行或计算机可执行的程序。指令执行或导致执行以上描述的方法的动作中的一些或所有。程序存储装置可以包括或者是例如数字存储器、磁性存储器介质，诸如磁盘和磁带、硬盘驱动器或光学可读数字数据存储介质。另外的示例也可以覆盖被编程以执行以上描述的方法的动作的计算机、处理器或控制单元，或者被编程以执行以上描述的方法的动作的（现场）可编程逻辑阵列（（F）PLA）或（现场）可编程门阵列（（F）PGA）。
该描述和附图仅仅图示本公开的原理。此外，在本文中记载的所有示例主要旨在明确地仅用于教学目的，以帮助读者理解本公开的原理和（一个或多个）发明人为促进现有技术所贡献的概念。本文中记载本公开的原理、方面和示例的所有陈述以及其具体示例旨在包括其等同物。
框图例如可以图示实施本公开的原理的高层级电路图。相似地，流程图、流程图标、状态转换图、伪代码等等可以表示各种过程、操作或步骤，其可以例如大体上表示在计算机可读介质中并且如此由计算机或处理器执行，无论这样的计算机或处理器是否被明确示出。在本说明书中或者在权利要求中公开的方法可以由具有用于执行这些方法的各个动作中的每个的装置的设备来实施。
应当理解的是，在本说明书或权利要求中公开的多个动作、过程、操作、步骤或功能的公开可以不被解释为在具体的顺序内，除非例如由于技术原因而另外明确地或暗含地声明。因此，多个动作或功能的公开将不把这些限制于特定顺序，除非这样的动作或功能由于技术原因而是不可互换的。此外，在一些示例中，单个动作、功能、过程、操作、或步骤可以分别包括或者可以分解成多个子动作、子功能、子过程、子操作或子步骤。除非明确地排除，否则这样的子动作可以被包括并且作为该单个动作的公开的一部分。
此外，所附权利要求由此被并入详细描述中，其中每个权利要求可以独立作为单独的示例。虽然每个权利要求可以独立作为单独的示例，但是要指出的是，尽管从属权利要求在权利要求书中可以是指与一个或多个其他权利要求的具体组合，但是其他示例也可以包括该从属权利要求与每个其他从属或独立权利要求的主题的组合。这种组合在本文中被明确提出，除非声明了某一具体组合不是意图的。此外，旨在还使一个权利要求的特征包括于任何其他独立权利要求，即使该权利要求不直接从属于该独立权利要求。

Claims (21)

1.一种功率半导体器件（100、200、300、400、500、600、700、800），包括：
布置在半导体衬底（103）的功率器件区（102）中的至少一个功率晶体管（101）；
布置在半导体衬底（103）的第一电路区（106）中的第一电路（105）；以及
布置在半导体衬底（103）的第二电路区（108）中的第二电路（107），
其中，半导体衬底（103）的第一电路区（106）布置在半导体衬底（103）的第一边缘（109）处，
其中，半导体衬底（103）的第二电路区（108）布置在半导体衬底（103）的第二边缘（111）处，以及
其中，功率器件区（102）被布置在第一电路区（106）和第二电路区（108）之间，
其中，功率晶体管（101）被配置为在功率晶体管（101）的导通状态下传导功率半导体器件的两个端子之间的总电流的至少一部分，
其中，在功率晶体管（101）的导通状态下，穿过功率器件区（102）在功率半导体器件的两个端子之间传导的总电流是至少250 mA，
其中，第一电路（105）被配置为使得在功率晶体管（101）的导通状态期间由第一电路（105）传导的最高电流小于100 mA，以及
其中，第二电路（107）被配置为使得在功率晶体管（101）的导通状态期间由第二电路（107）传导的最高电流小于100 mA。
2.根据权利要求1所述的功率半导体器件，其中，半导体衬底（103）的由功率器件区（102）占据的横向区域是半导体衬底（103）的总横向区域的至少20%。
3.根据权利要求2所述的功率半导体器件，其中，半导体衬底的由功率器件区（102）占据的横向区域占据半导体衬底的横向区域的中心部分，
其中，中心部分包括布置在半导体衬底的中心处的中心点，以及
其中，中心部分的最低横向尺寸是半导体衬底的第一边缘的横向长度或第二边缘的横向长度的至少20%。
4.根据权利要求1所述的功率半导体器件，其中，布置在第一电路区（106）中的晶体管的源极/漏极掺杂区和布置在功率器件区（102）中的功率晶体管（101）的源极/漏极掺杂区之间的最高距离小于10 µm。
5.根据权利要求1所述的功率半导体器件，其中，功率器件区（102）和半导体衬底的第一边缘（109）之间的最低横向距离是半导体衬底的第一边缘（109）的横向长度的至少10%，以及
其中，功率器件区（102）和半导体衬底的第二边缘（111）之间的最低横向距离是半导体衬底的第一边缘（109）的横向长度的至少10%。
6.根据权利要求1所述的功率半导体器件，其中，功率器件区（102）和半导体衬底的每个边缘（109、111、414、415）之间的最低横向距离是第一边缘（109）的横向长度的至少10%。
7.根据权利要求1所述的功率半导体器件，其中，第一电路（105）和第二电路（107）每个都包括以下各项中的至少一个：被配置为生成功率晶体管的栅极控制信号的栅极控制电路，以及被配置为生成指示感测到的片上参数的传感器信号的传感器电路。
8.根据权利要求1所述的功率半导体器件，其中第二电路（107）包括功率半导体器件的所有传感器电路。
9.根据权利要求1所述的功率半导体器件，进一步包括在功率器件区（102）之上延伸以将布置在第一电路区（106）中的第一电路（105）连接到布置在第二电路区（108）中的第二电路（107）的电气互连（518）。
10.根据权利要求1 所述的功率半导体器件，其中，功率半导体器件的两个端子之一是功率半导体器件的输出端子（632）。
11.根据权利要求1 所述的功率半导体器件，其中，在功率晶体管（101）的导通状态期间由第一电路（105）传导的最高电流是在功率半导体器件的两个端子之间由第一电路（105）传导的电流，并且其中，在功率晶体管（101）的导通状态期间由第二电路（107）传导的最高电流是在功率半导体器件的两个端子之间由第二电路（107）传导的电流。
12.根据权利要求1所述的功率半导体器件，进一步包括布置在半导体衬底的第三电路区（412）中的第三电路，其中第三电路被配置为使得在功率晶体管（101）的导通状态期间由该第三电路传导的最高电流小于100 mA；以及
布置在半导体衬底的第四电路区（413）中的第四电路，其中第四电路被配置为使得在功率晶体管的导通状态期间由该第四电路传导的最高电流小于100 mA，
其中，半导体衬底的第三电路区（412）被布置在半导体衬底的功率器件区（102）和半导体衬底的第三边缘（414）之间，
其中，半导体衬底的第四电路区（413）被布置在半导体衬底的功率器件区（102）和半导体衬底的第四边缘（415）之间。
13.根据权利要求1所述的功率半导体器件，其中，半导体衬底（103）进一步包括从半导体衬底的功率器件区（102）延伸到半导体衬底的第三边缘（414）的第一边缘终止区（412），以及从半导体衬底的功率器件区（102）延伸到半导体衬底的第四边缘（415）的第二边缘终止区（413），
其中，没有电路被布置在半导体衬底的第一边缘终止区（412）和半导体衬底的第二边缘终止区（413）中。
14.根据权利要求1所述的功率半导体器件，其中，功率晶体管包括并联连接的多个晶体管单元，其中所述功率晶体管在功率晶体管的导通状态下传导至少250 mA。
15.根据权利要求1所述的功率半导体器件，其中，功率晶体管（101）的击穿电压是至少10 V。
16.根据权利要求1所述的功率半导体器件，其中，布置在第一电路区（106）和第二电路区（108）中的晶体管的击穿电压小于10 V。
17.根据权利要求1所述的功率半导体器件，其中，半导体衬底（103）的背侧经由粘附材料（753）被附接到载体（752），其中粘附材料（753）在至少功率器件区（102）的横向区域之上并且在小于半导体衬底（103）的总横向区域之上与半导体衬底（103）的背侧接触。
18.根据权利要求1所述的功率半导体器件，进一步包括布置在半导体衬底的第二功率器件区中的至少一个功率晶体管（601），
其中，布置在第二功率器件区中的功率晶体管（601）被配置为在布置于第二功率器件区中的功率晶体管（601）的导通状态下传导功率半导体器件的两个端子（631、633）之间的总电流的至少一部分，其中在布置于第二功率器件区中的功率晶体管（601）的导通状态下穿过第二功率器件区在功率半导体器件的两个端子之间传导的总电流是至少250 mA。
19.一种功率半导体器件（100、200、300、400、500、600、700、800），包括：
一个或多个功率器件区（102），其包括半导体衬底的具有大于0.1A/mm2的电流密度的所有区域，
其中，半导体衬底（103）的由一个或多个功率器件区（102）占据的横向区域是半导体衬底（103）的总横向区域的至少20%，
其中，一个或多个功率器件区（102）和半导体衬底的第一边缘（109）之间的最低横向距离是半导体衬底的第一边缘（109）的横向长度的至少10%，以及
其中，一个或多个功率器件区（102）和半导体衬底的第二边缘（111）之间的最低横向距离是半导体衬底的第一边缘（109）或第二边缘（111）的横向长度的至少10%。
20.一种功率半导体器件（700），包括：
半导体衬底（103）；
管芯底座（752）；以及
布置在半导体衬底（103）和管芯底座（752）之间的管芯附接材料（753），
其中半导体衬底（103）包括：
布置在半导体衬底（103）的功率器件区（102）中的至少一个功率晶体管；
布置在半导体衬底（103）的第一电路区（106）中的第一电路；以及
布置在半导体衬底（103）的第二电路区（108）中的第二电路，
其中，半导体衬底（103）的第一电路区（106）被布置在半导体衬底（103）的第一边缘（109）处，
其中，半导体衬底（103）的第二电路区（108）被布置在半导体衬底（103）的第二边缘（111）处，以及
其中，功率器件区（102）被布置在第一电路区（106）和第二电路区（108）之间，
其中，功率晶体管被配置为在功率晶体管的导通状态下传导功率半导体器件的两个端子之间的总电流的至少一部分，
其中，在功率晶体管的导通状态下，穿过功率器件区（102）在功率半导体器件的两个端子之间传导的总电流是至少250 mA，
其中，第一电路被配置为使得在功率晶体管的导通状态期间由第一电路传导的最高电流小于100 mA，以及
其中，第二电路被配置为使得在功率晶体管的导通状态期间由第二电路传导的最高电流小于100 mA。
21.一种用于形成功率半导体器件的方法（900），该方法包括：
在半导体衬底中形成（910）多个掺杂区，
其中所述多个掺杂区包括：将在半导体衬底的功率器件区中形成的功率晶体管的至少一个掺杂区、将在半导体衬底的第一电路区中形成的第一电路的至少一个掺杂区、以及将在半导体衬底的第二电路区中形成的第二电路的至少一个掺杂区，
其中，半导体衬底的第一电路区被布置在半导体衬底的第一边缘处，
其中，半导体衬底的第二电路区被布置在半导体衬底的第二边缘处，
其中，功率器件区被布置在第一电路区和第二电路区之间；
其中，功率晶体管被配置为在功率晶体管的导通状态下传导功率半导体器件的两个端子之间的总电流的至少一部分，
其中，在功率晶体管的导通状态下，穿过功率器件区在功率半导体器件的两个端子之间传导的总电流是至少250 mA，
其中，第一电路被配置为使得在功率晶体管的导通状态期间由第一电路传导的最高电流小于100 mA，以及
其中，第二电路被配置为使得在功率晶体管的导通状态期间由第二电路传导的最高电流小于100 mA，以及
形成（920）连接到至少一个功率晶体管的两个端子。
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