CN105719951A - 超高压电阻器、半导体器件及其制造方法 - Google Patents

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Abstract

提供一种超高压电阻器、半导体器件及其制造方法。一个示例提供包括在半导体基底的阱区与多晶硅的电阻器之间具有预定厚度的绝缘体的半导体器件。所述绝缘体具有能够忍受超高电压的结构，因此允许在未增加半导体基底以及包括这样的电阻器的半导体器件的尺寸的情况下，制造能够承受超高电压的半导体器件。其他示例提供用于制造这样的半导体器件的方法。

Description

超高压电阻器、半导体器件及其制造方法
本申请要求于2014年12月22日提交到韩国知识产权局的第10-2014-0186348号韩国专利申请的优先权，该申请的公开通过引用全部包含于此。
技术领域
下面的描述涉及半导体器件。下面的描述还涉及超高压电阻器及其制造方法，所述超高压电阻器包括在多晶硅的电阻器与阱区之间形成具有预定厚度的绝缘体的半导体器件，以通过小尺寸的电阻器来施加超高电压。
背景技术
半导体器件包括存储单元阵列区域和外围区域。存储单元阵列被形成为具有用于存储数据的多个存储单元。外围区域被形成为具有电路器件，所述电路器件包括具有电阻器的供电电路、存储单元程序以及用于对删除和访问操作进行控制的控制电路。
形成在外围区域上的电路器件之中的存储器在半导体器件的电路操作中是重要的。使用金属层中的至少一个金属线来形成所述电阻器，所述电阻器可包括结型电阻器、多晶硅电阻器和金属电阻器。这样的结型电阻器对温度敏感，具有小的宽度，从而在电阻值方面具有巨大的改变。此外，因为其低的电阻值，金属电阻器难以包括具有高电阻值的电阻器。因此，在温度和电压方面具有小的改变的多晶硅电阻器最好用于生产具有高电阻值的电阻器。
通常，使用多晶硅电阻器的高压电阻器使用利用多个单元电阻器的分压方法，以提供高击穿电压特性。换言之，通过连接几个低电压的单元电阻器来潜在地形成高压电阻器。
通常，单元电阻器包括形成在半导体基底上的阱区、形成在阱区上的氧化层、以及形成在所述绝缘层上的多晶硅层。此外，两个端子形成在多晶硅层上，其中，每个端子被用作被提供电源电压的端子或接地端子。可选地，每个端子连接有用于分压的不同单元的邻近电阻器。
通常，当使用单元电阻器来形成高压电阻器(例如，形成400V的电阻器)时，使用两个单元电阻器。换言之，每个电阻器分别针对200V提供电阻，包括每个单元电阻器的阱区施加偏置。
因此，具有相对高的电压特性的电阻器可被形成在半导体器件上。
然而，使用如前面所述的每个单元电阻器的高压电阻器结构表现出下面的问题。
当施加高于前述的400V的电压时，由于使用分压方法，因此电阻器被形成有相应增加的另一阱区。在此情况下，因为增加了阱区，存在半导体基底的尺寸增大的问题，并且半导体器件也增大。
此外，由于需要偏置被施加到单元电阻器的阱区，因此，还额外需要用于提供偏置的电路组件。
同样地，由于因为讨论的需要在阱区施加偏置的电路特性而导致的半导体器件开发难度增加，因此用于制定具有半导体器件的设备的尺寸的研究开发变得困难。
发明内容
提供该发明内容用于以简化的形式介绍对在下面的具体实施方式中进一步描述的构思的选择。该发明内容不意在标识要求的主题的关键特征或必要特征，也不意在用于帮助确定要求的主题的范围。
下面的描述公开了能够在不增加半导体尺寸的同时承受超高电压的半导体器件电阻器。
此外，所述描述涉及半导体器件，所述半导体器件通过提供具有比其他方案小的面积的被配置为使用超高电压的电阻器，来实现功能改善和有效的产品设计。
根据本描述，进一步描述超高压电阻器、半导体器件以及相应的制造方法。
下面的描述涉及超高压电阻器，所述超高压电阻器包括在半导体基底上的一个阱区，并且连续地形成具有预定厚度的绝缘体和多晶硅的电阻器。所述超高压电阻器中的阱区是浮置阱区。
因此，由于即使超高压被施加到绝缘体，多晶硅与阱区之间的电压差也被减小，因此提供能够承受超高电压的电阻器。
因此，示例提供具有比基于另一分压方法的高压电阻器小的尺寸的高压电阻器。换言之，虽然尺寸更小，但是在没有由于更高的电压可能被施加而损坏的情况下，半导体芯片的尺寸被减小。因此实现功能改善和有效的产品设计。
在一个总体方面，一种用于制造高压电阻器的方法，包括：在半导体基底上形成阱区；在阱区的表面上形成第一绝缘体层；在第一绝缘体层的表面上形成第二绝缘体层；在第二绝缘体层的表面形成多晶硅层，其中，当形成第一绝缘体层时第一斜面区被包括，当形成第二绝缘体层时第二斜面区被包括。
第一绝缘体层可具有第一宽度，第二绝缘体层可具有第二宽度，第一宽度可小于第二宽度。
在另一个总体方面，一种半导体器件包括：用于第一器件的第一区域；用于第二器件的第二区域；用于第三器件的第三区域，其中，第一器件和第二器件分别包括晶体管，第三器件包括电阻器，第二器件和第三器件比第一器件在更高的电压工作，用于所述器件的各个区域具有不同的绝缘体厚度。
第三区域的绝缘体厚度可比第一区域的绝缘体厚度厚，并且比第二区域的绝缘体厚度厚。
第三区域的绝缘体厚度可大于或等于第二区域和第一区域的总绝缘体厚度。
第三器件可包括：半导体基底、位于所述半导体基底上的阱区、位于所述阱区的顶侧上的绝缘体层以及位于所述绝缘体层的顶侧上的多晶硅层。
所述阱区可以是浮置区。
所述绝缘体层可包括：第一绝缘体层和形成在第一绝缘体层上的第二绝缘体层，其中，第一绝缘体层被形成为具有第一斜面区，第二绝缘体层被形成为具有第二斜面区，所述绝缘体层的底部延伸到所述阱区。
第一绝缘膜还可以以堆叠布置的形式位于所述绝缘体层上。
所述绝缘体层可被配置为参照所述阱区的表面以预定的深度划沟道区。
第二绝缘体层还可位于所述沟道区的所述绝缘体层上。
所述半导体器件还可包括：位于所述阱区上的漂移区；位于所述漂移区上的低浓度掺杂区。
所述阱区可以是非浮置区。
所述半导体器件可直接在所述阱区施加偏置。
在另一个总体方面，一种半导体器件包括：包括第一晶体管的第一区域；包括第二晶体管的第二区域；包括电阻器的第三区域，其中，第二晶体管和电阻器分别比第一晶体管在更高的电压进行工作，用于第一晶体管、第二晶体管和电阻器的各个区域具有不同的绝缘体厚度。
第三区域的绝缘体厚度可比第一区域的绝缘体厚度厚，并且比第二区域的绝缘体厚度厚。
第三区域的绝缘体厚度可大于或等于第二区域和第一区域的总绝缘体厚度。
第三器件可包括：半导体基底、位于所述半导体基底上的阱区、位于所述阱区的顶侧上的绝缘体层以及位于所述绝缘体层的顶侧上的多晶硅层。
所述阱区可以是浮置区。
所述绝缘体层可包括：第一绝缘体层和形成在第一绝缘体层上的第二绝缘体层，其中，第一绝缘体层被形成为具有第一斜面区，第二绝缘体层被形成为具有第二斜面区，所述绝缘体层的底部延伸到所述阱区。
第一绝缘膜还可以以堆叠布置的形式位于所述绝缘体层上。
所述绝缘体层可被配置为参照所述阱区的表面以预定的深度划沟道区。
第二绝缘体层还可位于所述沟道区的所述绝缘体层上。
所述的半导体器件还可包括：位于所述阱区上得漂移区；位于所述漂移区域上的低浓度掺杂区。
所述阱区可以是非浮置区。
所述半导体器件可直接在所述阱区施加偏置。
从下面详细的描述、附图以及权利要求，其他特征和方面将是清楚的。
附图说明
图1是示出根据示例的超高压电阻器的侧视图；
图2是与图1相应的俯视图；
图3A至图3F是示出与图1相应的超高压电阻器制造方法的流程图；
图4A是示出可用作示例的半导体器件的俯视图；
图4B是与图4A相应的俯视图；
图5至图10是示出根据另一示例的超高压电阻器的侧视图；
图11是示出根据示例的超高压电阻器的电气特性的曲线图。
贯穿附图和具体实施方式，相同的标号表示相同的元件。附图可不按比例，并且为了清楚、说明和方便，附图中的元件的相对尺寸、比例和绘制可被夸大。
具体实施方式
提供下面详细的描述以帮助读者获得对在此描述的方法、设备和/或系统的全面理解。然而，在此描述的方法、设备和/或系统的各种改变、修改和等同物对本领域的普通技术人员将是清楚的。在此描述的操作的顺序仅是示例，除了必须以特定的顺序发生的操作之外，操作的顺序不受限于在此所阐述的顺序，而是可按照对本领域普通技术人员将是清楚的那样被改变。此外，为了更加清楚和简明，可省略本领域普通技术人员公知的功能和结构的描述。
在此描述的特征可被实施为不同的形式，并且将不被解释为受限于在此描述的示例。相反，已经提供了在此描述的示例，从而本公开将是彻底和完整的，并且将本公开的全部范围传达给本领域的普通技术人员。
除非另有说明，否则第一层“在”第二层或基底“上”的陈述应被解释为包括以下两种情况：所述第一层直接地接触所述第二层或基底的情况，在所述第一层与所述第二层或基底之间设置一个或多个其他层的情况。
描述相对空间关系的词语(诸如，“下面”、“下方”、“在……之下”、“下部”、“底部”、“上面”、“在……之上”、“顶部”、“左侧”和“右侧”)可被用于可用于方便地描述一个装置或元件与其他装置或元件之间的空间关系。这样的词语应被解释为包括附图中所示的方位以及在使用或操作中的其他方位的装置。例如，当装置在使用或操作中被翻转时，所述装置基于附图中所示的装置的方位包括在第一层之上设置的第二层的示例还包括所述装置。
在此使用的诸如“第一导电类型”和“第二导电类型”的表述可表示相对的导电类型(诸如，N导电类型和P导电类型)，在此描述的使用这样的表述的示例也包括互补的示例。例如，第一导电类型是N并且第二导电类型是P的示例包括第一导电类型是P并且第二导电类型是N的示例。
现在参照附图更加详细地描述特定的示例。
在下面的描述中，即使在不同的附图中，相同的附图标号也被用于相同的元件。提供在所述描述(诸如，详细的结构和元件)中定义的物品，以帮助全面理解本示例。因此，可在没有这些具体地定义的事项的情况下来实现所述示例是清楚的。此外，由于公知的功能或结构将使具有不必须细节的示例模糊，因此公知的功能或结构不被详细地描述。
虽然诸如“第一”或“第二”的表述被用于表示各种元件，但是该元件不意在被所述表述限制。所述表述仅被用于为了将一个元件与另一元件进行区分的目的。
因此，在此使用的所述表述仅为了解释特定实施例的目的，并且不意在限制本示例。除非另有说明，否则单数形式的表述包括复数含义。贯穿描述，表述“包括”或“具有”仅用于指定存在在此描述的特性、数量、步骤、操作、元件、组件或它们的组合，但不排除存在或添加一个或多个其它特性、数量、步骤、操作、元件、组件或它们的组合的可能性。
本示例提供超高压电阻器，所述超高压电阻器根据通过在半导体基底的阱区与多晶硅区之间形成绝缘层具有比根据可选的分压的方法的高压电阻器更小的尺寸。
以下，参照附图更加详细地示出根据本示例的超高压电阻器及其制造方法以及相应的半导体器件。
图1是根据示例的超高压电阻器的侧视图。
参照图1，半导体基底110被提供。该示例的半导体基底110是掺杂有具有低浓度的P型杂质的P型基底。在半导体基底110上形成三个阱区。
在半导体基底110的左侧阱区和右侧阱区上，形成与邻近器件电气隔离的区域。它们被称作第一隔离阱区120和第二隔离阱区130。
在第一隔离阱区120和第二隔离阱区130上形成P型阱区122、132，在P型阱区122和132上形成高浓度掺杂区域P+124、134。第一隔离阱区120和第二隔离阱区130是具有比P型阱区122、132低的浓度的P型。
此外，在第一隔离阱区120和第二隔离阱区130的顶侧的部分上形成作为用于器件之间的隔离的隔离层的硅的局部氧化(LOCOS)层140、150。
在第一隔离阱区120与第二隔离阱区130之间的半导体基底110的中部形成掺杂有与半导体基底110不同的杂质的阱区160。以没有施加偏置的浮置节点状态来形成阱区160。阱区160被如上所述形成为浮置节点的一个原因是为了：通过使用耦合现象降低电阻器多晶硅区域之间的电压差(如下面所解释的)而提供高击穿电压。以下，阱区160被称为“浮置阱区”。然而，这里的示例不必需形成有浮置节点。这是因为，当所述示例没有形成有浮置节点时，通过形成绝缘体厚度也可获得高击穿电压裕度，将在下面进一步讨论。
在浮置阱区160的顶部形成绝缘体170。这样的绝缘体被形成为具有足以承受被认为是超高压的大约超过700V电压的厚度。这样的绝缘体170不是以长方体的形式被形成，而是通过双LOCOS工艺被形成。因此，绝缘体170的左侧/右侧部被形成为两个阶梯台。形成这些区域的台的说明在图3A至图3F中被呈现为流程图。然而，由于双LOCOS工艺，绝缘体170的长度被形成为比浮置阱区160的长度稍长。
在浮置阱区160的顶侧部分上形成电阻器多晶硅层180。多晶硅层180是被直接施加超高电压的部分。因此，在多晶硅层180上形成作为提供电压的+端子的第一端子181和作为-端子的第二端子182。焊盘183被连接，以向第一端子181提供电源电压，其中，焊盘是用于电接触的指定表面区域。
以这样的结构形成的超高压电阻器被设计为具有针对在多晶硅层180和浮置阱区160之间形成的绝缘体170的预定厚度，以承受超高电压。结果，该超高压电阻器可被提供更高电压，同时具有更小的尺寸，但是同时成功地处理与传统高压电阻器相同的操作。
图2是如图1所示的超高压电阻器的俯视图。
参照图2，绝缘区域A在自己的顶侧形成有焊盘183和多晶硅层180，左侧/右侧区域B围绕绝缘体区域A，绝缘阱连接区域C和LOCOS区域D被形成为互相围绕，如图2所示。这与在图1的示例中示出的所显示的区域对应。
例如，本示例的超高压电阻器可选地形成有多个多晶硅层，如图2所示。至少一个多晶硅层180-180n被提供，并且相互串联，如图2所示。这里，使用这样的连接方法，该连接方法使用金属结构的接触元件185或由多晶硅构成的接触元件185。接触元件185参见图2。通过形成上述的多个多晶硅层180-180n并延长总长度，这样的设计方案使得能够更有效地对施加的电压大小进行响应。通过考虑施加的电压的大小以及半导体器件的整体期望尺寸来确定多晶硅层的数量。
因此，参照图3A至图3F示出上述结构的超高压电阻器的制造工艺。图3A至图3F是示出所述超高压电阻器的制造方法的流程图。
参照图3A，第一隔离阱区120、第二隔离阱区130和浮置阱区160全部形成在P型半导体基底110上。P型阱区和P型高浓度掺杂区P+也形成在第一隔离阱区120和第二隔离阱区130上，但是在流程图中没有示出。
在阱区120、130和160被形成在半导体基底110上的情况下，实施第一LOCOD工艺。第一LOCOS工艺在第一隔离阱区120的顶侧和第二隔离阱区130的顶侧上形成L1宽度的第一掩模图案300。第一掩模图案300由下而上包括氧化物301、氮化物302和光致抗蚀剂(PR)掩模303。这里的第一掩模图案300具有宽度L1。
在上面的状态下去除光致抗蚀剂掩模303之后，实施第一氧化工艺。随后，氧化物301和氮化物302被去除，具有第一厚度D1的绝缘体170a被形成。该工艺参见图3B。这里的绝缘体170a的左侧和右侧分别具有以鸟嘴形状延伸的一个斜面(a)。
随后，如图3C中所示实施第二LOCOS工艺。第二LOCOS工艺包括在第一隔离阱区120的顶侧和第二隔离阱区130的顶侧上形成具有比第一掩模图案300更宽的宽度的第二掩模图案310的工艺。第二掩模图案310具有与第一掩模图案300的层结构相同的层结构。第二掩模图案310具有比宽度L1更宽的宽度L3。因此，绝缘体170a的在第一LOCOS工艺中变细的边缘被形成有足够的厚度。因此，在第二LOCOS工艺中使用的第二掩模图案310还以下面的方式被应用：绝缘体170a的在第一LOCOS工艺中被形成为变细的边缘部分通过第二LOCOS工艺被形成为具有均匀的厚度。
以与图3B的第一氧化工艺相似的方式，在去除光致抗蚀剂掩模313之后，实施第二氧化工艺。因此，当氧化物311和氮化物312被去除时，形成具有比第一厚度D1厚的第二厚度D2的绝缘体170b。示出第二氧化工艺的附图在图3D中示出。同样地，第二厚度D2的绝缘体170b呈现自己的最终厚度。换言之，标号170b的绝缘体对应于图1的170。
当形成第二厚度D2的绝缘体170b时，绝缘体170b的左侧和右侧也被形成为以鸟嘴形状进行延伸。因此，绝缘体170b的左侧和右侧区域形成为两个台阶形状。换言之，图3D的绝缘体170b包括与图3B不同的两个斜面b和c。
图3E是多晶硅形成工艺。如图3E中所示，在绝缘体170b的顶侧、第一隔离阱区120以及第二隔离阱区130上形成多晶硅层180a。
多晶硅层180a的部分变为最终的多晶硅层180。第三掩模图案320在多晶硅层180a上形成有预定的图案320。
以下，当根据第三掩模图案320实施湿蚀刻工艺时，形成在第一隔离阱区120和第二隔离阱区130上的多晶硅层180a被去除。当第三掩模图案320去除工艺被实施时，包括多晶硅层180的超高压电阻器仅在绝缘体170b的顶侧的部分上被形成，并且被制造，如图3F中所示。
一个示例公开了包括通过实施两次LOCOS工艺和多晶硅形成工艺而在浮置阱区160上形成的绝缘体170b和电阻器多晶硅层180的超高压电阻器的制造。
图4A和图4B是应用一个示例的半导体芯片的剖视图和侧视图。
根据一个示例的半导体芯片400整体上包括三个区域，如图中所示。三个区域是用于双极互补金属氧化物半导体(CMOS)扩散金属氧化物半导体(DMOS)(以下称为BCD)器件的BDC区域410、用于超高压(UHV)器件的超高压(UHV)区域420以及超高压电阻器(UHV电阻器)区域430。在BCD区域410中，使用大约3V至100V的电压的操作是可行的，并且使用大约3V至100V的电压的操作使用比超高压器件更小的工作电压。此外，UHV的范围是大约200V至800V。本示例的半导体芯片被用于电源管理集成电路(PMIC)，提供可工作在大约700V电压的超高压电阻器。
叙述每个区域的尺寸和厚度，UHV区域420和UHV电阻器区域430在图4A至图4B中分别具有相同的尺寸。然而，示例不受限于所述区域的尺寸相同。例如，UHV电阻器区域430被可选地更小地形成。
此外，三个区域410、420和430的绝缘体厚度被形成为是不同的。换言之，在一个示例中，按照BCD区域的第一绝缘体415、UHV区域的第二绝缘体425和UHV电阻器区域430的第三绝缘体435的顺序，厚度变厚。换言之，通过形成用于BCD器件的更小厚度的绝缘体和用于UHV器件的更厚的绝缘体二者，具有针对UHV电阻器的操作优化的厚度的绝缘体被形成。优选地，第三区域435的厚度大于或等于绝缘体415和425的总厚度。此外，BCD区域410和UHV区域420可分别包括晶体管。
因此，根据一个示例的半导体芯片400包括在一个IC芯片上的不同厚度的区域。
随后，示出根据一个示例的超高压电阻器的结构。
参照附图，本示例中的一个公开了不使用前述的结构或者尽管浮置阱区未被形成而承受超高电压的不同结构的电阻器。
此外，当叙述超高压电阻器的不同结构时，与图1的超高压电阻器的结构相同的结构被省略。
图5是根据第二示例的超高压电阻器的侧视图。
图5的超高压电阻器是在双LOCOS工艺不可被实施时而可用的示例。在这样的方案中，工艺成本可低于LOCOS工艺。
在半导体基底510的浮置区520的顶侧上形成氧化物的绝缘层550。代替上面所描述的双LOCOS工艺，通过沉积工艺来形成绝缘层550。此外，通过控制沉积工艺的时间，绝缘层550的厚度被控制为具有期望厚度。
在绝缘层550上形成电阻器多晶硅层560。第一端子562和第二端子564与多晶硅层560连接。
多晶硅层560与浮置阱区520之间的击穿电压即使在该可选择的结构中也可被充分地获得。
同时，参照图5，为了器件分离，在所述浮置阱区520的左侧和右侧分别形成第一隔离阱区530和第二隔离阱区540。此外，在第一隔离阱区530和第二隔离阱区540上形成P型阱区532、542，在P型阱区532、542上形成高浓度掺杂区P+533、544。此外，区域LOCOS536、546被形成。这些结构与图1的相应部分相同。
图6是根据第三示例的超高压电阻器的侧视图。
通过LOCOS工艺和沉积工艺一起形成图6的超高压电阻器。换言之，它是一种结构，其中，为了隔离在浮置阱区620上形成LOCOS650，并通过实施沉积工艺在LOCOS650上额外地形成绝缘层652。
当LOCOS650和绝缘层652以该方式一起被使用时，虽然绝缘层652的厚度被形成为比图1中所示的绝缘体170的厚度薄，但是在图1中提供的击穿电压条件可被满足。
图7是根据第四示例的超高压电阻器的侧视图。
当不可能通过LOCOS工艺制造半导体器件时，图7被应用。
代替如以上讨论的LOCOS，在半导体基底710上的浮置阱区720、第一隔离阱区730和第二隔离阱区740上形成诸如使用浅沟道隔离(STI)结构的细沟道区752、754、756。所述沟道区通过在沟道区752、754、756填充氧化物而被用作绝缘体。
因此，绝缘体的厚度对应于沟道区752、754、756的深度。因此，随着沟道区752、754、756被形成为更深，绝缘体的厚度被进一步形成为更厚。
另一方面，浮置阱区720的沟道区754的深度和绝缘阱区730、740的沟道区752、756的深度在一些示例中是相同的或者在其他示例中被不同地形成。此外，图7中的参考标号762、764和760分别对应于图6中的参考标号662、664和660。
图8是根据第五示例的超高压电阻器的侧视图。
参照图8，在浮置阱区820上形成沟道880，与第四示例中所示的超高压电阻器相比，氧化物890被形成为两个台。图8中的参考标号862、864、860、810、820、830和840分别对应于图7中的参考标号762、764、760、710、720、730和740。
超高压电阻器可被形成有该结构。
图9是根据第六示例的超高压电阻器的侧视图。
第六示例包括这样的结构，在所述结构中，在没有在具有浮置节点的半导体基底上形成阱区的情况下，偏置可被应用。
换言之，在图9的示例中，为了与邻近器件电气隔离，在半导体基底910上形成第一隔离阱区920和第二隔离阱区930，在第一隔离阱区920与第二隔离阱区930之间形成掺杂有不同杂质的阱区940。
在第一隔离阱区920和第二隔离阱区930上形成P型阱区921、931，在P型阱区921、931上形成高浓度掺杂区P+922、932。
在阱区940上形成n型漂移区域941，在所述漂移区域941的部分上形成高浓度掺杂区域N+942。
此外，在半导体基底910表面上的高浓度掺杂区域922、942、932之间形成LOCOS区域950、960。
此外，在阱区940上连续地形成绝缘层980和多晶硅层970。
同时，在第六示例中的阱区940上应用偏置，在该方式中，在多晶硅层970与阱区940之间的“LOCOS960和绝缘体980”的厚度还能够被形成有预定的厚度。
图10是根据第七示例的超高压电阻器的侧视图。第七示例不形成阱区。
参照该附图，不是在P型半导体基底1000上形成阱区，而是相反，在该基底1000上直接地形成绝缘体1100。换言之，在绝缘体1100的左侧区域和右侧区域上形成P型阱区，在P型阱区上形成高浓度掺杂区域P+。
可以以各种方法形成第七示例的绝缘体1100。例如，可不仅使用双LOCOS工艺，而且使用沟道工艺和沉积工艺来形成绝缘体1100。
在绝缘体1100的顶侧形成多晶硅层1200。
在该示例中，绝缘体1100可被形成为厚层。即，绝缘体厚度被形成为比将使用浮置阱区的示例中的厚度厚。例如，绝缘体1100被选择为具有比图1的绝缘体的厚度厚的厚度。因此，提供与图1的超高压电阻器相同的效果。如果绝缘体1100被形成为比在图1的浮置阱区160上形成的绝缘体170的厚度薄，则不可获得足够的击穿电压，因此，该器件可能被损坏。
图11是示出根据本示例的具有各种结构的超高压电阻器的电气特性的曲线图。例如，图11示出与不同电阻值R相应的VF(前向电压)。
超高压电阻器在不同值的电阻的情况下，获得能够承受超过700V的超高电压的击穿电压。图11示出针对10K欧姆、100K欧姆和1M欧姆的电阻器，电阻器承受的电压。
即，根据示例的超高压电阻器被形成为：即使所述超高压电阻器的尺寸小于传统的超高压电阻器，也可进行工作。
因此，因为即使在半导体器件的尺寸被减小时，也提供在超高电压可用的电阻器，所以半导体器件的设计变化。
一个示例包括半导体器件超高压电阻器，所述半导体器件超高压电阻器在没有使用通过分压方法而形成超高压电阻器的方法的情况下，在没有在一个阱区中分压的情况下，应用超高电压。
虽然本公开包括特定示例，但是，对本领域的普通技术人员而言将是清楚的是，在不脱离权利要求及其等同物的精神和范围的情况下，可在这些示例中在形式和细节上进行各种改变。在此描述的示例应仅被理解为描述性意义，而不是为了限制的目的。对每个示例中的特征或方面的描述应被理解为可应用于其他示例中的类似的特征或方面。如果以不同的顺序执行所描述的技术，和/或如果所描述的系统、构架、装置或电路中的组件以不同的方式来组合，和/或由其他组件或他们的等同物来替换或补充，则可获得合适的结果。因此，本公开的范围不是由详细描述来限定，而是由权利要求及其等同物来限定，并且在权利要求及其等同物的范围内的所有变化应被解释为被包括在本公开中。

Claims (14)

1.一种用于制造高压电阻器的方法，包括：
在半导体基底上形成阱区；
在阱区的表面上形成第一绝缘体层；
在第一绝缘体层的表面上形成第二绝缘体层；
在第二绝缘体层的表面上形成多晶硅层，
其中，当形成第一绝缘体层时第一斜面区被形成，当形成第二绝缘体层时第二斜面区被形成。
2.如权利要求1所述的用于制造高压电阻器的方法，其中，
第一绝缘体层具有第一宽度，
第一绝缘体层和第二绝缘体层的整体具有第二宽度，
第一宽度小于第二宽度。
3.一种半导体器件，包括：
包括第一晶体管的第一区域；
包括第二晶体管的第二区域；
包括电阻器的第三区域，
其中，第二晶体管和电阻器分别比第一晶体管在更高的电压进行工作，用于第一晶体管、第二晶体管和电阻器的各个区域具有不同的绝缘体厚度。
4.如权利要求3所述的半导体器件，其中，第三区域的绝缘体厚度比第一区域的绝缘体厚度厚，并且比第二区域的绝缘体厚度厚。
5.如权利要求3所述的半导体器件，其中，第三区域的绝缘体厚度大于或等于第二区域和第一区域的总绝缘体厚度。
6.如权利要求3所述的半导体器件，其中，电阻器包括：半导体基底、位于所述半导体基底上的阱区、位于所述阱区的顶侧上的绝缘体层以及位于所述绝缘体层的顶侧上的多晶硅层。
7.如权利要求6所述的半导体器件，其中，所述阱区是浮置区。
8.如权利要求6所述的半导体器件，其中，所述绝缘体层包括：第一绝缘体层和形成在第一绝缘体层上的第二绝缘体层，其中，第一绝缘体层被形成为具有第一斜面区，第二绝缘体层被形成为具有第二斜面区，所述绝缘体层的底部延伸到所述阱区。
9.如权利要求6所述的半导体器件，其中，第一绝缘膜还以堆叠布置的形式位于所述绝缘体层上。
10.如权利要求6所述的半导体器件，其中，所述绝缘体层被配置为参照所述阱区的表面以预定的深度划沟道区。
11.如权利要求10所述的半导体器件，其中，第二绝缘体层还位于所述沟道区的所述绝缘体层上。
12.如权利要求6所述的半导体器件，还包括：
位于所述阱区上的漂移区；
位于所述漂移区上的低浓度掺杂区。
13.如权利要求12所述的半导体器件，其中，所述阱区是非浮置区。
14.如权利要求13所述的半导体器件，其中，所述半导体器件直接在所述阱区施加偏置。
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