CN109564895B - 用于高压隔离的双深沟槽 - Google Patents

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Abstract

在所描述的示例中，一种半导体器件(100A)采用隔离方案来保护低压晶体管免受高压操作的影响。该半导体器件(100A)包括衬底(102)、掩埋层(106)、晶体管阱区(101)、第一沟槽(114)和第二沟槽(174)。衬底(102)具有顶表面(102A)和底表面。掩埋层(106)位于衬底(102)内，并且晶体管阱区(101)位于掩埋层(106)上方。第一沟槽(114)从顶表面(102a)延伸以穿入掩埋层(106)，并且第一沟槽(114)具有第一沟槽深度(TDi)。第二沟槽(174)从顶表面(102a)延伸以穿入掩埋层(106)。第二沟槽(174)内插在第一沟槽(114)与晶体管阱区(101)之间。第二沟槽(174)具有小于第一沟槽深度(TDi)的第二沟槽深度(TD2)。

Description

用于高压隔离的双深沟槽
背景技术
具有高电压能力的集成电路具有广泛的工业应用，包括用于汽车的电力管理系统。这些集成电路包括在高电压范围(例如，80v至120v)下操作的高压晶体管以及在低得多的电压范围(例如，1v至5v)下操作的低压晶体管。为了保护低压晶体管免受高压操作的影响，集成电路可以采用一种或多种隔离方案。例如，一种方案涉及在体衬底(例如，P型衬底)的顶部上形成掩埋层(例如，N型掩埋层)，以便将高压晶体管与低压晶体管隔离开。掩埋层通常以与高压晶体管的操作范围相对应的高电压偏置，而体衬底通常以接地电源电压偏置。在一些情况下，高偏置电压与接地电源电压之间的差可能超过掩埋层与体衬底之间的PN结的击穿电压阈值，从而导致泄漏并影响集成电路的性能和可靠性。
发明内容
在所描述的涉及制造能够处理高压操作和低压操作的半导体器件的系统和技术的示例中，半导体器件可以是独立的分立部件或被合并作为集成电路的一部分。该半导体器件采用隔离方案来保护低压晶体管免受高压操作的影响。所描述的隔离方案允许高压晶体管在高电压范围下操作，同时减小半导体器件的掩埋层和体衬底之间的电压应力。有利地，所描述的隔离方案提供了减轻半导体器件的结击穿的低成本和高性能的解决方案。
在一个示例中，一种集成电路包括衬底、掩埋层、晶体管阱区、第一沟槽和第二沟槽。该衬底具有顶表面和底表面。该掩埋层位于衬底内，并且该晶体管阱区位于掩埋层上方。第一沟槽从顶表面延伸以穿入掩埋层，并且第一沟槽具有第一沟槽深度。第二沟槽从顶表面延伸以穿入掩埋层。第二沟槽内插在第一沟槽和晶体管阱区之间。第二沟槽具有小于第一沟槽深度的第二沟槽深度。
更具体地，该衬底具有第一导电类型，并且该掩埋层具有与第一导电类型相反的第二导电类型。第一沟槽可以包括第一导体，该第一导体与掩埋层绝缘并且在第一沟槽的底部周围与衬底形成欧姆接触，而第二沟槽可以包括与掩埋层和衬底绝缘的第二导体。
在一种制造半导体器件的方法中，该方法包括在衬底内形成掩埋层。该方法还包括在掩埋层上方形成晶体管阱区。该方法还包括形成从衬底的顶表面延伸以穿入掩埋层的第一沟槽，以及形成从衬底的顶表面延伸以穿入掩埋层的第二沟槽。更具体地，第二沟槽内插在第一沟槽和晶体管阱区之间，并且第二沟槽具有的沟槽深度小于第一沟槽的沟槽深度。
附图说明
图1A示出了根据示例性实施例的一个方面的半导体器件的俯视图。
图1B示出了根据示例性实施例的一个方面的半导体器件的截面图。
图1C示出了根据示例性实施例的一个方面的具有双沟槽配置的半导体器件的俯视图。
图1D示出了根据示例性实施例的一个方面的具有双沟槽配置的半导体器件的截面图。
图2A-图2G示出了描绘根据示例性实施例的一个方面的具有双沟槽配置的半导体器件的截面图的制造工艺。
具体实施方式
各附图中的相同附图标记表示相同的元件。附图不是按比例绘制的。
图1A示出半导体器件100的俯视图，而图1B示出半导体器件100的截面图，以示出其竖直结构。半导体器件100包括衬底102，该衬底可以细分为下半导体层104和上半导体层108。下半导体层104形成衬底102的底表面102b，而上半导体层108形成衬底102的顶表面102a。例如，下半导体层104可以是体硅衬底(例如，102)的一部分、在体硅晶片上的外延层或绝缘体上硅(SOI)晶片。上半导体层108可以是在下半导体层102上方形成的外延层或作为体硅衬底(例如，102)的延伸部。下半导体层104和上半导体层108通常具有相同的导电类型(例如，P型)。
半导体器件100包括位于衬底102内的掩埋层106。可以通过掺杂下半导体层104来发展出掩埋层106。可替代地，可以通过在下半导体层104的顶部上用原位掺杂生长外延层来形成掩埋层106。掩埋层106内插在下半导体层104和上半导体层108之间，并且掩埋层106具有与这两个层104和108相反的导电类型。因此，掩埋层106与下半导体层104形成第一PN结105并且与上半导体层108形成第二PN结107。掩埋层106可以具有至少1×1018cm-3的平均掺杂密度，并且通常具有与下半导体层104相反的导电类型。掩埋层106的顶部边界112在衬底102的顶表面102a下方至少2微米处，并且可以在衬底102的顶表面102a下方延伸5微米至10微米。掩埋层106可以横向延伸跨过如图1所示的半导体器件100，或者可替代地，可以在与衬底102共面的有限横向区域内发展出或形成掩埋层。
半导体器件100包括位于上半导体层108内和掩埋层106上方的晶体管阱区101。晶体管阱区101包括用于形成一个或多个有源电路的晶体管。在晶体管阱区101包括低压电路(例如，在小于10v情况下操作的电路)的情况下，晶体管阱区101被隔离并被保护免受在晶体管阱区101外部形成的高压电路(例如，在大于50v情况下操作的电路)的影响。可替代地，在晶体管阱区101包括高压电路的情况下，晶体管阱区101被隔离以保护在晶体管阱区101外部形成的低压电路。
为了将高压电路与低压电路隔离开，半导体器件100包括一个或多个深沟槽结构114，所述深沟槽结构114被布置成横向包围晶体管阱区101并与掩埋层106相交。更具体地，深沟槽结构114从顶表面102a延伸以穿透掩埋层106，从而达到下半导体层104。深沟槽结构114可以具有小于6μm的沟槽宽度120。在一种示例性实施方式中，沟槽宽度120可以在从1微米至4微米的范围内。深沟槽结构114包括沿内侧壁设置的电介质衬里(liner)116。电介质衬里116可以包括热二氧化硅。深沟槽结构114限定用于接近衬底102的下半导体层104的底部开口。该接近点掺杂有与下半导体层104相同的导电类型的掺杂剂以形成掺杂区117。在一种实施方式中，掺杂区117可以具有比下半导体层104高的掺杂浓度。
深沟槽结构114包括设置在电介质衬里116上的沟槽填充材料118。沟槽填充材料118是导电的，并且其与上半导体层108和掩埋层106绝缘。在一种示例性实施方式中，沟槽填充材料118包括通常被称为多晶硅的多晶体硅。沟槽填充材料(即沟槽导体)118经由底部开口和掺杂区117与衬底102的下半导体层104建立欧姆接触。通过该欧姆接触，沟槽导体118可以用于偏置衬底102的下半导体层104。在一种示例性实施方式中，沟槽导体118可以构造成接收接地电源电压VGND以偏置衬底102的下半导体层104。
当在与高压电路的操作电压范围相对应的电压VBIAS下被偏置时，掩埋层106也可以用作隔离结构。例如，在高压电路的操作电压范围在80v和100v之间的情况下，掩埋层106的偏置电压VBIAS可以在从100v至170v的范围内。为了偏置掩埋层106，半导体器件100包括竖直掺杂结构(也被称为下沉件/沉槽(sinker))122，所述竖直掺杂结构从顶表面102a延伸以到达掩埋层106。下沉件122掺杂有与掩埋层106相同的导电类型的掺杂剂，以便提供与掩埋层106的电连接。在一种示例性实施方式中，下沉件122掺杂有N型材料，其中掩埋层106也是N掺杂的。
为了自对准目的，可以在深沟槽结构114的旁边形成下沉件122。下沉件122从深沟槽结构114横向延伸以具有厚度124，并且下沉件122与深沟槽结构114共同延伸，以在顶表面102a和掩埋层106之间提供导电路径。在一种实施方式中，下沉件的厚度124小于2.5微米，与没有自对准下沉件的半导体器件相比，其可以有利地减小半导体器件100的尺寸。
如图1A所示，沟槽结构114和下沉件122形成包围晶体管阱区101的邻接环。在一种可替代的实施方式中，沟槽结构114和下沉件122可以被布置为断开和离散的节段，以近似于用于隔离晶体管阱区101的邻接环。
在操作期间，在晶体管阱区101包括一个或多个高压电路的情况下，上半导体层108可能导致相对高的电压。例如，上半导体层108可能导致从80v至100v的电压范围。为了防止电流跨越第二PN结107(例如，由于正向偏置)，用电压VBIAS来偏置掩埋层106，该电压VBIAS高于上半导体层108所导致的电压。在一种示例性实施方式中，偏置电压VBIAS可以在从100v至170v的范围内。在另一示例性实施方式中，偏置电压VBIAS可以在从140v至170v的范围内。在又一示例性实施方式中，偏置电压VBIAS可以在从145v至155v的范围内。
当在接地电源电压VGND下偏置下半导体层104时，掩埋层106与下半导体层104之间的电势差可以明显变大。并且当该电势差变得大于第一PN结105的击穿电压(例如，小于80v)时，半导体器件100可能经历大量的电流泄漏。该电势差可以由横跨高电场线V1和低电场线V2扩展的电场密度来说明。通常，高电场线V1表示更靠近偏置电压VBIAS的电势分布，并且低电场线V2表示更靠近接地电源电压VGND的电势分布。在第一PN结105处具有击穿的可能性与V1和V2之间的电势差成正比，并且与V1和V2之间的距离成反比。
根据示例实施例的一个方面，电介质衬里116的增厚可以有助于增加低电场线V2，这是因为由沟槽导体118带来的接地电势对下半导体层104的相邻P区施加较小的电容耦合。通过增加低电场线V2，可以减小V1和V2之间的电势差，以降低沿第一PN结105具有击穿的可能性。在V1实质上高于V2(例如，V1-V2≥100v)并且电介质衬里116的最大厚度受到一个或多个工艺参数的限制的情况下，该方法可能不太有效。
根据示例性实施例的另一方面，增加掩埋层106的厚度(例如，掩埋层的厚度≥12μm)可以有助于减小V1和V2之间的电场密度，以避免沿第一PN结105的电场拥挤。通过减小电场密度，可以减小在第一PN结105处的电势梯度，以降低沿第一PN结105具有击穿的可能性。在V1实质上高于V2(例如，V1-V2≥100v)的情况下，该方法可能是昂贵的，因为增厚的掩埋层106通常需要更多的材料和时间来发展出，并且在形成深沟槽结构114时可能更难以蚀刻。
根据示例性实施例的又一个方面，掩埋层106可以包括具有第一掺杂浓度的上掩埋层106a和具有低于第一掺杂浓度的第二掺杂浓度的下掩埋层106b。例如，上掩埋层106a可以具有大于5×1018cm-3的掺杂浓度，而下掩埋层106b可以具有在从1×1016cm-3至1×1017cm-3的范围内的掺杂浓度。通过调整掩埋层106内的掺杂分布，可以减小跨越第一PN结105的电势梯度，以降低具有击穿的可能性。在V1实质上高于V2(例如，V1-V2≥100v)并且掩埋层106的最大厚度受到限制(例如，最大厚度≤12μm)的情况下，该方法可能不太有效。
为了解决上文所述的约束，示例性实施例引入了双沟槽配置，该双沟槽配置减轻了在掩埋层106和衬底102的下半导体层104之间的第一PN结105周围的电场拥挤。图1C示出了具有双沟槽配置的半导体器件100A的俯视图，并且图1D示出了根据示例性实施例的一个方面的半导体器件100A的截面图。半导体器件100A与半导体器件100的相似之处在于这两个器件都包括用相同附图标记标识的部件。半导体器件100A与半导体器件100的不同之处在于半导体器件100A包括第二深沟槽结构174。
第二深沟槽结构174被布置为横向围绕晶体管阱区101并与掩埋层106相交。更具体地，第二深沟槽结构174从顶表面102a延伸以穿入掩埋层106。在一种示例性实施方式中，第二深沟槽结构174可以穿透掩埋层106以到达衬底102的下半导体层104。在另一示例性实施方式中，第二深沟槽结构174可以部分地穿入掩埋层106，并终止于掩埋层106内。第二深沟槽结构174内插于第一深沟槽结构114和晶体管阱区101之间。如图1C所示，第二深沟槽结构174围绕晶体管阱区101，同时被第一深沟槽结构114围绕。双沟槽114和174一起建立用于隔离晶体管阱区101的两个邻接环。在一种替代实施方式中，第一深沟槽结构114和第二深沟槽结构174中的每一个可以被划分为断开的和离散的节段，以近似于用于隔离晶体管阱区101的邻接环。
为了促进高效蚀刻工艺及高效电介质填充工艺，第二深沟槽结构174可以与第一深沟槽结构114同时形成。就此而言，第二深沟槽结构174可以具有小于第一深沟槽结构114的第一沟槽宽度(即第一沟槽孔)120的第二沟槽宽度(即第二沟槽孔)180。在一种示例性实施方式中，第二沟槽宽度180在从1.5μm至1.8μm的范围内，而第一沟槽宽度120约为2.65μm(例如+/-10％裕度(margin))。在另一示例性实施方式中，第二沟槽宽度180约为1.7μm(例如+/-10％裕度)，而第一沟槽宽度120约为2.65μm(例如，+/-10％裕度)。
由于沟槽宽度的差异，第一深沟槽结构114具有第一沟槽深度TD1，当同时蚀刻相同的时间量时，该第一沟槽深度TD1大于第二深沟槽结构174的第二沟槽深度TD2。在一种示例性实施方式中，第一沟槽深度TD1在从20μm至28μm的范围内，而第二沟槽深度TD2在从8μm至16μm的范围内。在另一示例性实施方式中，第一沟槽深度TD1在从23μm至27μm的范围内，而第二沟槽深度TD2在从13μm至15μm的范围内。在又一示例性实施方式中，第一沟槽深度TD1约为24μm(例如，+/-10％裕度)，而第二沟槽深度TD2约为14μm(例如，+/-10％裕度)。
可替代地，第二深沟槽结构174可以具有与第一深沟槽结构114的第一沟槽宽度120基本相同(例如，+/-5％裕量)的第二沟槽宽度180。在该特定配置中，第一沟槽深度TD1可以与第二沟槽深度TD2基本相同(例如，+/-5％裕量)。在一种示例性实施方式中，第一沟槽深度TD1和第二沟槽深度TD2中的每一个都在从20μm至28μm的范围内。在另一示例性实施方式中，第一沟槽深度TD1和第二沟槽深度TD2中的每一个都在从23μm至27μm的范围内。在又一示例性实施方式中，第一沟槽深度TD1和第二沟槽深度TD2中的每一个都是约为24μm(例如，+/-10％裕度)。
类似于第一深沟槽结构114，第二深沟槽结构174包括沿其侧壁及其底部设置的电介质衬里176。电介质衬里176可以包括热二氧化硅。电介质衬里176密封第二深沟槽结构174以防止对衬底102的下半导体层104的任何接近。当第二沟槽宽度180小于第一沟槽宽度120时，同时电介质形成工艺可以使电介质衬里176稍微倾斜并且围绕第二深沟槽结构174的底部更厚。
第二深沟槽结构174包括设置在电介质衬里176上的沟槽填充材料178。沟槽填充材料178是导电的，其中第二深沟槽结构174被配置为接收沟槽偏置电压VTR。可替代地，沟槽填充材料178可以是导电的或非导电的，其中第二深沟槽结构174被配置为浮动状态。在沟槽填充材料178导电的配置中，沟槽导体178与上半导体层108、掩埋层106以及下半导体层104绝缘。在一种示例性实施方式中，沟槽填充材料178包括多晶体硅，其通常被称为多晶硅。与沟槽填充导体118不同，沟槽填充导体178不与衬底102的下半导体层104建立任何欧姆接触。相反，沟槽填充导体178与掩埋层106和下半导体层104建立电容耦合。通过该电容耦合，沟槽导体178可以用于影响掩埋层106和衬底102的下半导体层104的电场密度。在一种示例性实施方式中，沟槽导体178可以构造成接收沟槽偏置电压VTR，以减小掩埋层106和下半导体层104之间的第一PN结105周围的电场密度。
与半导体器件100相似，半导体器件100A包括竖直掺杂结构(也被称为下沉件(sinker))182。下沉件182用作用于将掩埋层106偏置到偏置电压VBIAS的通道，从而在P型上半导体层108与N型掩埋层106之间建立反向偏置。下沉件182从顶表面102a延伸以达到掩埋层106。下沉件182掺杂有与掩埋层106相同的导电类型的掺杂剂，以提供与掩埋层106的电连接。在一种示例性实施方式中，下沉件182掺杂有N型材料，其中掩埋层106也是N掺杂的。
为了自对准目的，可以在第二深沟槽结构174的旁边形成下沉件182。下沉件182从第二深沟槽结构174横向延伸以具有厚度184，并且下沉件182与第二深沟槽结构174共同延伸，以在顶表面102a和掩埋层106之间提供导电路径。在一种实施方式中，下沉件的厚度184可以小于2.5微米，与没有自对准下沉件的半导体器件相比，其可以有利地减小半导体器件100的尺寸。当第二沟槽宽度180小于第一沟槽宽度120时，第二下沉件厚度184可以小于第一下沉件厚度124。
双沟槽配置提供了超越单沟槽配置的若干优点，表现为在防止隔离结周围的击穿的同时维持高操作电压范围。第一优点包括加宽高电场线V1和低电场线V2之间的电场线分布。加宽的分布减小了第一PN结105周围的电势差。例如，如图1D所示，高电场线V1和低电场线V2间隔地更远，从而可以实质上减小横跨第一PN结105的电势差。
电场线的加宽分布可归因于第二深沟槽结构174的结构特征。在一个方面，通过不与衬底102建立任何欧姆接触且因此不偏置衬底102，第二深沟槽结构174有助于在围绕第二深沟槽结构174的区域周围维持横跨第一PN结105的相对低的电势差。在另一方面，通过在其底部周围具有较厚的电介质衬里178，第二深沟槽结构174有助于减小横跨第一PN结105的电势差。在又一方面，第二深沟槽结构174的相对定位有助于扩展被偏置的下沉件182与浮动下沉件182’和122之间的电场线。通过内插在第一深沟槽结构114(其被配置为承载接地电源电压VGND(例如，0v))与掩埋层106的偏置区域(其在高偏置电压VBIAS(例如，100v-170v)下被偏置)之间，第二深沟槽结构174用作这两个区域之间的电压缓冲器。
第一深沟槽结构114和第二深沟槽结构174之间的沟槽间距离dT与掩埋层106和衬底102的下半导体层104之间的第一PN结105的击穿电压相关联。通常，击穿电压与沟槽间距离dT成反比。在一种示例性实施方式中，在击穿电压为100v或更低的情况下，至少1μm的沟槽间距离dT可以足以防止第一PN结105的结击穿。在另一示例性实施方式中，在击穿电压约为80v(例如，+/-10％裕量)的情况下，约为1.5μm(例如，+/-10％裕量)的沟槽间距离dT可以足以防止第一PN结105的结击穿。
沟槽间距离dT也可以与掩埋层106和衬底102的下半导体层104之间的第一PN结105的电场密度阈值相关联。假设半导体器件100A具有10v/μm的电场密度，则沟槽间距离dT约为2μm(例如，+/-10％裕量)以维持高电场线V1与低电场线V2之间的20v电势差。类似地，假设半导体器件100A具有20v/μm的电场密度阈值，则沟槽间距离dT约为1μm(例如，+/-10％裕量)以维持高电场线V1与低电场线V2之间的20v电势差。在这些假设下，沟槽间距离dT与第一PN结105的电场密度阈值成反比。
双沟槽配置的第二优点包括降低跨过高电场线V1与低电场线V2的电势谱(potential spectrum)。在第二沟槽填充材料178导电的实施方式中，第二深沟槽结构174可以被配置为接收沟槽偏置电压VTR。相对于施加于掩埋层106的偏置电压VBIAS，沟槽偏置电压VTR可以降低高电场线V2的值。在一个示例中，高电场线V2可以被减小到100v，其中偏置电压VBIAS被设置为140v，并且沟槽偏置电压VTR被设置为40v。类似地，高电场线V2可以被减小到80v，其中偏置电压VBIAS被设置为140v，并且沟槽偏置电压VTR被设置为60v。
为了避免结击穿，沟槽偏置电压VTR可以与掩埋层106和衬底102的下半导体层104之间的第一PN结105的击穿电压相关联。在一种示例性实施方式中，可以将沟槽偏置电压VTR设置为40v，其中击穿电压为80v并且掩埋层偏置电压VBIAS小于120v。在另一示例性实施方式中，可以将沟槽偏置电压VTR设置为60v，其中击穿电压为60v并且掩埋层偏置电压VBIAS小于120v。在这些示例中，沟槽偏置电压VTR与掩埋层106和衬底102的下半导体层104之间的第一PN结105的击穿电压成反比。
并且为了避免电场拥挤，沟槽偏置电压VTR还可以与掩埋层106和衬底102的下半导体层104之间的第一PN结105的电场密度阈值相关联。假设半导体器件100A具有10v/μm的电场密度和2μm的沟槽间距离dT，则沟槽偏置电压VTR可以被设置为40v以维持高电场线V1与低电场线V2之间的80v电势差，其中掩埋层偏置电压VBIAS处于140v。类似地，假设半导体器件100A具有20v/μm的电场密度和2μm的沟槽间距离dT，则沟槽偏置电压VTR可以被设置为20v以维持高电场线V1与低电场线V2之间的80v电势差，其中掩埋层偏置电压VBIAS处于140v。在这些假设下，沟槽偏置电压VTR与第一PN结105的电场密度阈值成反比。
图2A-图2G示出了描绘根据示例性实施例的一个方面的具有双沟槽配置的半导体器件100A的截面图的制造工艺。参考图2A，将掩埋层106和上半导体层108形成在下半导体层104上。可以通过以下方式形成掩埋层106和上半导体层108：将N型掺杂剂注入到P型下半导体层104中，随后进行热驱动和后续外延工艺，以生长P型上半导体层108，从而通过扩散和激活所注入的N型掺杂剂来形成掩埋层106。在形成上半导体层108后，在上半导体层108内和掩埋层106上方形成晶体管阱区101。
将衬垫(pad)氧化物层126形成在衬底102的顶表面102a处，例如通过热氧化来形成。衬垫氧化物层126可以包括5纳米至30纳米的二氧化硅。将衬垫氮化物层128形成在衬垫氧化物层126上，例如通过低压化学气相沉积(LPCVD)使用氨和硅烷来形成。衬垫氮化物层128可以包括100纳米至300纳米的氮化硅。在衬垫氮化物层128之上形成硬掩模氧化物层130，例如通过等离子体增强化学气相沉积(PECVD)使用正硅酸四乙酯(其也被称为四乙氧基硅烷(TEOS))来形成，或使用高密度等离子体(HDP)工艺来形成。硬掩模氧化物层130可以包括500纳米至2微米的二氧化硅。衬垫氮化物层128提供用于硬掩模氧化物层130的后续蚀刻的蚀刻停止层。
在硬掩模氧化物层130之上形成沟槽掩模132，以暴露出用于形成如图1C和图1D中所示出和所描述的第一深沟槽结构114和第二深沟槽结构174的区域。更具体地，沟槽掩模132被图案化成具有第一孔AP1和第二孔AP2。第一孔AP1限定第一沟槽宽度120，而第二孔AP2限定第二沟槽宽度180。因此，第一孔AP1一般大于第二孔AP2。在一种示例性实施方式中，第二孔AP2在从1.5μm至1.8μm的范围内，而第一孔AP1约为2.65μm(例如，+/-10％裕量)。在另一示例性实施方式中，第二孔AP2约为1.7μm(例如，+/-10％裕量)，而第一孔AP1约为2.65μm(例如，+/-10％裕量)。沟槽掩模132可以包括由光刻工艺形成的光刻胶材料，并且还可以包括硬掩模层和/或抗反射层。
参考图2B，硬掩模蚀刻工艺在由沟槽掩模132暴露出的区域中从硬掩模氧化物层130去除材料。硬掩模蚀刻工艺可以包括使用氟自由基的反应离子蚀刻(RIE)工艺，和/或可以包括使用氢氟酸的稀缓冲水溶液的湿法蚀刻工艺。衬垫氮化物层128的一部分可以通过硬掩模蚀刻工艺去除，如图2B所描绘的。可以通过硬掩模蚀刻工艺来腐蚀沟槽掩模132的一部分或全部。
参考图2C，停止层蚀刻工艺在由沟槽掩模132暴露出的区域中去除衬垫氮化物层128和衬垫氧化物层126。停止层蚀刻工艺可以包括利用与参考图2B所描述的硬掩模蚀刻工艺不同的气体组合的RIE工艺。可以通过停止层蚀刻工艺进一步腐蚀沟槽掩模132。
停止层蚀刻包括在由沟槽掩模132暴露出的区域中从衬底102去除材料以同时形成第一局部深沟槽134和第二局部深沟槽138的第一沟槽蚀刻工艺。假如第一孔AP1比第二孔AP2宽，则第一局部深沟槽134比第二局部深沟槽138更深地延伸到掩埋层106中。第一沟槽蚀刻工艺可以包括同时从第一局部深沟槽134和第二局部深沟槽138的底部去除材料以及钝化第一局部深沟槽134和第二局部深沟槽138的侧壁的连续蚀刻工艺。可替代地，第一深沟槽蚀刻工艺可以包括两步工艺。在第一步骤期间，第一深沟槽蚀刻工艺从第一局部深沟槽134和第二局部深沟槽138的底部去除材料。在第二步骤期间，第一深沟槽蚀刻工艺钝化第一局部深沟槽134和第二局部深沟槽138的侧壁。沟槽掩模132可以通过第一沟槽蚀刻工艺被进一步腐蚀。
参考图2D，将N型掺杂剂139沿着第一局部深沟槽134的侧壁注入到衬底102中以形成第一N型下沉件注入层140，并且沿着第二局部深沟槽138的侧壁注入到衬底102中以形成第二N型下沉件注入层141。可以以倾斜角度将N型掺杂剂139以多个子剂量注入。在一种示例性实施方式中，倾斜角度在从10度至30度的范围内，以提供沿着第一局部深沟槽134和第二局部深沟槽138的相应侧壁对第一下沉件注入层140和第二下沉件注入层141的连续覆盖。
也可以以约45度的扭转角度注入N型掺杂剂139，以减少注入到第一局部深沟槽134和第二局部深沟槽138的底表面中的N型掺杂剂139的量。一种示例性注入工艺可以包括以90度分开旋转的四个子剂量，倾斜角度为10度至30度，并且扭转角度为45度。减少注入到第一局部深沟槽134和第二局部深沟槽138的底表面中的N型掺杂剂139的量可以有利地改善在第一沟槽蚀刻工艺之后的第二沟槽蚀刻工艺的工艺裕量。
可以以1×1014cm-2至2×1015cm-2的总剂量注入N型掺杂剂139，以提供后续形成的下沉件的期望低电阻。N型掺杂剂139可以包括磷和/或砷。可以将衬垫氧化物层(未示出)形成在第一局部深沟槽134和第二局部深沟槽138的侧壁上。如果N型掺杂剂139包括砷，则由使用TEOS的PECVD工艺形成的30纳米的二氧化硅的衬垫氧化物层可以改善注入的砷在第一下沉件注入层140和第二下沉件注入层141中的保持。可替代地，如果N型掺杂剂139不包括砷，则可以省略在第一局部深沟槽134和第二局部深沟槽138的侧壁上的衬垫氧化物，因为衬垫氧化物可能增加衬底102中的应力，这可能导致半导体器件100A的性能劣化。
在形成第一局部深沟槽134和第二局部深沟槽138之后并且在由此形成完全更深的沟槽之前注入n型掺杂剂139可以有利地防止第一下沉件注入层140和第二下沉件注入层141延伸越过掩埋层106。这样的工艺也可以改善半导体器件100A中的PN结的击穿电压。此外，第一局部深沟槽134和第二局部深沟槽138用作用于形成第一下沉件注入层140和第二下沉件注入层141的自对准装置，使得不需要额外的掩模。因为第一孔AP1比第二孔AP2宽，所以第一下沉件注入层140具有比第二下沉件注入层141大的横向厚度。
参考图2E，执行第二沟槽蚀刻工艺以从衬底102去除附加材料，从而进一步延伸第一局部深沟槽134和第二局部深沟槽138，以分别同时形成第一全深沟槽142和第二全深沟槽143。因为第一孔AP1比第二孔AP2宽，所以第一全沟槽142具有大于第二全沟槽143的第二沟槽深度TD2的第一沟槽深度TD1。在一种示例性实施方式中，第一全沟槽142在掩埋层106下方延伸至少17μm，而第二全沟槽142在掩埋层106下方延伸小于17μm。在另一示例性实施方式中，第一全沟槽142延伸到掩埋层106下方，而第二全沟槽142不延伸到掩埋层106下方。在第二沟槽蚀刻工艺完成时，基本上所有剩余的沟槽掩模132。
参考图2F，执行电介质沉积工艺以分别在第一全深沟槽142和第二全深沟槽143的侧部和底部上形成第一电介质衬里116和第二电介质衬里176。在一种示例性实施方式中，电介质衬里116和176可以各自具有从100纳米至800纳米的厚度范围。在另一示例性实施方式中，第一电介质衬里116和第二电介质衬里176可以包括在第一全深沟槽142和第二全深沟槽143的侧部和底部上具有从200纳米至300纳米的厚度范围的热氧化物层。在又一示例性实施方式中，可以在热氧化物上通过亚大气压化学气相沉积(SACVD)工艺形成具有从300纳米至500纳米的厚度范围的二氧化硅层。
因为第一全深沟槽142具有比第二全深沟槽143大的沟槽宽度，所以第二电介质层176围绕第二全深沟槽143的底部形成夹断(pinch off)节段177，而第一电介质层116围绕第一全深沟槽142的底部形成相对均匀的厚度。通常，第二全深沟槽142中的夹断节段177比围绕第一全深沟槽142的底部的第一电介质层116厚。
接下来，执行氧化物蚀刻工艺以在第一全深沟槽142中创建底部开口，用于接近下半导体层104。由于较厚的夹断节段177，第二全深沟槽143的底部在氧化物蚀刻工艺完成后保持对下半导体层104关闭。在创建第一全深沟槽142内的底部开口后，可以执行P型掺杂工艺以在底部开口正下方创建接触掺杂区117。
然后，在第一电介质衬里116和第二电介质衬里176上的第一全深沟槽142和第二全深沟槽143中形成沟槽填充材料层144。在一种示例性实施方式中，沟槽填充材料层144可以包括填充在第一全深沟槽142和第二全深沟槽143中并覆盖硬掩膜氧化层130的多晶硅材料。可替代地，沟槽填充材料层144可以包括二氧化硅或其它电介质材料，用于填充第二全深沟槽143，其中第二深沟槽174被配置为浮动状态。
在形成第一电介质衬里116和第二电介质衬里176以及沟槽填充材料144期间的热分布使得第一下沉件注入层140和第二下沉件注入层141中的注入的N型掺杂剂扩散并被激活。有利的是，在不需要单独的退火工艺的情况下形成第一下沉件122和第二下沉件182。
参考图2G，随后去除硬掩膜氧化物层130和沟槽填充材料层144的覆盖部分，例如通过化学机械抛光(CMP)工艺来去除。结果，第一沟槽填充材料118被留在第一深沟槽结构114中，而第二沟槽填充材料178被留在第二深沟槽结构174中。衬垫氮化物层128用作用于去除硬掩模氧化物层130的蚀刻停止层。随后去除衬垫氮化物层128和衬垫氧化物层126，从而得到如图1C和图1D所示的结构。
在本说明书中，术语“基本上(实质上)等于”、“基本上(实质上)相等”、“基本上(实质上)相同”及其变体，当应用于集成电路的特征时，其意味着在形成集成电路的制造公差内是等价的。更具体地，术语“基本上(实质上)等于”和“基本上(实质上)相等”描述了两个对象之间的定量关系。该定量关系可能更喜欢被设计成相等的两个对象，但是预料到了制造工艺可能引入一定量的变化。在一个方面，第一电阻器可以具有基本上等于第二电阻器的第二电阻的第一电阻，其中第一电阻器和第二电阻器声称具有相同的电阻，但是制造工艺在第一电阻和第二电阻之间引入微小的变化。因此，第一电阻可以基本上等于第二电阻，即使当所制造的第一电阻器和第二电阻器表现出轻微的电阻差异。该微小差异可以在设计目标的5％以内。在另一方面，第一电阻器可以具有基本上等于第二电阻器的第二电阻的第一电阻，其中工艺变化是先验已知的，使得第一电阻和第二电阻可以被预设为稍微不同的值，以考虑已知的工艺变化。因此，第一电阻可以基本上等于第二电阻，即使当第一电阻和第二电阻的设计值被预设为包括微小差异以考虑已知的工艺变化时。该微小差异可以在设计目标的5％以内。
在本说明书中，术语“被配置为”描述了一种或多种有形非暂时性部件的结构和功能特性。例如，“被配置为”部件具有被设计或专用于执行某一功能的特定配置。因此，如果器件包括可以被启用、激活或被供电以执行特定功能的有形非暂时性部件，则该器件“被配置为”执行所述功能。术语“被配置为”可涵盖是可配置的，但是其不应局限于这种狭隘的定义。因此，当用于描述器件时，术语“被配置为”不要求所描述的器件在任何给定的时间点是可配置的。
对于由上述部件(例如，元件、资源等)执行的各种功能，除非另有说明，否则用于描述这些部件的术语旨在与执行所述部件的指定功能(例如，在功能上等同的)的任何部件相对应，即使其在结构上不等同于所描述的结构。另外，尽管可能仅关于若干实施方式中的一种实施方式描述了一种特定特征，但是这样的特征可以与其他实施方式的一种或多种其他特征组合，因为这对于任何特定应用可能是可取和有利的。
本文中在分开实施例的上下文中描述的某些特征也可以在单个实施例中组合实现。相反，本文中在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地或以任何合适的子组合来实现。此外，尽管上面可能将特征描述为以某些组合起作用，但是在一些情况下可以从组合中删去该组合的一种或多种特征，并且该组合可以涉及子组合或子组合的变化。
类似地，虽然在附图中以特定顺序描绘了一些操作，但是不要求以所示的特定顺序或按顺序执行这些操作(并且不需要执行所有示出的操作)以实现期望的结果，除非限定了需要该顺序。在某些情况下，同时处理对于制造半导体器件的多个结构可能是有利的。此外，上述实施例中的各种系统部件的分离不是在所有实施例中都需要这种分离。

Claims (28)

1.一种集成电路，包括：
衬底，其具有顶表面和底表面；
掩埋层，其位于所述衬底内；
晶体管阱区，其位于所述掩埋层上方；
第一沟槽，其从所述顶表面延伸以穿入所述掩埋层，所述第一沟槽具有第一沟槽深度；以及
第二沟槽，其从所述顶表面延伸以穿入所述掩埋层，所述第二沟槽内插在所述第一沟槽与所述晶体管阱区之间，并且所述第二沟槽具有小于所述第一沟槽深度的第二沟槽深度，其中：
所述第一沟槽包括第一导体，所述第一导体与所述掩埋层绝缘并且在所述第一沟槽的底部周围与所述衬底形成欧姆接触；以及
所述第二沟槽包括与所述掩埋层和所述衬底绝缘的第二导体。
2.根据权利要求1所述的集成电路，其中所述第二沟槽包括将所述第二导体绝缘到浮动状态的电介质衬里。
3.根据权利要求2所述的集成电路，其中所述电介质衬里包括沿所述第二沟槽的内侧壁的第一部分和在所述第二沟槽的底部周围的第二部分，其中所述第二部分比所述第一部分厚。
4.根据权利要求1所述的集成电路，其中所述第二导体被构造成接收与所述掩埋层和所述衬底之间的结的击穿电压相关联的偏置电压。
5.根据权利要求1所述的集成电路，其中所述第二导体被构造成接收与所述掩埋层和所述衬底之间的结的电场密度阈值相关联的偏置电压。
6.根据权利要求1所述的集成电路，其中所述第一沟槽与所述第二沟槽隔开的距离与所述掩埋层和所述衬底之间的结的击穿电压相关联。
7.根据权利要求1所述的集成电路，其中所述第一沟槽与所述第二沟槽隔开的距离与所述掩埋层和所述衬底之间的结的电场密度阈值相关联。
8.根据权利要求1所述的集成电路，其中所述第一沟槽与所述第二沟槽隔开大于1μm的距离。
9.根据权利要求1所述的集成电路，其中所述第一沟槽具有限定在所述顶表面处的第一孔，并且所述第二沟槽具有限定在所述顶表面处且小于所述第一孔的第二孔。
10.根据权利要求1所述的集成电路，还包括：
高压电路，其被形成在所述晶体管阱区外部；以及
低压电路，其被形成在所述晶体管阱区内，并且其通过所述第一沟槽和所述第二沟槽屏蔽所述高压电路。
11.根据权利要求1-10中的一项所述的集成电路，其中所述第二沟槽被所述第一沟槽包围，并且包围所述晶体管阱区。
12.一种集成电路，包括：
衬底，其具有第一导电类型、顶表面和底表面；
掩埋层，其具有与所述第一导电类型相反的第二导电类型，所述掩埋层位于所述衬底中；
晶体管阱区，其位于所述掩埋层上方；
第一沟槽，其从所述顶表面延伸以穿入所述掩埋层，所述第一沟槽具有：
第一沟槽深度以及第一导体，所述第一导体与所述掩埋层绝缘并且在所述第一沟槽的底部周围与所述衬底形成欧姆接触；以及
第二沟槽，其从所述顶表面延伸以穿入所述掩埋层，所述第二沟槽内插在所述第一沟槽与所述晶体管阱区之间，并且所述第二沟槽具有：小于所述第一沟槽深度的第二沟槽深度以及与所述掩埋层和所述衬底绝缘的第二导体。
13.根据权利要求12所述的集成电路，其中所述第二沟槽包括将所述第二导体绝缘到浮动状态的电介质衬里，其中所述电介质衬里包括在所述第二沟槽的侧壁上的第一部分和在所述第二沟槽的底部周围的第二部分，其中所述第二部分比所述第一部分厚。
14.根据权利要求12所述的集成电路，其中所述第二导体被构造成接收与所述掩埋层和所述衬底之间的结的击穿电压相关联的偏置电压。
15.根据权利要求12所述的集成电路，其中所述第二导体被构造成接收与所述掩埋层和所述衬底之间的结的电场密度阈值相关联的偏置电压。
16.根据权利要求12所述的集成电路，其中所述第一沟槽与所述第二沟槽隔开的距离与所述掩埋层和所述衬底之间的结的击穿电压相关联。
17.根据权利要求12所述的集成电路，其中所述第一沟槽与所述第二沟槽隔开的距离与所述掩埋层和所述衬底之间的结的电场密度阈值相关联。
18.根据权利要求12-17中的一项所述的集成电路，其中所述第二沟槽被所述第一沟槽包围，并且包围所述晶体管阱区。
19.一种制造集成电路的方法，包括：
在衬底内形成掩埋层；
在所述掩埋层上方形成晶体管阱区；
形成从所述衬底的顶表面延伸以穿入所述掩埋层的第一沟槽，所述第一沟槽具有第一沟槽深度；
形成从所述衬底的所述顶表面延伸以穿入所述掩埋层的第二沟槽，所述第二沟槽内插在所述第一沟槽与所述晶体管阱区之间，并且所述第二沟槽具有小于所述第一沟槽深度的第二沟槽深度；
在所述第一沟槽内形成第一导体，所述第一导体与所述掩埋层绝缘并且在所述第一沟槽的底部周围与所述衬底形成欧姆接触；以及
在所述第二沟槽内形成第二导体，所述第二导体与所述掩埋层和所述衬底绝缘。
20.根据权利要求19所述的方法，还包括：
在所述第二沟槽内形成电介质衬里，所述电介质衬里将所述第二导体绝缘到浮动状态。
21.根据权利要求20所述的方法，其中形成所述电介质衬里包括沿所述第二沟槽的内侧壁形成第一部分和在所述第二沟槽的底部周围形成第二部分，其中所述第二部分比所述第一部分厚。
22.根据权利要求19所述的方法，还包括：
与所述第二导体形成接触，用于接收与所述掩埋层和所述衬底之间的结的击穿电压相关联的偏置电压。
23.根据权利要求19所述的方法，其中所述第一沟槽与所述第二沟槽隔开的距离与所述掩埋层和所述衬底之间的结的击穿电压相关联。
24.根据权利要求19所述的方法，其中所述第一沟槽与所述第二沟槽隔开的距离与所述掩埋层和所述衬底之间的结的电场密度阈值相关联。
25.根据权利要求19所述的方法，其中所述第一沟槽与所述第二沟槽隔开大于1.5μm的距离。
26.根据权利要求19所述的方法，其中：
形成所述第一沟槽包括：
在所述衬底的所述顶表面处限定第一孔；以及
通过所述第一孔在预定时间段内蚀刻所述衬底的顶层、所述掩埋层和所述衬底的底层；以及
形成所述第二沟槽包括：
在所述衬底的所述顶表面处限定第二孔，所述第二孔小于所述第一孔；以及
通过所述第二孔在所述预定时间段内蚀刻所述衬底的所述顶层、所述掩埋层和所述衬底的所述底层。
27.根据权利要求19所述的方法，还包括：
在所述晶体管阱区外部形成高压电路；以及
在所述晶体管阱区内形成低压电路，并且所述低压电路通过所述第一沟槽和所述第二沟槽屏蔽所述高压电路。
28.根据权利要求19-27中的一项所述的方法，其中所述第二沟槽被所述第一沟槽包围，并且包围所述晶体管阱区。
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