CN111108593B - 窄深沟槽的沉降物至掩埋层连接区域 - Google Patents

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Abstract

一种形成IC的方法包括在掺杂有第一类型的衬底(102)中形成掺杂有第二类型的掩埋层(BL)(106)。蚀刻深沟槽直至BL，深沟槽包括较窄的内沟槽环和较宽的外沟槽环。第一深沉降物(122)注入使用具有第一剂量、第一能量和第一倾角的第二类型的离子。第二深沉降物(182)注入使用具有小于第一剂量的第二剂量、大于第一能量的第二能量以及小于第一倾角的第二倾角的第二类型的离子。外沟槽环和内沟槽环被电介质衬里。从外沟槽环的底部去除电介质衬层。外沟槽环填充有导电填充材料，该导电填充材料与衬底接触并填充内沟槽环。

Description

窄深沟槽的沉降物至掩埋层连接区域
技术领域
本发明涉及沟槽隔离的半导体器件。
背景技术
具有高压能力的集成电路(IC)具有广泛的工业应用，包括汽车中使用的电源管理系统。这些集成电路包括在高电压范围内(例如80V至120V)工作的高压晶体管和在更低电压范围内(例如1V至5V)工作的低压晶体管。为了保护低压晶体管免受高压操作，IC可以采用一种或更多种电气隔离方案。例如，一种隔离方案涉及结隔离，其包括在体衬底内形成掩埋层(例如，N型掩埋层)和从该埋入层延伸到体衬底(例如，P型衬底)的顶表面以将高压晶体管与低压晶体管结隔离的沉降扩散。通常通过将N型埋层连接到与高压晶体管的工作范围相对应的高压来对该N型埋层进行偏置，而通过将P型衬底连接到通常接地的IC上的最低电位来对该P型衬底进行偏置。在某些情况下，高偏置电压和接地电压之间的差可能会超过掩埋层与衬底之间PN结的击穿电压阈值，从而导致泄漏并影响IC的性能和可靠性。
结隔离可以与沟槽隔离结合。在这种情况下，填充电介质的沟槽向下延伸至掩埋层，并被沉降物(sinker)包围，从而形成隔离沟槽。
发明内容
所描述的实施例包括一种形成IC的方法，该方法包括在具有至少一个掺杂有第一类型的半导体层的衬底中形成掺杂有第二类型的掩埋层(BL)。蚀刻深沟槽直至BL，该深沟槽包括较窄的内沟槽环和较宽的从半导体层的顶表面的内沟槽环之外的外沟槽环。第一深沉降注入物包括以第一剂量、第一能量和第一倾角注入第二类型的离子。注入的第二深沉降物注入具有小于第一剂量的第二剂量、大于第一能量的第二能量和小于第一倾角的第二倾角的第二类型的离子。蚀刻外沟槽环和内沟槽环以延伸其沟槽深度，然后被电介质衬里。从外沟槽环的底部去除介电衬层，并且外沟槽环填充有导电填充材料，该导电填充材料与衬底层电接触并填充内沟槽环。
附图说明
图1A示出了根据一个示例实施例的具有双沟槽的示例半导体IC的俯视图，其中，内沟槽为隔离沟槽，其包括具有至掩埋层连接区域的所描述沉降物的沉降物。
图1B示出了图1A所示的半导体IC的横截面图。
图2A至图2H为示出根据一个示例实施例的用于形成具有双沟槽隔离器件的IC的示例方法的处理进程的横截面图，其中，内沟槽为隔离沟槽，包括具有至掩埋层连接区域的所描述沉降物的沉降物。
图3为根据一个示例实施例的半导体IC的一部分的横截面图，该半导体IC具有通过双沟槽彼此隔离的高压晶体管和低压晶体管，该双沟槽包括TSC沟槽和隔离沟槽，该隔离沟槽包括具有至掩埋层连接区域的所描述沉降物的沉降物。
图4示出了来自隔离沟槽沉降物电阻测试结构的测量电阻数据，该结构包括控制测试结构和测试结构，该测试结构接收了用于形成所描述的沉降物至用于隔离沟槽的掩埋层连接区域的所描述的注入物。
图5A为源自扫描式电容显微镜(SCM)的扫描的原子力显微镜(AFM)图像，其示出了具有第一沉降注入物和所描述的第二沉降注入物(DEEPN2，较小的角度和较小的剂量)的施主浓度轮廓图。
图5B为源自SCM的扫描的AFM图像，其示出了仅具有第一沉降注入物(没有第二沉降注入物)的施主浓度轮廓图。
图5C示出了沿着DT侧壁的硅中的一维施主浓度轮廓图，其中示出了用于第一和第二沉降注入物的分布以及仅用于第一沉降注入物(没有第二沉降注入物)的分布。
具体实施方式
附图不一定按比例绘制。在附图中，相似的附图标记表示相似或等同的元件。行为或事件的图示排序不是限制性的，因为某些行为或事件可能以不同的顺序发生和/或与其他行为或事件同时发生。此外，一些图示的行为或事件来实现根据本说明书的方法是可选的。
此外，本文所使用的在没有进一步限制的情况下的术语“耦合至”或“与...耦合”(等)描述间接或直接电连接。因此，如果第一器件“耦合”至第二器件，则该连接可以通过路径中仅寄生效应的直接电气连接，或者通过经由包括其他器件和连接的介入项的间接电连接。对于间接耦合，介入项通常不修改信号的信息，但可以调整其电流电平、电压电平和/或功率电平。
一种描述的高压工艺流程包括用于隔离器件的深双沟槽，该双沟槽包括内部较小区域的深隔离沟槽和外部较大区域的通常掺杂多晶硅填充的深顶侧接触(TSC)沟槽。例如，就汽车应用而言，随着汽车48V电池的发展，要求采用双沟槽双极CMOS-DMOS(BCD)IC技术来提供额定击穿电压大于100V的器件，而不是传统的额定击穿电压为60V至85V的器件。很难修改现有的工艺技术(诸如85V额定值)并将其额定电压提高到≥100V。
所描述的实施例认识到将IC的额定电压从例如85V增加到100V的一种方法是使用双深沟槽(DT)和内沟槽，该双深沟槽包括用于填充深TSC沟槽的导电填充材料的基线DT宽度(例如，约2.65μm的沟槽宽度)，该内沟槽具有明显更窄的DT宽度(例如，至少窄20％，通常至少窄40％)，该内沟槽在本文中称为隔离沟槽。隔离沟槽可防止沟槽中的导电填充材料(通常为掺杂的多晶硅)短路到衬底，因为它旨在使用衬底连接的TSC沟槽，使得隔离沟槽现在可以保持电浮动(例如，因为其底部有氧化硅)，以有助于提高击穿电压，诸如在N+埋层(NBL)与带有使衬底层接触的TSC沟槽的沟槽内的p衬底/多晶硅之间的p衬底的情况下。
然而，本文认识到的新问题在于，对于较窄的隔离沟槽，在使用这种双沟槽时，在DeepN沉降物和NBL之间的p衬底的情况下，存在所得的高电阻连接，这是由于与在较宽的TSC沟槽周围的DeepN注入物的注入深度相比，在较窄的隔离沟槽附近提供了更浅的DeepN沉降注入物。例如，DeepN沉降注入物可以包括高剂量的磷注入物(例如，＞1×1015cm-2)，该磷注入物具有针对较宽的TSC沟槽限定的16度倾斜。所描述的实施例通过添加具有更高能量、较小倾角和明显更低的注入剂量的第二deepN型(例如，磷)沉降注入物(与单个DeepN沉降注入物相比)以提供至埋层连接区域的所描述的沉降物，解决了该高电阻连接问题，所描述的沉降物至埋层连接区域可确保DeepN沉降物在较窄的隔离沟槽周围提供至NBL的低电阻接触。
已发现该第二deepN沉降注入物无法将TSC或隔离沟槽中的任何一个之间的击穿电压可测定地偏移到相邻阱(由于较低的注入剂量，而且不会引起滑移线或其他晶体缺陷(同样由于较低的注入剂量)。尽管本文描述的是应用于p型衬底，但是所描述的实施例也可以应用于n型衬底，在这种情况下，它为DeepP沉降物和接收第二深p型(例如硼)沉降注入物的PBL，第二深p型(例如硼)沉降注入物具有较小的倾角和明显较低的注入剂量(与单个基线DeepP注入物相比)，以解决相同的高阻沉降物与BL连接的问题。
图1A示出了根据一个示例实施例的具有所描述的双沟槽构型的示例半导体IC100的俯视图，其中，内沟槽为隔离沟槽174，其包括所描述的第二垂直掺杂结构(以下称为第二“沉降物”)182，该结构具有至掩埋层连接区域的沉降物。图1B示出了图1A中的半导体IC 100的横截面图，其中BL被示为106。外沟槽为比隔离沟槽174宽的TSC沟槽114。
隔离沟槽174被布置为侧向包围晶体管阱区101并且与掩埋层106相交。更具体地，隔离沟槽174从衬底102的顶表面102a延伸以穿透掩埋层106。在一个示例实施方式中，隔离沟槽174可以穿透BL 106以到达衬底102的下半导体层104。在另一个示例实施方式中，隔离沟槽174可以部分地穿透BL106并在BL 106内终止。隔离沟槽174插置在TSC沟槽114和晶体管阱区101之间。
如图1A所示，隔离沟槽174外接晶体管阱区101，而隔离沟槽174由TSC沟槽114外接。沟槽114、174共同建立两个连续的环，以用于隔离晶体管阱区101。在替代实施方式中，沟槽114和174中的每者可以被分成不连续的和离散的片段，以近似于用于隔离内部晶体管阱区101的连续环。双沟槽构型减轻了BL 106和衬底102的下半导体层104之间的第一PN结105(参见图1B)周围的电场拥挤。
隔离沟槽174的沟槽宽度通常小于TSC沟槽114的沟槽宽度，其在图1A和图1B中均示出。由于通常同时蚀刻这些沟槽类型，因此该沟槽宽度差将致使隔离沟槽174的沟槽深度小于TSC沟槽114的沟槽宽度。隔离沟槽174和TSC沟槽114的沟槽深度可以在2μm至15μm的范围内。TSC沟槽114可以具有2μm至4μm的沟槽宽度，诸如2.65μm+/-10％，并且隔离沟槽174可以具有1.7μm+/-10％的沟槽宽度。TSC沟槽114通常与隔离沟槽174间隔开大于1μm的距离。
如图1B所示，衬底102被细分为下半导体层104、BL 106和上半导体层108。下半导体层104形成衬底102的底表面，而上半导体层108形成衬底102的顶表面102a。例如，下半导体层104可以为体硅衬底(例如102)、体硅晶圆上的外延层或绝缘体上硅(SOI)晶圆的手柄“晶圆”的一部分。上半导体层108可以为在衬底102的下半导体层104上方形成的外延层，或者作为体硅衬底(例如102)的延伸。下半导体层104和上半导体层108通常具有相同的导电类型(例如，P型)。
可以通过掺杂下半导体层104来形成BL 106。可替代地，可以通过在下半导体层104的顶部上生长具有原位掺杂的外延层来形成BL 106。BL 106具有与下半导体层104和上半导体层108相反的导电类型。因此，如图1B所示，BL 106与下半导体层104形成第一PN结105，并且与上半导体层108形成第二PN结107。BL 106可具有至少1×1018cm-3的平均掺杂密度。BL 106的顶部边界112(参见下面描述的图2A)通常在衬底102的顶表面102a下方至少2微米，并且可以在衬底102的顶表面102a下方延伸5微米至10微米。如图1B所描绘的，BL 106可以横向延伸穿过半导体IC 100，或者可替代地，BL 106可以在与衬底102共面的有限横向区域内形成。
半导体IC 100包括晶体管阱区101，其位于上半导体层108内并且位于BL 106上方。晶体管阱区101包括被配置用于形成一个或更多个有源电路的晶体管。在晶体管阱区101包括低压电路(例如，以小于10V工作的电路)的情况下，晶体管阱区101与在图1A所示的示为190的晶体管阱区101的外部形成的高压电路(例如，以更高的50V工作的电路)隔离并且免受该高压电路的影响，该晶体管阱区可以包括横向扩散的金属氧化物半导体(LDMOS)晶体管。如本文所使用的，LDMOS器件与扩散金属氧化物半导体(DMOS)或漏极延伸MOS(DEMOS)器件同义，并且可以包括n沟道LDMOS(NLDMOS)和p沟道PLDMOS器件。在NLDMOS晶体管中，漏极横向布置以允许电流横向流动，并且将n漂移区插置在沟道和漏极之间以提供高的漏极至源极击穿电压(BV)。可替代地，在晶体管阱区101包括高压电路的情况下，晶体管阱区101被隔离以保护在晶体管阱区101外部形成的低压电路。
为了将高压电路与低压电路电隔离，半导体IC 100还包括TSC沟槽114，该TSC沟槽114被布置为横向包围晶体管阱区101并与BL 106相交。TSC沟槽114和隔离沟槽174均从顶表面102a延伸以穿透BL 106，从而到达下半导体层104。TSC沟槽114包括沿其侧壁设置的第一介电衬层116。第一介电衬层116可以包括热的或沉积的二氧化硅。TSC沟槽114限定底部开口，其用于接近衬底102的下半导体层104。接近点被掺杂有与下半导体层104相同的导电类型的掺杂剂，以形成用于TSC沟槽114的掺杂区域117。
TSC沟槽114包括设置在第一介电衬层116上的第一沟槽填充材料118。第一沟槽填充材料118为导电的，并且与上半导体层108和BL 106电绝缘。在一个示例实施方式中，第一沟槽填充材料118包括多晶硅，其通常被称为多晶硅。第一沟槽填充材料118经由底部开口和掺杂区117与衬底102的下半导体层104建立欧姆接触。通过该欧姆接触，TSC沟槽114的第一沟槽填充材料118可以用于偏置衬底102的下半导体层104。在一个示例实施方式中，第一沟槽填充材料118可以被构造成接收接地电源电压VGND以偏置衬底102的下半导体层104。
当BL 106被偏置在与高压电路的工作电压范围相对应的电压VBIAS时，BL 106也可用作隔离结构。例如，在高压电路的工作电压范围在80V至100V之间的情况下，掩埋层106的偏置电压VBIAS可以在100V至170V的范围内。为了偏置BL 106，半导体IC 100包括第一沉降物122，其从顶表面102a延伸以到达BL 106。第一沉降物122掺杂有与BL 106的导电类型相同的掺杂剂，以提供至BL 106的电连接。在一个示例实施方式中，第一沉降物122被掺杂有N型材料，其中BL 106也被掺杂了N型材料。
为了自对准，可以在TSC沟槽114旁边形成第一沉降物122。第一沉降物122从TSC沟槽114横向延伸以具有厚度124，并且第一沉降物122与TSC沟槽114共延伸以在顶表面102a和掩埋层106之间提供导电路径。在一个实施方式中，第一沉降物122的厚度124小于2.5微米，与没有自对准沉降物的IC相比，这可以有利地减小半导体IC 100的大小。
如图1A所示，TSC沟槽114和第一沉降物122形成外接晶体管阱区101的连续环。在一个替代实施方式中，TSC沟槽114和第一沉降物122可以被布置为不连续的和离散的片段，以近似于用于隔离晶体管阱区101的连续环。
在半导体IC 100的操作期间，上半导体层108可产生相对高的电压，其中晶体管阱区101包括一个或更多个高电压电路。例如，上半导体层108可以产生从80V至100V的电压范围。为了防止电流穿过第二PN结107(例如由于正向偏置)，BL 106以高于上半导体层108产生的电压的电压VBIAS偏置。在一个示例实施方式中，偏置电压VBIAS可在100V至170V的范围内。在另一个示例实施方式中，偏置电压VBIAS可在140V至170V的范围内。在又一个示例实施方式中，偏置电压VBIAS可在145V至155V的范围内。
当下半导体层104以接地电源电压VGND偏置时，BL 106和下半导体层104之间的电位差会变得很大。当该电位差变得大于第一PN结105的击穿电压(例如，小于80V)时，半导体IC 100可能经历大量的电流泄漏。该电位差可以通过在高电场线V1和低电场线V2上分布的电场密度来说明。通常，高电场线V1表示更接近偏置电压VBIAS的电位分布，而低电场线V2表示更接近接地电源电压VGND的电位分布。在第一PN结105处发生击穿的可能性与V1和V2之间的电位差成正比，而与V1和V2之间的距离成反比。
由于第一沟槽填充材料118所携带的接地电位将较小的电容耦合施加到下半导体层104的相邻p区域，因此使第一介电衬层116加厚可以有助于增加低电场线V2。通过增加低电场线V2，可以减小V1和V2之间的电位差，以降低沿第一PN结105击穿的可能性。在V1实质上高于V2(例如，V1-V2≥100V)并且第一介电衬层116的最大厚度受到一个或更多个工艺参数限制的情况下，这种方法可能不太有效。
增加BL 106的厚度(例如，掩埋层的厚度≥12μm)可有助于减小V1和V2之间的电场密度，以避免电场沿第一PN结105拥挤。通过降低电场密度，可以减小第一PN结105处的电位梯度，以降低沿第一PN结105击穿的可能性。在V1实质上高于V2(例如V1-V2≥100V)的情况下，此方法可能会很昂贵，因为加厚的BL 106通常需要更多的材料和时间来开发，并且在形成TSC沟槽114时可能更难蚀刻。
BL 106可以包括具有第一掺杂浓度的上部分和具有低于第一掺杂浓度的第二掺杂浓度的下部分。例如，BL上部分可以具有大于5×1018cm-3的掺杂浓度，而BL下部分可以具有在1×1016cm-3至1×1017cm-3范围内的掺杂浓度。通过调节BL 106内的掺杂分布，可以减小在第一PN结105两端的电位梯度以降低发生击穿的可能性。在V1实质上高于V2(例如，V1-V2≥100V)并且BL106的最大厚度受到限制(例如，最大厚度≤12μm)的情况下，这种方法可能不太有效。
为了促进有效的沟槽蚀刻工艺和有效的电介质填充工艺，隔离沟槽174可以与TSC沟槽114同时形成。为此，隔离沟槽174可具有小于TSC沟槽114的第一沟槽宽度(即，第一沟槽孔)120的第二沟槽宽度(即，第二沟槽孔)180。在一个示例实施方式中，隔离沟槽174的沟槽宽度180在1.5μm至1.8μm的范围内，而TSC沟槽114的第一沟槽宽度120为约2.65μm+/-10％。在另一个示例实施方式中，隔离沟槽174的沟槽宽度180为约1.7μm+/-10％，而TSC沟槽114的第一沟槽宽度120为约2.65μm+/-10％。
由于如上所描述的沟槽宽度的差异，如图1B所示，TSC沟槽114具有第一沟槽深度TD1，当第一沟槽深度TD1和第二沟槽深度TD2同时被蚀刻相同的时间量时，该第一沟槽深度TD1大于隔离沟槽174的第二沟槽深度TD2。在一个示例实施方式中，第一沟槽深度TD1的范围为20μm至28μm，而第二沟槽深度TD2的范围为8μm至16μm。在另一个示例实施方式中，第一沟槽深度TD1的范围为23μm至27μm，而第二沟槽深度TD2的范围为13μm至15μm。在又一个示例实施方式中，第一沟槽深度TD1为约24μm+/-10％，而第二沟槽深度TD2为约14μm+/-10％。
可替代地，隔离沟槽174可以具有与TSC沟槽114的第一沟槽宽度120基本相同(例如，+/-5％裕度)的第二沟槽宽度180。在该特定配置下，第一沟槽深度TD1可以与第二沟槽深度TD2基本上相同(例如，+/-5％裕度)。在一个示例实施方式中，TD1和TD2的范围为20μm至28μm。在另一个示例实施方式中，TD1和TD2的范围为23μm至27μm。在又一个示例实施方式中，TD1和TD2约为24μm+/-10％。
类似于TSC沟槽114，隔离沟槽174包括沿着其侧壁和底部设置的第二介电衬层176。第二介电衬层176可以包括热二氧化硅。第二介电衬层176介电隔离隔离沟槽174，以防止接近衬底102的下半导体层104。当第二沟槽宽度180小于第一沟槽宽度120时，同时的电介质形成工艺可以使第二介电衬层176略微倾斜并且在隔离沟槽174的底部周围较厚。
隔离沟槽174包括设置在第二介电衬层176上的第二沟槽填充材料178。第二沟槽填充材料178为导电的，其中隔离沟槽174被配置为接收沟槽偏置电压VTR。可替代地，第二沟槽填充材料178可以为导电的或不导电的，其中隔离沟槽174被配置为浮动状态。在第二沟槽填充材料178为导电的配置中，第二沟槽填充材料178与上半导体层108、BL 106和下半导体层104电气地绝缘。在一个示例实施方式中，第二沟槽填充材料178包括多晶硅，其通常被称为多晶硅。与第一沟槽填充材料118不同，第二沟槽填充材料178不与衬底102的下半导体层104建立任何欧姆接触。而是，第二沟槽填充材料178与BL 106和下半导体层104建立电容耦合。通过这种电容性耦合，第二沟槽填充材料178可用于影响BL 106的电场密度和衬底102的下半导体层104。在一个示例实施方式中，第二沟槽填充材料178可被构造成接收沟槽偏置电压VTR以减小BL 106和下半导体层104之间的第一PN结105周围的电场密度。
半导体IC 100包括第二沉降物182，该第二沉降物182包括至掩埋层连接区域的所描述沉降物，该掩埋层连接区域用作用于将BL 106偏置到偏置电压VBIAS的导管，从而在P型上半导体层108和N型BL 106之间建立反向偏置。第二沉降物182从顶表面102a延伸以到达BL 106。第二沉降物182掺杂有与BL 106的导电类型相同的掺杂剂，以提供至BL 106的电连接。在一个示例实施方式中，第二沉降物182被掺杂有N型材料，其中BL 106也被掺杂了N型材料。
为了自对准，可以在隔离沟槽174旁边形成第二沉降物182。第二沉降物182从隔离沟槽174横向延伸以具有厚度184，并且第二沉降物182与隔离沟槽174共延伸以在顶表面102a和BL 106之间提供导电路径。在一个实施方式中，沉降物的厚度184可以小于2.5微米，与没有自对准沉降物的IC相比，这可以有利地减小半导体IC 100的大小。当第二沟槽宽度180小于第一沟槽宽度120时，第二沟槽的沉降物厚度可以小于第一沟槽的沉降物厚度。
相对于单沟槽构型，双沟槽构型在保持高工作电压范围的同时，还防止隔离结周围的击穿方面具有多个优点。第一个优点包括加宽图1B所示的高电场线V1和低电场线V2之间的电场线分布。加宽的分布减小了第一PN结105周围的电位差。例如，如图1B所示，高电场线V1和低电场线V2被进一步间隔开，使得第一PN结105两端的电位差可以被大大减小。
电场线的加宽分布可以归因于隔离沟槽174的结构特征。在一个方面，通过不与衬底102建立任何欧姆接触并因此不对其进行偏置，隔离沟槽174有助于在包围隔离沟槽174的区域周围的第一PN结105两端维持相对较低的电位差。在另一方面，隔离沟槽174通过在其底部周围具有较厚的介电衬层来帮助减小在第一PN结105两端的电位差。在又一方面，隔离沟槽174的相对定位有助于在偏置的沉降物和浮动沉降物之间散布电场线。通过被插置在TSC沟槽114(被配置为承载接地电源电压VGND(例如，0V)和BL 106的偏置区域(被偏置在高偏置电压VBIAS(例如，100V至170V)之间，隔离沟槽174用作这两个区域之间的电压缓冲。
TSC沟槽114和隔离沟槽174之间的沟槽间距离dT与BL 106和衬底102的下半导体层104之间的第一PN结105的击穿电压相关联。通常，击穿电压与沟槽间距离dT成反比。在一个示例实施方式中，沟槽间距离dT至少为1μm可能足以防止击穿电压为100V或更低的第一PN结105的结击穿。在另一个示例实施方式中，沟槽间距离dT约为1.5μm+/-10％可能足以防止击穿电压为约80V+/-10％的第一PN结105的结击穿。
沟槽间距离dT也可以与BL 106和衬底102的下半导体层104之间的第一PN结105的电场密度阈值相关联。假设半导体IC 100具有10v/μm的电场密度，则沟槽间距离dT约为(例如，+/-10％裕度)2μm，以维持高电场线V1与低电场线V2之间的20V电位差。类似地，假设半导体IC 100具有20V/μm的电场密度阈值，则沟槽间距离dT为约1μm+/-10％，以维持高电场线V1和低电场线V2之间的20V电位差。在这些假设下，沟槽间距离dT与第一PN结105的电场密度阈值成反比。
双沟槽构型的第二个优点包括降低高电场线V1和低电场线V2两端的电位谱。在第二沟槽填充材料178为导电的实施方式中，隔离沟槽174可以被配置为接收图1B所示的沟槽偏置电压VTR。沟槽偏置电压VTR可以相对于施加到BL 106的偏置电压VBIAS减小高电场线V2的值。在一个示例中，在将偏置电压VBIAS设置为140V并且将沟槽偏置电压VTR设置为40V的情况下，高电场线V2可以减小至100V。类似地，在将偏置电压VBIAS设置为140V并且将沟槽偏置电压VTR设置为60V的情况下，高电场线V2可以减小至80V。
为了避免结击穿，可以将沟槽偏置电压VTR与BL 106和衬底102的下半导体层104之间的第一PN结105的击穿电压相关联。在一个示例实施方式中，在击穿电压为80V并且BL偏置电压VBIAS小于120V的情况下，可以将沟槽偏置电压VTR设置为40V。在另一个示例实施方式中，在击穿电压为60V并且BL偏置电压VBIAS小于120V的情况下，可以将沟槽偏置电压VTR设置为60V。在这些示例下，沟槽偏置电压VTR与BL 106和衬底102的下半导体层104之间的第一PN结105的击穿电压成反比。
并且为了避免电场拥挤，沟槽偏置电压VTR也可以与BL 106和衬底102的下半导体层104之间的第一PN结105的电场密度阈值相关联。假设半导体IC 100具有10V/μm的电场密度和2μm的沟槽间距离dT，则可以将沟槽偏置电压VTR设置为40V以维持在掩埋层偏置电压VBIAS为140V的情况下高电场线V1和低电场线V2之间的80V电位差。类似地，假设半导体IC100具有20V/μm的电场密度和2μm的沟槽间距离dT，则可以将沟槽偏置电压VTR设置为20V以维持在掩埋层偏置电压VBIAS为140V的情况下高电场线V1和低电场线V2之间的80V电位差。在这些假设下，沟槽偏置电压VTR与第一PN结105的电场密度阈值成反比。
图2A至图2H示出了示例性制造工艺，该示例性制造工艺描绘了具有双沟槽构型的半导体IC 100的横截面图，该双沟槽构型包括外部TSC沟槽114和在TSC沟槽内的隔离沟槽174，该隔离沟槽174包括具有至掩埋层连接区域的所描述的沉降物的沉降物。参考图2A，BL106和上半导体层108在下半导体层104上。可以通过将N型掺杂剂注入到P型下半导体层104中，然后进行热驱动和随后的外延生长工艺以生长P型上半导体层108，从而通过注入的N型掺杂物的扩散和活化来形成BL 106，来形成BL 106和上半导体层108。在形成上半导体层108之后，在上半导体层108内并且在BL 106上方形成晶体管阱区101。
衬垫氧化物层126在衬底102的顶表面102a处形成，诸如通过热氧化形成。衬垫氧化物层126可以包括5纳米至30纳米的二氧化硅。衬垫氮化物层128诸如通过使用氨和硅烷的低压化学气相沉积(LPCVD)在衬垫氧化物层126上形成。衬垫氮化物层128可以包括100纳米至300纳米的氮化硅。硬掩模氧化物层130诸如通过使用原硅酸四乙酯(也称为四乙氧基硅烷(TEOS))或使用高密度等离子体(HDP)工艺的等离子体增强化学气相沉积(PECVD)在衬垫氮化物层128上方形成。硬掩模氧化物层130可以包括500纳米至2微米的二氧化硅。衬垫氮化物层128提供蚀刻停止层，以用于随后的硬掩模氧化物层130的蚀刻。
如图2A所示，在硬掩模氧化物层130上方形成沟槽掩模132，以暴露如图1A和图1B所示和所描述的用于形成TSC沟槽114和隔离沟槽174的区域。更具体地，沟槽掩模132被图案化为具有第一孔AP1和第二孔AP2。第一孔AP1限定第一沟槽宽度120，而第二孔AP2限定第二沟槽宽度180，其中第一沟槽宽度120和第二沟槽宽度180在图1B中示出。AP1通常大于AP2。如上所述，在一个示例实施方式中，AP2的范围为1.5μm至1.8μm，而AP1为约2.65μm+/-10％。在另一个示例实施方式中，AP2为约1.7μm+/-10％，而AP1为约2.65μm+/-10％。沟槽掩模132可以包括通过光刻工艺限定的光刻胶材料，并且可以进一步包括硬掩模层和/或抗反射层。
参考图2B，硬掩模蚀刻工艺在由沟槽掩模132暴露的区域中从硬掩模氧化物层130中去除材料。硬掩模蚀刻工艺可以包括使用氟自由基的反应离子蚀刻(RIE)工艺，和/或可以包括使用氢氟酸的稀缓冲水溶液的湿蚀刻工艺。如图2B所描绘的，可以通过硬掩模蚀刻工艺去除衬垫氮化物层128的一部分。沟槽掩模132的一部分或全部可以被硬掩模蚀刻工艺腐蚀。
参考图2C，停止层蚀刻工艺在由沟槽掩模132暴露的区域中去除了衬垫氮化物层128和衬垫氧化物层126。停止层蚀刻工艺可以包括具有与以上参考图2B所讨论的硬掩模蚀刻工艺不同的气体组合的RIE工艺。可以通过停止层蚀刻工艺进一步腐蚀沟槽掩模132。
停止层蚀刻包括第一沟槽蚀刻工艺，该第一沟槽蚀刻工艺在由沟槽掩模132暴露的区域中从衬底102去除材料，以同时形成将成为TSC沟槽的第一部分深沟槽134和将成为隔离沟槽的第二部分深沟槽138。第一沟槽蚀刻工艺可以包括RIE。在第一孔AP1比第二孔AP2宽的情况下，第一部分深沟槽134比第二部分深沟槽138更深地延伸到BL 106。第一部分深沟槽134的沟槽深度通常为8.5μm×2μm。第一沟槽蚀刻工艺可以包括连续蚀刻工艺，其同时从第一部分深沟槽134和第二部分深沟槽138的底部去除材料，并且钝化第一部分深沟槽134和第二部分深沟槽138的侧壁。可替代地，第一深沟槽蚀刻工艺可以包括两步过程。在第一步骤期间，第一深沟槽蚀刻工艺从第一部分深沟槽134和第二部分深沟槽138的底部去除材料。在第二步骤期间，第一深沟槽蚀刻工艺去除第一部分深沟槽134和第二部分深沟槽138的钝化侧壁。沟槽掩模132可以通过第一沟槽蚀刻工艺进一步腐蚀。
参考图2D，沿第一部分深沟槽134的侧壁将N型掺杂剂139以第一DeepN沉降物注入衬底102中，以形成第一N型沉降物注入层140并沿第二部分深沟槽138的侧壁将N型掺杂剂139注入衬底102中，以形成第二N型沉降物注入层141。该注入物通常为通过DT开口的自对准注入物，而不使用掩模。N型掺杂剂139可以以倾角注入多个子剂量。在一个示例实施方式中，倾角在10度至30度的范围内，以沿着第一部分深沟槽134和第二部分深沟槽138的相应侧壁提供连续覆盖第一沉降物注入层140和第二沉降物注入层141。
N型掺杂剂139也可以以约45度的扭转角注入，以减少注入到第一部分深沟槽134和第二部分深沟槽138的底表面中的N型掺杂剂139的量。示例注入过程可包括四个子剂量，这些子剂量彼此分开旋转90度，倾斜角为10度至30度，以及扭转角为45度。减少注入到第一部分深沟槽134和第二部分深沟槽138的底表面中的N型掺杂剂139的量可以有利地提高在第一沟槽蚀刻工艺之后的第二沟槽蚀刻工艺的工艺裕度。
可以以5×1014cm-2至5×1015cm-2(例如2×1015cm-2)的总剂量将N型掺杂剂139以第一deepN沉降物注入物注入，以提供用于随后形成的沉降物的理想的低电阻。N型掺杂剂139可包括磷和/或砷或可能的锑。可以在第一部分深沟槽134和第二部分深沟槽138的侧壁上形成衬垫氧化物层(未示出)。如果N型掺杂剂139包括砷，则通过使用TEOS的PECVD工艺形成的30纳米二氧化硅的衬垫氧化物层可以改善在第一沉降物注入层140和第二沉降物注入层141中注入的砷的保留。可替代地，如果N型掺杂剂139不包括砷，则可以省略在第一部分深沟槽134和第二部分深沟槽138的侧壁上的衬垫氧化物，因为衬垫氧化物会增加衬底102中的应力，这可能导致降低半导体IC 100的性能。
在形成第一部分深沟槽134和第二部分深沟槽138之后并且在从其形成完整的更深沟槽之前，注入n型掺杂剂139可以有利地防止第一沉降物注入层140和第二沉降物注入层141延伸超过BL 106。这样的工艺还可以提高半导体IC 100中的PN结的击穿电压。此外，第一部分深沟槽134和第二部分深沟槽138用作形成第一沉降物注入层140和第二沉降物注入层141的自对准装置，从而不需要额外的掩模。因为如上所述，第一孔AP1比第二孔AP2宽，所以第一沉降物注入层140具有比第二沉降物注入层141更大的横向厚度。
参考图2E，将N型掺杂剂139'以第二deepN沉降注入物注入到衬底102中，包括沿第一部分深沟槽134的侧壁向现在示为140的第一N型沉降物注入层添加掺杂剂，并沿着第二部分深沟槽138的侧壁向现在示为141'的第二N型沉降物注入层添加掺杂剂。该注入物通常为通过DT开口的自对准注入物，而无需掩模。该第二deepN沉降注入物通过使用以下方法添加额外的deepN型掺杂剂(例如，磷)解决了沉降物和较窄的隔离沟槽(将由第二局部深沟槽138形成)周围的BL之间的上述高电阻连接问题，该方法包括：与第一deepN沉降注入物相比，使用具有更高能量(或如果比较不同的掺杂剂，则投射范围更大)、更小的倾角和更低的注入剂量的注入。与较重的As和甚至更重的Sb相比，第二deepN沉降注入物通常包含磷，这是由于其相对长的范围统计。
例如，第二deepN沉降注入物剂量通常小于或等于第一沟槽侧壁注入剂量的0.4倍，并且注入角比第一沟槽侧壁注入剂量的注入角小至少3度。在使用多个子剂量和倾角的沉降注入物的情况下，第二DeepN沉降注入物剂量通常小于或等于第一deepN沉降物注入剂量的0.4倍，并且平均剂量加权角至少比第一deepN沉降注入物剂量的平均剂量加权注入角小3度。例如，第一deepN沉降注入物可包含在200keV以16度旋转4次和以45度扭转一次的2x1015cm-2的磷剂量，而第二deepN沉降注入物可包含在350keV以9至12度旋转4次并以45度扭转一次的4x1014cm-2的磷剂量。
现在参考图2F，执行第二沟槽蚀刻工艺以从衬底102去除额外的材料，以进一步延伸第一部分深沟槽134和第二部分深沟槽138，以分别同时形成第一深沟槽142和第二深沟槽143。RIE可以用于该步骤。因为AP1比AP2宽，所以第一深沟槽142具有大于第二深沟槽143的第二沟槽深度TD2的第一沟槽深度TD1。在一个示例实施方式中，第一深沟槽142在BL 106下方延伸至少17μm，而第二深沟槽143在BL 106下方延伸小于17μm。在另一个示例实施方式中，第一深沟槽142在BL 106下方延伸，而第二深沟槽143不在BL 106下方延伸。在第二沟槽蚀刻工艺完成之后，基本上所有剩余的沟槽掩模132。
参考图2G，执行介电沉积工艺以分别在第一深沟槽142和第二深沟槽143的侧面和底部上形成第一介电衬层116和第二介电衬层176。在一个示例实施方式中，第一介电衬层116和第二介电衬层176可各自具有从100纳米至800纳米的厚度范围。在另一个示例实施方式中，第一介电衬层116和第二介电衬层176可以包括在第一深沟槽142和第二深沟槽143的侧面和底部上的厚度在200纳米至300纳米范围内的热氧化物层。在又一个示例实施方式中，可以通过亚大气压化学气相沉积(SACVD)工艺在热氧化物上形成厚度在300纳米至500纳米范围内的二氧化硅层。
因为第一深沟槽142具有比第二深沟槽143更大的沟槽宽度，所以如图2G所示的第二介电衬层176在第二深沟槽143的底部周围形成夹断区。相反，第一介电衬层116在第一深沟槽142的底部周围形成相对均匀的厚度。通常，第二深沟槽143中的夹断区比第一深沟槽142的底部周围的第一介电衬层116更厚。
接下来，执行氧化物蚀刻工艺以在第一深沟槽142内产生底部开口，以用于接近下半导体层104。由于较厚的夹断区，因此在氧化物蚀刻工艺完成之后，第二深沟槽143的底部保持与下半导体层104闭合。在第一深沟槽142内产生底部开口之后，可以执行P型掺杂工艺(通常为用于p型衬底的硼注入)以在底部开口下方直接产生接触掺杂区117。
然后，在第一介电衬层116和第二介电衬层176上的第一深沟槽142和第二深沟槽143中形成沟槽填充材料层144。在一个示例实施方式中，沟槽填充材料层144可以包括填充在第一深沟槽142和第二深沟槽143中并覆盖硬掩模氧化物层130的多晶硅。可替代地，沟槽填充材料层144可以包括二氧化硅或其他电介质材料，以用于填充第二深沟槽143，其中第二深沟槽被配置为浮动状态。
在形成第一介电衬层116和第二介电衬层176以及沟槽填充材料144期间的热处理致使图2F中的第一沉降物注入层140'和第二沉降物注入层141'中的注入的N型掺杂剂扩散并被激活，现在该N型掺杂剂分别在图2G中示出为第一沉降物122和第二沉降物182，也在图1B中示出为第一沉降物122和第二沉降物182。有利地，形成第一沉降物122和第二沉降物182而无需单独的退火工艺。
参考图2H，随后诸如通过化学机械抛光(CMP)工艺去除硬掩模氧化物层130和沟槽填充材料层144的上覆部分。现在将图2H中所示的第一深沟槽142和第二深沟槽143示为图2H中的TSC沟槽114和隔离沟槽174，以匹配上述图1A和图1B中的TSC沟槽114和隔离沟槽174。结果，第一沟槽填充材料118保留在TSC沟槽114中，而第二沟槽填充材料178保留在隔离沟槽174中。衬垫氮化物层128用作用于去除硬掩模氧化物层130的蚀刻停止层。随后去除衬垫氮化物层128和衬垫氧化物层126，以得到图1A和图1B所示的结构。
图3为根据一个示例实施例的半导体IC 300的一部分的横截面图，该半导体IC300在有源区域中具有通过双沟槽彼此隔离的高压晶体管和低压晶体管，该双沟槽包括TSC沟槽114和具有第二沉降物182的隔离沟槽174，第二沉降物182包括至掩埋层连接区域的所述沉降物。为了简单起见，金属叠层仅示出为图案化的金属1(M1)层230，该图案化的金属1(M1)层230通过填充的(例如，W填充的)通孔233连接，该通孔233穿过前金属介电层234以提供与衬底102的顶表面中或其上的特征的接触。并未显示所有所需的触点，诸如与各个栅极的触点。通常，金属叠层将包括4个或更多个金属层，其中层间电介质(ILD)层在各个金属层之间具有通孔。
所示的高压晶体管包括NLDMOS晶体管250和常规的n沟道MOS(NMOS)晶体管260。场氧化物被示出为硅的局部氧化(LOCOS)的氧化物275。如本文所使用的，LDMOS器件与扩散(或漏极延伸)金属氧化物半导体(DMOS)器件同义，并且可以包括n沟道LDMOS(NLDMOS)和p沟道PLDMOS器件。在NLDMOS晶体管250中，漏极251横向布置以允许电流横向流动，并且将n漂移区插置在沟道和漏极之间以提供高的漏极至源极252击穿电压(BV)。源极252位于在n体区域259中形成的p体区域256(有时称为DWELL区域)中，其中p体区域256具有p+触点257。因此，通常将LDMOS器件设计为实现更高的BV，同时将特定的导通电阻最小化，以减少传导功率损耗。NLDMOS晶体管250在栅极介电层253上还具有栅极254，诸如n+多晶硅栅极。
NMOS晶体管260包括在栅极电介质222上的栅电极221以及在p阱225中形成的漏极223和源极224。垫片227被示出为在NMOS晶体管260的栅极叠层的侧壁上。同样，p+触点229被示出为至p阱225。半导体IC 300还可以包括PMOS器件，其通常相对于NMOS器件改变掺杂类型。
示例
电阻数据作为隔离沟槽宽度(被示为窄DT沟槽宽度)的函数，在图4中被示为一个分割的晶圆批次，其中包括仅接收了第一DeepN注入物的控制，第一DeepN注入物为在200keV下以16度角进行4次旋转和以45度扭转一次的磷2x1015cm-2(没有所描述的第二DeepN注入物)，并且对于上述工艺，除了第一DeepN注入物之外，还接收了被示出为用于不同的第二DeepN注入物剂量的第二DeepN注入物，全部注入物都是在330keV下注入的磷。第二DeepN沉降注入物剂量在330keV时范围从8x1013至3x1014，并在9至12度下进行4次旋转，并在45度下扭转一次。形成了用于测量电阻的垂直深电阻监测结构，该电阻基本上与一对间隔开的隔离沟槽上的内部DeepN沉降物接触，因此测试的导电路径包括2个通过低电阻NBL(横向)路径串联连接的DeepN沉降物(垂直)电阻器。
如上所述，对于16度的第一DeepN注入角，与宽度<1.9μm的隔离沟槽相比，2.65μm宽的TSC沟槽的最大DeepN注入物深度更深，其中，100V隔离的隔离沟槽具有1.6+/-0.3μm的宽度。由于NBL与隔离沟槽附近的deepN之间的不良电连接，到达NBL的垂直电阻明显增加。所描述的添加的具有较小注入角(例如，约11度)的第二深改善了与NBL的电连接，因为具有较小的注入角(诸如11度)，因为这可以增加注入物能量，从而增加DeepN沉降注入物深度。根据提供的数据，垂直deepN沉降物电阻明显降低，尤其是对于<1.8μm的沟槽宽度，对于更高的注入物剂量，电阻的提高有所增加。
可以在最终的IC中识别出所描述的第二沉降注入物。图5A为源自SCM的扫描的AFM图像，其示出了具有第一沉降注入物和所描述的第二沉降注入物的施主浓度轮廓图(DEEPN2，较小的角度和剂量)，而图5B为源自SCM的扫描的AFM图像，其示出了仅第一沉降注入物(没有第二沉降注入物)的施主浓度轮廓图。图5C示出了源自SCM的沿着DT侧壁的硅中的一维施主浓度轮廓图，其中示出了用于第一和第二沉降注入物的分布以及仅用于第一沉降注入物(没有第二沉降注入物)的分布。除了常规的AFM部件外，SCM还包括一个导电金属探针头和一个高灵敏度的电容传感器。第二沉降注入物填充了第一沉降注入物和NBL之间的掺杂间隙，从而明显减小了NBL和硅表面顶部处的触点之间的电阻。
所描述的实施例可以用于形成半导体管芯，该半导体管芯可以被集成到各种组装流程中以形成各种不同的器件和相关产品。半导体管芯可在其中和/或在其上的层中包括各种元件，包括势垒层、介电层、器件结构、有源元件和无源元件，无源元件包括源极区、漏极区、位线、基极、发射极、集电极、导线、导电通孔等。此外，可以通过包括双极、绝缘栅双极晶体管(IGBT)、CMOS、BiCMOS和MEMS在内的各种工艺来形成半导体管芯。
同样，例如，用于窄DT的所描述的沉降物至掩埋层连接区域也可以应用于单DT隔离结构和方法。
在权利要求的范围内，在所描述的实施例中可以进行修改，并且其他实施例也是可能的。

Claims (20)

1.一种形成集成电路即IC的方法，包括：
在至少具有掺杂有第一类型的半导体表面的衬底中形成掺杂有第二类型的掩埋层即BL；
从所述半导体表面的顶表面至所述BL蚀刻深沟槽，所述深沟槽包括具有第一沟槽宽度的较窄的内沟槽环和在所述内沟槽环之外的具有大于所述第一沟槽宽度的第二沟槽宽度的较宽的外沟槽环；
使用具有第一剂量、第一能量和第一倾角的所述第二类型的离子沿所述内沟槽环和所述外沟槽环的侧壁进行第一深沉降物注入；
使用具有小于(<)所述第一剂量的第二剂量、大于(>)所述第一能量的第二能量和小于(<)所述第一倾角的第二倾角的所述第二类型的离子沿所述内沟槽环和所述外沟槽环的所述侧壁进行第二深沉降物注入；
蚀刻所述外沟槽环和所述内沟槽环以延伸其沟槽深度；
在所述外沟槽环和所述内沟槽环中形成电介质衬里；
从所述外沟槽环的底部去除所述电介质衬里，以及
用与所述衬底接触并填充所述内沟槽环的导电填充材料填充所述外沟槽环。
2.根据权利要求1所述的方法，其中，所述BL包括n型BL即NBL，并且所述衬底包括p型衬底。
3.根据权利要求1所述的方法，其中，所述导电填充材料包括掺杂有所述第一类型的多晶硅，并且其中，所述方法还包括：使用所述第一类型的掺杂剂进行底部注入以形成底部掺杂区域，使得所述外沟槽环为顶侧接触沟槽即TSC沟槽。
4.根据权利要求3所述的方法，其中，所述内沟槽环与所述衬底电隔离，使得所述内沟槽环为隔离沟槽。
5.根据权利要求4所述的方法，其中，所述IC包括连接在一起以实现电路功能的多个晶体管，所述多个晶体管包括通过所述隔离沟槽中的一者和所述TSC沟槽中的一者彼此隔离的至少一个横向扩散的金属氧化物半导体晶体管即LDMOS晶体管和至少一个MOS晶体管。
6.根据权利要求1所述的方法，其中，所述第一剂量至少为(≥)5×1014cm-2，所述第二剂量小于或等于(≤)所述第一剂量的0.4倍，并且所述第二倾角比所述第一倾角小(<)至少3度。
7.根据权利要求1所述的方法，其中，所述外沟槽环与所述内沟槽环间隔开大于1μm的距离。
8.根据权利要求1所述的方法，其中，所述内沟槽环与所述外沟槽环的宽度相比至少窄20％。
9.根据权利要求1所述的方法，其中，所述第二深沉降物注入包括磷注入。
10.一种集成电路即IC，其包括：
衬底，具有第一导电类型的半导体表面和第二导电类型的掩埋层即BL，所述IC具有连接在一起以实现电路功能的多个晶体管；
在由双沟槽限定的所述衬底的岛内的所述多个晶体管的至少一部分，包括：
从所述半导体表面的顶表面延伸通过所述BL的内沟槽环，其具有第一沟槽宽度和第一沟槽深度，所述内沟槽环与所述半导体表面隔离以提供隔离沟槽；
位于所述内沟槽环外部的外沟槽环，所述外沟槽环包括导电填充材料，所述导电填充材料提供从所述半导体表面的所述顶表面通过所述BL到所述外沟槽环底侧处的所述衬底的接触，所述外沟槽环具有大于所述第一沟槽宽度的第二沟槽宽度和大于所述第一沟槽深度的第二沟槽深度；
其中，所述内沟槽环和所述外沟槽环的衬底边缘都包括所述第二导电类型的掺杂，所述第二导电类型的掺杂包括掩埋掺杂剂分布，所述掩埋掺杂剂分布证明第一深沉降物使用具有第一剂量、第一能量和第一倾角的所述第二导电类型的离子进行注入，以及第二深沉降物使用具有小于(<)所述第一剂量的第二剂量、大于(>)所述第一能量的第二能量以及小于(<)所述第一倾角的第二倾角的所述第二导电类型的离子进行注入。
11.根据权利要求10所述的IC，其中，所述BL包括n型BL即NBL，并且所述衬底包括p型衬底。
12.根据权利要求10所述的IC，其中，所述导电填充材料包括掺杂有所述第一导电类型的多晶硅，还包括在所述外沟槽环的底部处的掺杂区域，使得所述外沟槽环为顶侧接触沟槽即TSC沟槽。
13.根据权利要求10所述的IC，其中，所述导电填充材料包括掺杂有所述第一导电类型的多晶硅，并且其中，所述外沟槽环包括掺杂有所述第一导电类型的掺杂区域，使得所述外沟槽环为顶侧接触沟槽即TSC沟槽。
14.根据权利要求13所述的IC，其中，所述内沟槽环与所述衬底电隔离，使得所述内沟槽环为隔离沟槽。
15.根据权利要求14所述的IC，其中，所述多个晶体管包括通过所述隔离沟槽中的一者和所述TSC沟槽中的一者彼此隔离的至少一个横向扩散的金属氧化物半导体晶体管即LDMOS晶体管和至少一个MOS晶体管。
16.根据权利要求10所述的IC，其中，所述外沟槽环与所述内沟槽环间隔开大于1μm的距离。
17.根据权利要求10所述的IC，其中，所述内沟槽环与所述外沟槽环的宽度相比至少窄20％。
18.根据权利要求10所述的IC，其中，所述第二导电类型的所述离子包括磷离子。
19.一种形成集成电路即IC的方法，所述方法包括：
在第一导电类型的衬底中形成第二导电类型的掩埋层即BL；
从所述衬底的顶表面至所述BL蚀刻沟槽，所述沟槽包括具有第一沟槽宽度的第一沟槽环和具有大于所述第一沟槽宽度的第二沟槽宽度的第二沟槽环，所述第二沟槽环在所述第一沟槽环外部；
通过以下步骤形成与所述第一沟槽环相邻的第一沉降物和与所述第二沟槽环相邻的第二沉降物：使用具有第一剂量、第一能量和第一倾角的所述第二导电类型的离子注入；并且使用具有小于(<)所述第一剂量的第二剂量、大于(>)所述第一能量的第二能量以及小于(<)所述第一倾角的第二倾角的所述第二导电类型的离子进行注入；
蚀刻以将所述第一沟槽环延伸至第一深度，并且将所述第二沟槽环延伸至第二深度，其中，所述第一深度小于所述第二深度；
在所述第二沟槽环和所述第一沟槽环中形成介电衬层；
从所述第二沟槽环的底部去除所述介电衬层，以及
用与所述衬底接触并填充所述第一沟槽环的导电填充材料填充所述第二沟槽环。
20.根据权利要求19所述的方法，还包括形成连接在一起以实现电路功能的晶体管，所述晶体管包括通过所述第一沟槽环和所述第二沟槽环彼此隔离的至少一个横向扩散的金属氧化物半导体晶体管即LDMOS晶体管和至少一个MOS晶体管。
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