CN117038573B - 一种深沟槽隔离方法、装置、电子设备及存储介质 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 54
- 238000003860 storage Methods 0.000 title claims abstract description 16
- 230000008021 deposition Effects 0.000 claims abstract description 81
- 238000005530 etching Methods 0.000 claims abstract description 55
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000012159 carrier gas Substances 0.000 claims abstract description 35
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 16
- 238000002347 injection Methods 0.000 claims abstract description 10
- 239000007924 injection Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 47
- 239000007789 gas Substances 0.000 claims description 44
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 239000001307 helium Substances 0.000 claims description 8
- 229910052734 helium Inorganic materials 0.000 claims description 8
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 238000004891 communication Methods 0.000 claims description 4
- 238000004590 computer program Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 description 58
- 230000008569 process Effects 0.000 description 29
- 239000000243 solution Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000376 reactant Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005429 filling process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000010574 gas phase reaction Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000013110 organic ligand Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
本申请提供了一种深沟槽隔离方法、装置、电子设备及存储介质，涉及半导体技术领域，该方法包括：对待隔离芯片进行刻蚀以及线形氧化层生成处理获得待填充芯片；将待填充芯片置于具有预设压力及预设温度的沉积设备中；按照设定比率以及设定载气流量为沉积设备提供臭氧、正硅酸四乙酯及载流气体，利用臭氧与正硅酸四乙酯在沉积设备中发生的沉积反应，在待填充芯片的深沟槽中形成氧化硅薄膜；对形成氧化硅薄膜的芯片进行回刻蚀及注入处理，获得经深沟槽隔离后的芯片。通过采用上述深沟槽隔离方法、装置、电子设备及存储介质，解决了由于沟槽底部氧化层厚度较厚，导致底部氧化层与顶部氧化层的刻蚀厚度无法兼顾的问题。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种深沟槽隔离方法、装置、电子设备及存储介质。
背景技术
在高性能电源管理芯片制造工艺中，为了将不同电压下运行的多个功能结合起来，必须将多个高压器件互相隔离。深沟槽隔离（Deep Trench Isolation，DTI）工艺可将高压器件的横向隔离尺寸降至最低，从而显著减小裸片（die）的尺寸，同时还将侧向闭锁的风险减至最低。DTI工艺的关键在于多晶硅（poly）能与基底连通，这要求回刻蚀过程中将沟槽底部的线形氧化层及填充氧化层刻蚀掉，同时还需保证沟槽顶部用足够的氧化层来隔绝，防止因隔离不够而造成泄露及沟道击穿。但由于蚀刻过程中，沟槽顶部的蚀刻速率总是大于沟槽底部的刻蚀速率，在沟槽底部厚度相对较厚的情况下，非常难以达到上述技术要求。
目前，现有的氧化物间隙填充工艺通常采用HARP（High Aspec Ratio Process，高纵横比） 工艺，使得底部的阶梯覆盖率较高，保证了隔离效果，但这也造成了沟槽底部氧化层厚度较厚，导致回刻蚀工艺中底部氧化层与顶部氧化层的刻蚀厚度无法兼顾的问题。
发明内容
有鉴于此，本申请的目的在于提供一种深沟槽隔离方法、装置、电子设备及存储介质，以解决由于沟槽底部氧化层厚度较厚，导致底部氧化层与顶部氧化层的刻蚀厚度无法兼顾的问题。
第一方面，本申请实施例提供了一种深沟槽隔离方法，包括：
对待隔离芯片进行刻蚀以及线形氧化层生成处理，获得待填充芯片；
将待填充芯片置于具有预设压力以及预设温度的沉积设备中，预设压力及预设温度用于增加气体沉积速率，预设压力的压力范围为50托至200托，压力范围用于增加沉积设备内的气体分子自由程，预设温度的温度范围为350摄氏度至450摄氏度，温度范围用于为沉积设备内的气体提供热能；
按照设定比率以及设定载气流量为沉积设备提供臭氧、正硅酸四乙酯及载流气体，利用臭氧与正硅酸四乙酯在沉积设备中发生的沉积反应，在待填充芯片的深沟槽中形成氧化硅薄膜；
对形成氧化硅薄膜的芯片进行回刻蚀及注入处理，获得经深沟槽隔离后的芯片。
可选地，按照设定比率以及设定载气流量为沉积设备提供臭氧、正硅酸四乙酯及载流气体，包括：按照设定比率为沉积设备提供臭氧及正硅酸四乙酯；按照设定载气流量为沉积设备提供载流气体。
可选地，设定比率处于11sccm/mg至14 sccm/mg的区间范围内，以在减少深沟槽底部阶梯覆盖率时，保证侧壁的阶梯覆盖率。
可选地，正硅酸四乙酯的质量范围为1000毫克至2000毫克，臭氧的流量范围为10000标准毫升/分钟至20000标准毫升/分钟。
可选地，载流气体包括氮气和氦气。
可选地，氮气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟；氦气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟。
第二方面，本申请实施例还提供了一种深沟槽隔离装置，所述装置包括：
刻蚀及层生成模块，用于对待隔离芯片进行刻蚀以及线形氧化层生成处理，获得待填充芯片；
放置模块，用于将待填充芯片置于具有预设压力以及预设温度的沉积设备中，预设压力及预设温度用于增加气体沉积速率，预设压力的压力范围为50托至200托，压力范围用于增加沉积设备内的气体分子自由程，预设温度的温度范围为350摄氏度至450摄氏度，温度范围用于为沉积设备内的气体提供热能；
薄膜生成模块，用于按照设定比率以及设定载气流量为沉积设备提供臭氧、正硅酸四乙酯及载流气体，利用臭氧与正硅酸四乙酯在沉积设备中发生的沉积反应，在待填充芯片的深沟槽中形成氧化硅薄膜；
回刻蚀及注入模块，用于对形成氧化硅薄膜的芯片进行回刻蚀及注入处理，获得经深沟槽隔离后的芯片。
第三方面，本申请实施例还提供一种电子设备，包括：处理器、存储器和总线，所述存储器存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储器之间通过总线通信，所述机器可读指令被所述处理器执行时执行如上述的深沟槽隔离方法的步骤。
第四方面，本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行如上述的深沟槽隔离方法的步骤。
本申请实施例带来了以下有益效果：
本申请实施例提供的一种深沟槽隔离方法、装置、电子设备及存储介质，能够按照预设压力及预设温度将待填充芯片放置于沉积设备中，提高气体沉积速率，同时还按照设定比率将臭氧与正硅酸四乙酯混合获得氧化硅薄膜，在保证沟槽侧壁阶梯覆盖率的同时，降低了沟槽底部的阶梯覆盖率，与现有技术中的深沟槽隔离方法相比，解决了由于沟槽底部氧化层厚度较厚，导致底部氧化层与顶部氧化层的刻蚀厚度无法兼顾的问题。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了现有技术中的深沟槽隔离工艺的流程图；
图2示出了现有技术中的深沟槽隔离回刻蚀工艺难点的示意图；
图3示出了本申请实施例所提供的深沟槽隔离方法的流程图；
图4示出了本申请实施例所提供的隔离效果的示意图；
图5示出了本申请实施例所提供的深沟槽隔离装置的结构示意图；
图6示出了本申请实施例所提供的电子设备的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的每个其他实施例，都属于本申请保护的范围。
值得注意的是，在本申请提出之前，在高性能电源管理BCD芯片制造工艺（BCD芯片制造工艺是指将Bipolar、CMOS和DMOS三种工艺整合在一起的系列工艺技术）中，为将不同电压下运行的多个功能整体结合起来，必须有效地将多个高压器件互相隔离。深沟槽隔离（DTI）工艺可将高压器件的横向隔离尺寸降至最低，从而显著减小die的尺寸，同时还将侧向闭锁的风险减至最低。图1示出了现有技术中的深沟槽隔离工艺的流程图，如图1所示，DTI 工艺主要包括DTI Etch（刻蚀）、Liner oxide（线形氧化层生成）、Oxide gap fill（氧化物间隙填充）、Etch back（回刻蚀）、Boron Implant（硼注入）、Poly fill（多晶硅填充）6个步骤，P-epi（P型外延层）、NBL（N-type Buried Iayer，N型埋藏层）、P-substrate（P型衬底）均为高压器件的内部结构。
其中，工艺的关键在于poly能与底下的substrate连通，这就需要回刻蚀工艺将DTI沟槽底部的liner oxide及filled oxide刻蚀掉，同时保证沟槽顶部用足够的氧化层来做隔绝，防止因隔离不够而造成的泄露及沟道击穿。 而蚀刻工艺在沟槽顶部的刻蚀速率总是大于沟槽底部的刻蚀速率，不同型号的刻蚀机台的顶部刻蚀速率与底部刻蚀速率之比为1.4至2.6。在沟槽底部厚度相对比较厚的情况下，非常难以达到相应的技术要求。现有技术的Oxide gap fill 工艺中，通常采用HARP工艺，使得阶梯覆盖率较好，能够有效地保护线形氧化层，保证了隔离效果，但这也使得沟槽底部的厚度较厚，不利于回刻蚀工艺的进行。图2示出了现有技术中的深沟槽隔离回刻蚀工艺难点的示意图，如图2所示，高纵横比下氧化物生成结果（Post HARP Oxide）所示的结果为采用HARP工艺下获得的线形氧化层，但是在回刻蚀结果一（Post Etchbak1）的情况下，如果刻蚀少了，则沟槽底部（BTM）的氧化层未能吃穿，多晶硅（poly）无法与基底（substrate）连通。回刻蚀结果二（Post Etchbak2）中的情况，如果刻蚀多了，则沟槽底部的氧化层能够吃穿，但顶部（TOP）用于隔离的氧化层厚度不够，会造成泄露。
基于此，本申请实施例提供了一种深沟槽隔离方法，以解决底部氧化层与顶部氧化层的刻蚀厚度无法兼顾的问题。
请参阅图3，图3为本申请实施例所提供的一种深沟槽隔离方法的流程图。如图3所示，本申请实施例提供的深沟槽隔离方法，包括：
步骤S101，对待隔离芯片进行刻蚀以及线形氧化层生成处理，获得待填充芯片。
该步骤中，待隔离芯片可指等待进行深沟槽隔离的芯片。
刻蚀及线形氧化层生成处理包括Etch工艺、Liner Oxide工艺。
在本申请实施例中，获取待隔离芯片，待隔离芯片为高性能电源管理芯片，待隔离芯片包括多个高压器件，例如：5V的CMOS晶体管、40V的N-LDMOS晶体管及40V的P-LDMOS晶体管，每个晶体管均包括P-epi、NBL及P-substrate。首先，对待隔离芯片进行Etch刻蚀工艺处理，然后对经过刻蚀工艺处理的待隔离芯片进行Liner Oxide线形氧化层生成处理，以获得待填充芯片。
步骤S102，将待填充芯片置于具有预设压力以及预设温度的沉积设备中。
该步骤中，预设压力可指设定的压力值，预设温度可指设定的温度。
预设压力及预设温度用于增加气体沉积速率。
在本申请实施例中，将经过刻蚀及线形氧化层生成处理的待填充芯片放置在沉积设备中，沉积设备可以是HARP机台，用于进行氧化物间隙填充工艺。该氧化物间隙填充工艺采用了次大气压化学气相沉积方法（Sub Atmosphere Chemical Vapor Deposition，SACVD），并进一步采用了低压、低温条件。
在一可选实施例中，预设压力的压力范围为50托至200托，压力范围用于增加沉积设备内的气体分子自由程；预设温度的温度范围为350摄氏度至450摄氏度，温度范围用于为沉积设备内的气体提供热能。
具体的，现有技术中，沉积设备的压力的取值范围通常为500Torr至700Torr，而本申请中预设压力的压力范围为50Torr至200 Torr。反应压力的降低有助于增加反应气体的分子自由程，即减少反应气体分子之间的碰撞，从而增加撞击到晶圆表面的反应气体通量，以提高气体沉积速率。其中，气体的分子自由程是指气体分子运动中，分子之间碰撞的距离。其中，反应气体是指臭氧和正硅酸四乙酯。
另外，现有技术中，沉积设备的温度的取值范围通常为500℃至600℃，而本申请中预设温度的温度范围为350℃至450 ℃。这里，SACVD 制程沉积速率会随着温度的增加而增加，但到一定温度（例如：400℃）后沉积速率会下降，不同反应气体的设定比例及反应压力对应不同的沉积速率，因为寄生气相反应（也称为气相寄生反应）会抑制反应气体撞击到晶圆表面的通量。然而，温度的升高会为反应气体提供更多的热能，从而增加反应气体的表面迁移率，这意味着反应气体可以更容易地在晶圆表面扩散，更有效的填充间隙及提高台阶覆盖率。因此，不能通过无限地增加温度来提高沉积速率，本申请从350℃至450℃这一个温度区间中选取沉积设备的温度，能够在为反应气体提供尽可能多的热能的同时，避免寄生气相反应的发生。
需要说明的是，提高沉积速率，能够降低沟槽底部阶梯覆盖率。
第一，高沉积速率会导致不完全的表面反应：当沉积速率较高时，使得气体反应没有足够的时间发生在台阶边缘和高纵横比处（即沟槽底部及侧壁处），从而使得沟槽底部及沟槽侧壁处的阶梯覆盖率降低。
第二，高沉积速率可以促进成核和岛状生长，尤其是在平坦表面处，这会降低工艺均匀涂覆台阶边缘的能力。
第三，扩散限制：高沉积速率会阻碍反应物扩散到受限空间，使反应气体很难到达台阶边缘（沟槽底部）并反应。
步骤S103，按照设定比率以及设定载气流量为沉积设备提供臭氧、正硅酸四乙酯及载流气体，利用臭氧与正硅酸四乙酯在沉积设备中发生的沉积反应，在待填充芯片的深沟槽中形成氧化硅薄膜。
该步骤中，臭氧指的是，正硅酸四乙酯指的是TEOS。
在本申请实施例中，按照设定比率及设定载气流量，将、TEOS及载流气体在沉积设备中混合，使得/>中的活性氧原子与TEOS中的硅反应生成二氧化硅。
在一可选实施例中，步骤S103中，按照设定比率以及设定载气流量为沉积设备提供臭氧、正硅酸四乙酯及载流气体，包括：步骤a1至步骤a2。
步骤a1，按照设定比率为沉积设备提供臭氧及正硅酸四乙酯。
这里，将以设定气体流量、TEOS以设定质量在沉积设备中混合，设定气体流量与设定质量的比值即为设定比率。其中，设定气体流量的单位为sccm（standard cubiccentimeter per minute，为体积流量单位），设定质量的单位为mg。
在一可选实施例中，设定比率处于11sccm/mg至14 sccm/mg的区间范围内，以在减少深沟槽底部阶梯覆盖率时，保证侧壁的阶梯覆盖率。
具体的，现有技术中，与TEOS对应的设定比率通常是在8 sccm/mg至12 sccm/mg范围内选取，本申请中的设定比率为从11sccm/mg至14sccm/mg的范围内选取，可见，相比于现有技术，本申请将设定比率提高了。
高设定比率可以增加沉积过程中的一致性（保形性），避免因沉积速率高而引起沟槽侧壁阶梯覆盖率过低的问题。其中，高设定比率意味着过量的能用于气体反应，促进了TEOS 中有机配体的有效去除，并促进了TEOS在衬底表面（晶圆表面）均匀吸附和反应，包括了比较难以到达的区域，例如：高纵横比沟槽或台阶边缘区域，从而提高了阶梯覆盖率。
在一可选实施例中，正硅酸四乙酯的质量范围为1000毫克至2000毫克，臭氧的流量范围为10000标准毫升/分钟至20000标准毫升/分钟。
具体的，TEOS的设定质量的范围为1000mg至2000mg，例如：可在沉积设备中提供1000mg的TEOS。的设定气体流量的范围为10000sccm至20000sccm，例如，可在沉积设备中提供11000sccm的/>。这样，设定比率为11000/1000=11sccm/mg，符合设定比率范围要求。
步骤a2，按照设定载气流量为沉积设备提供载流气体。
在一可选实施例中，载流气体包括氮气和氦气。
这里，为沉积设备提供及He作为载流气体，用于承载反应气体。
在一可选实施例中，氮气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟；氦气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟。
现有技术中，的气体流量通常为20000sccm至30000sccm，He的气体流量通常为10000 sccm至20000 sccm。本申请将/>的气体流量的范围设定为10000sccm至20000sccm，将He的气体流量的范围设定为10000sccm至20000sccm。
步骤S104，对形成氧化硅薄膜的芯片进行回刻蚀及注入处理，获得经深沟槽隔离后的芯片。
该步骤中，对形成氧化硅薄膜的芯片先进行回刻蚀处理，然后将经过回刻蚀处理的芯片进行硼离子注入处理，最终获得经过深沟槽隔离后的芯片。
图4示出了本申请实施例所提供的隔离效果的示意图。
如图4所示，第二列至第四列的图像为现有技术实施后的效果图，第五列（本申请新方法New recipe）为本申请实施后的效果图，倒数第三行为整体沟槽底部氧化层膜厚测量（Thickness，THK）的结果（膜厚测量是对线形氧化层与氧化物间隙填充层的厚度之和进行测量），最后两行数值分别表示沟槽侧壁的阶梯覆盖率及沟槽底部的阶梯覆盖率。由最后一列的图可以看出，符合技术需求：沟槽底部氧化层已吃穿，且沟槽顶部3500A处的氧化层厚度大于3500A。在本申请采用的New recipe（新DTI oxide gap fill或者新DTI gap filloxide方法）下沟槽底部的阶梯覆盖率为0.3，与现有技术中的DTI gap fill oxide方法相比，沟槽底部的阶梯覆盖率明显降低（由0.8变为0.3）。同时，沟槽侧壁的阶梯覆盖率为0.48，也保证了一定的沟槽侧壁阶梯覆盖率。
与现有技术中深沟槽隔离方法相比，本申请在沉积设备中采用低温、低压的反应条件，同时调整了与TEOS的设定比率及载流气体流量，使得在保证沟槽侧壁阶梯覆盖率的同时，降低了沟槽底部的阶梯覆盖率，从而在提高回刻蚀工艺制程范围的同时，保证了隔离效果，解决了由于沟槽底部氧化层厚度较厚，导致底部氧化层与顶部氧化层的刻蚀厚度无法兼顾的问题。
基于同一发明构思，本申请实施例中还提供了与深沟槽隔离方法对应的深沟槽隔离装置，由于本申请实施例中的装置解决问题的原理与本申请实施例上述深沟槽隔离方法相似，因此装置的实施可以参见方法的实施，重复之处不再赘述。
请参阅图5，图5为本申请实施例所提供的一种深沟槽隔离装置的结构示意图。如图5中所示，所述深沟槽隔离装置200包括：
刻蚀及层生成模块201，用于对待隔离芯片进行刻蚀以及线形氧化层生成处理，获得待填充芯片；
放置模块202，用于将待填充芯片置于具有预设压力以及预设温度的沉积设备中，预设压力及预设温度用于增加气体沉积速率，预设压力的压力范围为50托至200托，压力范围用于增加沉积设备内的气体分子自由程，预设温度的温度范围为350摄氏度至450摄氏度，温度范围用于为沉积设备内的气体提供热能；
薄膜生成模块203，用于按照设定比率以及设定载气流量为沉积设备提供臭氧、正硅酸四乙酯及载流气体，利用臭氧与正硅酸四乙酯在沉积设备中发生的沉积反应，在待填充芯片的深沟槽中形成氧化硅薄膜；
回刻蚀及注入模块204，用于对形成氧化硅薄膜的芯片进行回刻蚀及注入处理，获得经深沟槽隔离后的芯片。
请参阅图6，图6为本申请实施例所提供的一种电子设备的结构示意图。如图6中所示，所述电子设备300包括处理器310、存储器320和总线330。
所述存储器320存储有所述处理器310可执行的机器可读指令，当电子设备300运行时，所述处理器310与所述存储器320之间通过总线330通信，所述机器可读指令被所述处理器310执行时，可以执行如上述图1所示方法实施例中的深沟槽隔离方法的步骤，具体实现方式可参见方法实施例，在此不再赘述。
本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时可以执行如上述图1所示方法实施例中的深沟槽隔离方法的步骤，具体实现方式可参见方法实施例，在此不再赘述。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可执行的非易失的计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-OnlyMemory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (4)
1.一种深沟槽隔离方法，其特征在于，包括：
对待隔离芯片进行刻蚀以及线形氧化层生成处理，获得待填充芯片；
将所述待填充芯片置于具有预设压力以及预设温度的沉积设备中，所述预设压力及所述预设温度用于增加气体沉积速率，所述预设压力的压力范围为50托至200托，所述压力范围用于增加所述沉积设备内的气体分子自由程，所述预设温度的温度范围为350摄氏度至450摄氏度，所述温度范围用于为所述沉积设备内的气体提供热能；
按照设定比率以及设定载气流量为所述沉积设备提供臭氧、正硅酸四乙酯及载流气体，利用所述臭氧与所述正硅酸四乙酯在所述沉积设备中发生的沉积反应，在所述待填充芯片的深沟槽中形成氧化硅薄膜；
对形成氧化硅薄膜的芯片进行回刻蚀及注入处理，获得经深沟槽隔离后的芯片；
所述按照设定比率以及设定载气流量为所述沉积设备提供臭氧、正硅酸四乙酯及载流气体，包括：
按照设定比率为所述沉积设备提供臭氧及正硅酸四乙酯，所述设定比率处于11sccm/mg至14 sccm/mg的区间范围内，以在减少深沟槽底部阶梯覆盖率时，保证侧壁的阶梯覆盖率，所述正硅酸四乙酯的质量范围为1000毫克至2000毫克，所述臭氧的流量范围为10000标准毫升/分钟至20000标准毫升/分钟；
按照设定载气流量为所述沉积设备提供载流气体，所述载流气体包括氮气和氦气，所述氮气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟；所述氦气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟。
2.一种深沟槽隔离装置，其特征在于，包括：
刻蚀及层生成模块，用于对待隔离芯片进行刻蚀以及线形氧化层生成处理，获得待填充芯片；
放置模块，用于将所述待填充芯片置于具有预设压力以及预设温度的沉积设备中，所述预设压力及所述预设温度用于增加气体沉积速率，所述预设压力的压力范围为50托至200托，所述压力范围用于增加所述沉积设备内的气体分子自由程，所述预设温度的温度范围为350摄氏度至450摄氏度，所述温度范围用于为所述沉积设备内的气体提供热能；
薄膜生成模块，用于按照设定比率以及设定载气流量为所述沉积设备提供臭氧、正硅酸四乙酯及载流气体，利用所述臭氧与所述正硅酸四乙酯在所述沉积设备中发生的沉积反应，在所述待填充芯片的深沟槽中形成氧化硅薄膜；
回刻蚀及注入模块，用于对形成氧化硅薄膜的芯片进行回刻蚀及注入处理，获得经深沟槽隔离后的芯片；
所述薄膜生成模块，具体用于：
按照设定比率为所述沉积设备提供臭氧及正硅酸四乙酯，所述设定比率处于11sccm/mg至14 sccm/mg的区间范围内，以在减少深沟槽底部阶梯覆盖率时，保证侧壁的阶梯覆盖率，所述正硅酸四乙酯的质量范围为1000毫克至2000毫克，所述臭氧的流量范围为10000标准毫升/分钟至20000标准毫升/分钟；
按照设定载气流量为所述沉积设备提供载流气体，所述载流气体包括氮气和氦气，所述氮气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟；所述氦气的流量范围为10000标准毫升/分钟至20000 标准毫升/分钟。
3.一种电子设备，其特征在于，包括：处理器、存储介质和总线，所述存储介质存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储介质之间通过总线通信，所述处理器执行所述机器可读指令，以执行如权利要求1中所述的深沟槽隔离方法的步骤。
4.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行如权利要求1中所述的深沟槽隔离方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311302480.2A CN117038573B (zh) | 2023-10-10 | 2023-10-10 | 一种深沟槽隔离方法、装置、电子设备及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117038573A CN117038573A (zh) | 2023-11-10 |
| CN117038573B true CN117038573B (zh) | 2023-12-15 |
Family
ID=88626747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311302480.2A Active CN117038573B (zh) | 2023-10-10 | 2023-10-10 | 一种深沟槽隔离方法、装置、电子设备及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117038573B (zh) |
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| CN117038573A (zh) | 2023-11-10 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |