TW202008429A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW202008429A
TW202008429A TW108125353A TW108125353A TW202008429A TW 202008429 A TW202008429 A TW 202008429A TW 108125353 A TW108125353 A TW 108125353A TW 108125353 A TW108125353 A TW 108125353A TW 202008429 A TW202008429 A TW 202008429A
Authority
TW
Taiwan
Prior art keywords
precursor
forming
semiconductor device
etch stop
stop layer
Prior art date
Application number
TW108125353A
Other languages
English (en)
Other versions
TWI779216B (zh
Inventor
李雋毅
柯宏憲
柯忠廷
林嘉慧
李志鴻
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202008429A publication Critical patent/TW202008429A/zh
Application granted granted Critical
Publication of TWI779216B publication Critical patent/TWI779216B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • C23C16/345Silicon nitride
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45527Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536Use of plasma, radiation or electromagnetic fields
    • C23C16/45542Plasma being used non-continuously during the ALD reactions
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4586Elements in the interior of the support, e.g. electrodes, heating or cooling devices
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52Controlling or regulating the coating process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Die Bonding (AREA)

Abstract

蝕刻停止層形成於半導體鰭狀物與閘極堆疊上。蝕刻停止層的形成方法採用一系列提供前驅物材料之脈衝的步驟。第一脈衝將第一前驅物材料導向半導體鰭狀物與閘極堆疊。第二脈衝導入第二前驅物材料,其轉變為電漿並接著在非等向的沉積製程中朝向半導體鰭狀物與閘極堆疊。如此一來,蝕刻停止層沿著下表面的厚度,大於蝕刻停止層沿著側壁的厚度。

Description

半導體裝置的形成方法
本發明實施例關於形成蝕刻停止層的製程。
半導體裝置用於多種電子應用,比如個人電腦、手機、數位相機、與其他電子設備。半導體裝置的製作方法通常為依序沉積絕緣或介電層、導電層、與半導體層的材料於半導體基板上,並微影圖案化多種材料層以形成電子構件與單元於半導體基板上。
半導體產業持續縮小最小結構尺寸,以持續改良多種電子構件(如電晶體、二極體、電阻、電容、或類似物)的積體密度,其將更多構件整合至給定面積中。然而隨著最小結構尺寸縮小,將產生需解決的額外問題。
本發明一實施例提供之半導體裝置的形成方法,包括:形成與半導體鰭狀物上的閘極堆疊相鄰的多個間隔物;以及沉積蝕刻停止層於閘極堆疊上以與間隔物相鄰,且沉積蝕刻停止層之步驟包括:提供第一前驅物的脈衝於閘極堆疊上,且第一前驅物為非電漿;以及在提供第一前驅物的脈衝之後,提供第二前驅物的脈衝於閘極堆疊上,第二前驅物為偏向半導體鰭狀物的電漿,且蝕刻停止層與間隔物相鄰的第一厚度不同於閘極堆疊上的該蝕刻停止層的第二厚度。
本發明一實施例提供之半導體裝置的形成方法,包括:形成第一閘極堆疊與第二閘極堆疊於半導體鰭狀物上;形成與第一閘極堆疊相鄰的第一間隔物,並形成與第二閘極堆疊相鄰的第二間隔物;提供第一前驅物的脈衝進行自我侷限的反應,以形成第一反應產物於第一閘極堆疊的表面及第一間隔物的表面上;朝第一反應產物非等向地提供第一電漿的脈衝,以形成第一材料的第一單層;重複提供第一前驅物的脈衝與非等向地提供第一電漿的脈衝,以形成第一材料的蝕刻停止層,且蝕刻停止層與第一間隔物相鄰的第一厚度不同於蝕刻停止層的第二厚度;以及蝕刻蝕刻停止層,以形成與第一間隔物相鄰的第三間隔物。
本發明一實施例提供之半導體裝置的形成方法包括:放置與基板上的半導體鰭狀物上的閘極堆疊相鄰之第一間隔物至沉積腔室中;進行第一步驟,包括提供二碘矽烷的脈衝至沉積腔室中;在第一步驟之後淨化沉積腔室;進行第二步驟,包括提供氮氣的脈衝至沉積腔室中;點燃氮氣成電漿;以及採用方向性偏壓將電漿導向基板;以及重複第一步驟與第二步驟以建立氮化矽層。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說,形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例,或兩者之間隔有其他額外構件而非直接接觸的實施例。另一方面,本發明之多個實例可重複採用相同標號以求簡潔,但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外,本發明實施例之結構形成於另一結構上、連接至另一結構、及/或耦接至另一結構中,結構可直接接觸另一結構,或可形成額外結構於結構及另一結構之間。此外,空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件,而非侷限於圖示方向。元件亦可轉動90°或其他角度,因此方向性用語僅用以說明圖示中的方向。
圖1B係沿著圖1A中剖線B-B’的剖視圖。圖1A係半導體裝置100如鰭狀場效電晶體裝置的透視圖。在一實施例中,半導體裝置100包含基板101,其具有第一溝槽103形成其中。基板101可為矽基板,但亦可採用其他基板如絕緣層上半導體、應變的絕緣層上半導體、或絕緣層上矽鍺。基板101可為p型半導體,但其他實施例的基板101可為n型半導體。
在形成第一隔離區105時,一開始可形成第一溝槽103。第一溝槽103的形成方法可採用遮罩層(未圖示於圖1A)搭配合適的蝕刻製程。舉例來說,遮罩層可為硬遮罩,其包含氮化矽,且其形成製程可為化學機械研磨。硬遮罩亦可為其他材料如氧化物、氮氧化物、碳化矽、上述之組合、或類似物,且其形成方法亦可為其他製程如電漿增強化學氣相沉積、低壓化學氣相沉積、或形成氧化矽之後接著進行氮化步驟。一旦形成遮罩層,可由合適的光微影製程圖案化遮罩層,以露出基板101即將被移除以形成第一溝槽103的部份。
然而本技術領域中具有通常知識者應理解,上述形成遮罩層的製程與材料,並非保護基板101的部份並露出基版101的其他部份以形成第一溝槽103的唯一方法。可採用任何合適製程(比如圖化與顯影光阻)以露出基板101即將被移除以形成第一溝槽103的部份。這些方法完全包含於此實施例的範疇中。
一旦形成並圖案化遮罩層,即形成第一溝槽103於基板101中。藉由合適製程如反應性離子蝕刻移除露出的基板101,以形成第一溝槽103於基板101中。不過可採用其他合適製程形成第一溝槽103。在一實施例中,第一溝槽103自基板101之表面向下的第一深度小於約5000Å,比如約2500Å。
然而本技術領域中具有通常知識者應理解,形成第一溝槽103的上述製程僅為可能製程而非唯一製程。可採用任何合適製程形成第一溝槽103,且合適製程包含任何數目的遮罩與移除步驟。
除了形成第一溝槽103之外,遮罩與蝕刻製程自基板101保留未移除的部份形成鰭狀物107。為方便說明,圖式中的鰭狀物107與基板101之間隔有虛線,但基板101與鰭狀物107可或可不存在物理分別。這些鰭狀物107可用於形成多閘極的鰭狀場效電晶體之通道區,如下所述。雖然圖1A僅顯示自基板101形成三個鰭狀物107,但可採用任何數目的鰭狀物107。
鰭狀物107在基板101之表面處的寬度可介於約5nm至約80nm之間,比如約30nm。此外,鰭狀物107彼此之間相隔的距離可介於約10nm至約100nm之間,比如約50nm。以此方式分隔鰭狀物107,鰭狀物107可各自形成分開的通道區,且仍近到足以共用共同閘極(詳述如下)。
一旦形成第一溝槽103與鰭狀物107,可將介電材料填入第一溝槽103,並使第一溝槽103中的介電材料凹陷,以形成第一隔離區105。介電材料可為氧化物材料、高密度電漿的氧化物、或類似物。在視情況清潔與襯墊第一溝槽103之後,可採用化學氣相沉積法(如高深寬比製程)、高密度電漿化學氣相沉積法、或本技術領域中的其他合適方法形成介電材料。
以介電材料超填第一溝槽103與基板101可填入第一溝槽103,接著可經由合適製程如化學機械研磨、蝕刻、上述之組合、或類似方法移除第一溝槽103與鰭狀物107之外的多餘材料。在一實施例中,移除製程移除鰭狀物107上的任何介電材料,因此移除介電材料的步驟會露出鰭狀物107的表面以進行後續製程步驟。
一旦介電材料填入第一溝槽103,則自鰭狀物107的表面使介電材料凹陷。可進行凹陷步驟,以露出鰭狀物107其靠近鰭狀物107之上表面的至少一部份側壁。採用濕蝕刻可使介電材料凹陷,比如將鰭狀物107的上表面浸入蝕刻劑如氫氟酸中,但亦可採用其他蝕刻劑如氫氣,或採用其他方法如反應性離子蝕刻、採用蝕刻劑如氨/三氟化氮的乾蝕刻、化學氧化物移除、或乾式化學清潔。介電材料自鰭狀物107之表面向下凹陷的距離可介於約50Å至約500Å之間,比如約400Å。此外,凹陷步驟亦可移除任何殘留於鰭狀物107上的介電材料,以確保露出鰭狀物107以用於後續製程。
然而本技術領域中具有通常知識者應理解,上述步驟僅為用於填入介電材料並使介電材料凹陷之完整製程流程的一部份。舉例來說,亦可採用襯墊步驟、退火步驟、填隙步驟、上述之組合、與類似步驟,以形成第一溝槽103並將介電材料填入第一溝槽103。所有可能的製程步驟完全包含於此實施例的範疇之中。
在形成第一隔離區105之後,可形成虛置閘極介電層(或界面氧化物)、虛置閘極介電層上的虛置閘極111、與第一間隔物113於每一鰭狀物107上。在一實施例中,虛置閘極介電層的形成方法可為熱氧化、化學氣相沉積、濺鍍、或本技術領域用於形成閘極介電層的任何其他已知方法。鰭狀物107之頂部上的虛置閘極介電層厚度可與鰭狀物107之側壁上的虛置閘極介電層厚度不同,端視閘極介電層的形成技術而定。
虛置閘極介電層可包含材料如氧化矽或氮氧化矽,其厚度介於約3Å至約100Å之間(比如約10Å)。虛置閘極介電層的組成可為高介電常數材料(其介電常數大於約5),比如氧化鑭、氧化鋁、氧化鉿、氮氧化鉿、氧化鋯、或上述之組合,其等效氧化物厚度介於約0.5Å至約100Å,比如小於或等於約10Å。此外,氧化矽、氮氧化矽、及/或高介電常數材料的任何組合亦可作為虛置閘極介電層。
虛置閘極111可包含導電材料,其可包含多晶矽(如虛置多晶矽)、鎢、鋁、銅、鋁銅、鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、鉭、氮化鉭、鈷、鎳、上述之組合、或類似物。虛置閘極111的沉積方法可為化學氣相沉積、濺鍍沉積、或本技術領域中沉積導電材料所用的其他已知技術。虛置閘極111的厚度可介於約5Å至約200Å之間。虛置閘極111可具有不平坦的上表面,且可在圖案化虛置閘極111或蝕刻閘極之前平坦化虛置閘極111的上表面。此時可或可不導入離子至虛置閘極111中。舉例來說,導入離子的方法可為離子佈植技術。
一旦形成虛置閘極介電層與虛置閘極111,可圖案化上述兩者以形成一系列的堆疊115於鰭狀物107上。堆疊115定義虛置閘極介電層下的鰭狀物107之每一側上的多個通道區。堆疊115的形成方法可為沉積與圖案化閘極遮罩(未圖示於圖1A)於虛置閘極111上,其可採用本技術領域已知的沉積與光微影技術。閘極遮罩可合併一般常用的遮罩與犧牲材料,比如但不限於氧化矽、氮氧化矽、碳氮氧化矽、碳化矽、碳氧化矽、及/或氮化矽,且沉積厚度可介於約5Å至約200Å之間。可採用乾蝕刻製程蝕刻虛置閘極111與虛置閘極介電層,以形成圖案化的堆疊115。
一旦圖案化堆疊115,可形成第一間隔物113。第一間隔物113可形成於堆疊115之兩側上。第一間隔物113的形成方法通常為順應性地沉積間隔物層(未圖示於圖1A)於先前形成的結構上。間隔物層可包含碳氮氧化矽、氮化矽、氮氧化物、碳化矽、氮氧化矽、碳氧化矽、氧化物、或類似物,且其形成方法可用於形成此層,比如化學氣相沉積、電漿增強化學氣相沉積、濺鍍、或本技術領域已知的其他方法。間隔物層可與第一隔離區105中的介電材料相同,或者間隔物層包含的材料與第一隔離區105中的介電材料不同且具有不同的蝕刻特性。接著可圖案化第一間隔物113,比如以一或多道蝕刻自結構的水平表面移除間隔物層,以形成第一間隔物113。
在一實施例中,第一間隔物113的第一厚度T1 可介於約10Å至約100Å之間。此外,一旦形成第一間隔物113,與堆疊相鄰的第一間隔物113以及與另一堆疊115相鄰的第一間隔物113之間相隔的第一距離D1 ,可介於約50Å至約500Å之間,比如約200Å。然而可採用任何合適的厚度與距離。
一旦形成第一間隔物113,可自堆疊115與第一間隔物113未保護的這些區域移除鰭狀物107,並可進行源極/汲極區117的再成長。可自堆疊115與第一間隔物113未保護的這些區域移除鰭狀物107,且移除方法可為採用堆疊115與第一間隔物113作為硬遮罩的反應性離子蝕刻,或任何其他合適的移除製程。移除步驟可持續到鰭狀物107與第一隔離區105的表面共平面(如圖示),或者鰭狀物107低於第一隔離區105的表面。
一旦移除鰭狀物107的這些部份,可放置並圖案化硬遮罩(未圖示)覆蓋虛置閘極111,以避免成長材料於其上。可再成長源極/汲極區117以接觸每一鰭狀物107。在一實施例中,可再成長源極/汲極區117。在一些實施例中,可再成長源極/汲極區117以形成應力體,其可施加應力至堆疊115下方的鰭狀物107之通道區。在一實施例中,鰭狀物107包含矽而鰭狀場效電晶體為p型裝置,可由選擇性磊晶製程再成長源極/汲極區117,且磊晶材料可為矽、矽鍺、或磷化矽等晶格常數不同於通道區的材料。磊晶成長製程可採用前驅物如矽烷、二氯矽烷、鍺烷、或類似物,且可歷時約5分鐘至約120分鐘之間(比如約30分鐘)。在其他實施例中,源極/汲極區117可包含材料如砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦、銻化銦、磷砷化鎵、氮化鋁鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦、上述之組合、或類似物。
一旦形成源極/汲極區117,可佈植合適的摻質以將摻質佈植至源極/汲極區117中,即補充鰭狀物107中的摻質。舉例來說,可佈植p型摻質如硼、鎵、銦、或類似物以形成p型金氧半裝置。在其他實施例中,可佈植n型摻質如磷、砷、銻、或類似物以形成n型金氧半裝置。可採用堆疊115與第一間隔物113作為遮罩,再佈植這些摻質。應注意的是,本技術領域中具有通常知識者應理解可採用許多其他製程、步驟、或類似方法以佈植摻質。舉例來說,本技術領域中具有通常知識者應理解可採用多種結構物與襯墊層的組合進行多個佈植製程,形成具有特定形狀或特性的源極/汲極區以適用於特定目的。這些製程的任一者可用於佈植摻質,且上述內容並不用於侷限此實施例至上述步驟。
此外,此時可移除在形成源極/汲極區117時覆蓋虛置閘極111的硬遮罩。在一實施例中,可採用對硬遮罩材料具有選擇性的濕蝕刻製程或乾蝕刻製程,以移除硬遮罩。然而可採用任何合適的移除製程。
如圖2A與2B所示的沉積系統200,可用於自第一前驅物輸送系統205與第二前驅物輸送系統206接收前驅物材料,並形成材料的層狀物於基板101上。在一實施例中,第一前驅物輸送系統205與第二前驅物輸送系統206彼此搭配,以供給多種不同的前驅物材料至基板101放置其中的沉積腔室203。然而第一前驅物輸送系統205與第二前驅物輸送系統206可具有彼此類似的物理構件。
舉例來說,第一前驅物輸送系統205與第二前驅物輸送系統206可各自包含氣體供給器207與流量控制器209(在圖2A中僅圖示第一輸送系統205的上述構件,但未圖示第二輸送系統206的上述構件以求圖式清楚)。在一實施例中,以氣態儲存第一前驅物,而氣體供應器207可供給第一前驅物至沉積腔室203。氣體供給器207可為容器如氣體儲槽,其可位於沉積腔室203附近,或位於遠離沉積腔室203處。在另一實施例中,氣體供給器207可為獨立製備並輸送第一前驅物至流量控制器209的設施。可採用第一前驅物所用的任何合適源作為氣體供給器207,且這些源完全包含於實施例的範疇中。
氣體供給器207可供給所需的前驅物至流量控制器209。流量控制器209可用於控制流向前驅物氣體控制器213與沉積腔室203的前驅物,因此亦有助於控制沉積腔室203中的壓力。流量控制器209可為比例閥、調整閥、針閥、壓力調整器、質流量控制器、上述之組合、或類似物。然而可採用任何合適方法控制或調整流至前驅物氣體控制器213的氣體,且這些構件與方法完全包含於實施例的範疇中。
然而本技術領域中具有通常知識者應理解,雖然上述的第一前驅物輸送系統205與第二前驅物輸送系統206具有相同構件,但此僅用以說明而非侷限實施例至任何態樣。可採用任何種類的合適前驅物輸送系統,其具有的個別構件與沉積系統200中任何其他前驅物輸送系統所具有的個別構件,可為相同或不同的任何種類與數量。所有的這些前驅物系統完全包含於實施例的範疇之中。
此外,一實施例以固態或液態儲存第一前驅物,氣體供給器207可儲存載氣,而載氣可導入前驅物罐(未圖示),且前驅物罐可儲存固態或液態的第一前驅物。接著在將第一前驅物輸送至前驅物氣體控制器213之前,採用載氣推送並承載蒸發或昇華成前驅物罐的氣體部份的第一前驅物。可採用任何合適的方法與單位的組合以提供第一前驅物,且所有的單位組合完全包含於實施例的範疇之中。
第一前驅物輸送系統205與第二前驅物輸送系統206,可供給個別的前驅物材料至前驅物氣體控制器213中。前驅物氣體控制器213連接並分隔第一前驅物輸送系統205與沉積腔室203,亦連接並分隔第二前驅物輸送系統206與沉積腔室203,以輸送所需的前驅物材料至沉積腔室203。前驅物氣體控制器213可包含這些裝置如閥件、流速計、感測器、與類似物,以控制每一前驅物的輸送速率,並受控於自控制單元215接收的指令(將搭配圖2B詳述於下)。
前驅物氣體控制器213可接收來自控制單元215的指令,開啟或關閉閥件以連接第一前驅物輸送系統205與第二前驅物輸送系統206之一或多者至沉積腔室203,並經由岐管216將所需的前驅物材料導至沉積腔室203與噴灑頭217中。噴灑頭217可用於分散選定的前驅物材料至沉積腔室203中,且可設計為均勻分散前驅物材料,使不均勻分散造成之不想要的製程條件最小化。在一實施例中,噴灑頭217可具有圓形設計,其開口均勻分佈於噴灑頭217周圍,使所需的前驅物材料得以分散至沉積腔室203中。
然而本技術領域中具有通常知識者應理解,上述經由單一噴灑頭217或單一導入點將前驅物材料導入沉積腔室203僅用於說明而非侷限實施例。可採用任何數目之分開與獨立的噴灑頭217或其他開口,將前驅物材料導入沉積腔室203。噴灑頭與導入的其他點之所有組合,完全包含於實施例的範疇之中。
沉積腔室203可接收所需的前驅物材料,並暴露前驅物材料至半導體裝置100。沉積腔室203可為任何所需形狀,並適於分散前驅物材料使其接觸半導體裝置100。在圖2A所示的實施例中,沉積腔室203具有圓柱狀的側壁與底部。然而沉積腔室203不限於圓柱狀而可為任何合適形狀,比如可採用中空方管、八角形、或類似形狀。此外,殼體219可圍繞沉積腔室203,且殼體219的材料組成對多種製程材料呈惰性。如此一來,殼體219可為能承受與沉積製程相關的化學品與壓力之任何合適材料。在一實施例中,殼體219可為鋼、不鏽鋼、鎳、鋁、上述之合金、上述之組合、或類似物。
在沉積腔室203中,可將基板101置於安裝平台221上,以在沉積製程時定位並控制基板101與半導體裝置100。安裝平台221可包含加熱器件,以在沉積製程時加熱基板101。此外,雖然圖2A顯示單一的安裝平台221,但沉積腔室203中可另外包含任何數目的安裝平台221。
此外,沉積腔室203與安裝平台221可為集束式工具系統(未圖示)的部份。集束式工具系統可搭配自動處理系統,以在沉積製程前將基板101放置於沉積腔室203中、在沉積製程時放置並固定基板101、並在沉積製程後自沉積腔室203移出基板101。
沉積腔室203亦可具有排氣出口225以將廢氣排出沉積腔室203。真空泵浦231可連接至沉積腔室203的排氣出口225,以助抽出廢氣。在控制單元215的控制下,真空泵浦231亦可用於降低並控制沉積腔室203中的壓力至所需壓力,且可用於自沉積腔室203抽出前驅物材料,以準備導入下一批前驅物材料。
圖2B顯示控制單元215的一實施例,其可用於控制前驅物氣體控制器213與真空泵浦231(如圖2A所示)。控制單元215可為任何種類的電腦處理器,其可用於工業設定以控制製程機器。在一實施例中,控制單元215可包含處理單元201如桌上型電腦、工作站、筆記型電腦、或特定應用所訂製的專用單位。控制單元215可配備顯示器243與一或多個輸入/輸出構件245如指令輸出器、感測輸入器、滑鼠、鍵盤、印表機、上述之組合、或類似物。處理單元201可包含中央處理器246、記憶體248、大量儲存裝置250、顯示卡(Video adapter) 254、與輸入/輸出介面256連接至匯流排258。
匯流排258可為一或多個任意種類的多種匯流排結構,其包含記憶體匯流排或記憶體控制器、周邊匯流排、或影像匯流排。中央處理器246可包含任何種類的電子資料處理器,而記憶體248可包含任何種類的系統記憶體如靜態隨機存取記憶體、動態隨機存取記憶體、或唯讀記憶體。大量儲存裝置250可包含任何種類的儲存裝置,其設置以儲存資料、程式、與其他資訊,並可經由匯流排258存取這些資料、程式、與其他資訊。舉例來說,大量儲存裝置250可包含一或多個硬碟、磁碟、或光碟。
顯示卡254與輸入/輸出介面可提供介面,以耦接外部輸入與輸出裝置至處理單元201。如圖2B所示,輸入與輸出裝置的例子包含耦接至顯示卡254的顯示器243,與耦接至輸入/輸出介面256的輸入/輸出構件245如滑鼠、鍵盤、印表機、與類似物。其他裝置可耦接至處理單元201,並可採用較多或較少的介面卡。舉例來說,串列介面卡(未圖示)可用於提供印表機所用的串列介面。處理單元201亦可包含網路介面260,其可為連接至局域網路或廣域網路262的有線連接及/或無線連接。
值得注意的是,控制單元215可包含其他構件。舉例來說,控制單元215可包含電源、纜線、主機板、可移式存儲媒介、殼體、與類似物。雖然圖2B未圖示,但這些其他構件應視作控制單元215的部份。
如圖2C所示,沉積系統200可用於沉積蝕刻停止層401於源極/汲極區117上以及第一間隔物113之間。在一實施例中,蝕刻停止層401可為介電材料如氮化矽、碳氮化矽、或碳氮氧化矽。然而可採用任何合適材料。
在一實施例中,蝕刻停止層401的形成方法一開始先將第一前驅物材料置入第一前驅物輸送系統205(見圖2A),以將第一前驅物導入沉積腔室203並導向基板101(見圖2C)。舉例來說,一實施例之蝕刻停止層401為所需材料如氮化矽,第一前驅物可為二碘矽烷、二氯矽烷、與矽烷的一或多者。然而可採用任何合適的第一前驅物。
此外,可將第二前驅物材料置入第二前驅物輸送系統206。在一實施例中,第二前驅物材料可搭配第一前驅物材料的產物,以形成所需材料的單層。在蝕刻停止層401為所需的氮化矽,而第一前驅物材料為二碘矽烷403的實施例中,第二前驅物材料可為氮氣、氨、或氫氣。然而可採用任何合適材料。
一旦將第一前驅物材料與第二前驅物材料分別置入第一前驅物輸送系統205與第二前驅物輸送系統206,則控制單元215輸送指令至前驅物氣體控制器213,以連接第一前驅物輸送系統205至沉積腔室203,進而開始形成蝕刻停止層401。一旦連接第一前驅物輸送系統205,其可經由前驅物氣體控制器213與歧管216輸送第一前驅物材料至噴灑頭217,噴灑頭217接著可分散第一前驅物材料至沉積腔室203中,其中露出表面可吸收第一前驅物材料並與其反應。
在形成氮化矽層的實施例中,第一前驅物材料流入沉積腔室203的流速可介於約5sccm至約5slm之間,而載氣(如氮氣)的流速可介於約5sccm至約5slm之間(比如約2slm)。此外,沉積腔室203的壓力可維持在2.5torr至約22.5torr之間(比如約2.6torr),而溫度可介於約200℃至約600℃之間(比如約450℃)。在爐原子層沉積製程中的溫度可介於約200℃至約600℃之間,其歷時約1秒至約1000秒之間。原子層沉積循環製程可歷時約0.01秒至約10秒,比如約0.3秒。然而本技術領域中具有通常知識者應理解,這些製程條件僅用以說明,任何合適的製程條件仍屬於實施例的範疇。
在採用二碘矽烷403形成所需的氮化矽層之實施例中,這些製程條件下的二碘矽烷403將與露出的表面反應以提供表面,其中矽化學鍵結至下方表面,而暴露至沉積腔室203中的環境氣體之對向表面以碘原子封端。此外,二碘矽烷403與下方結構的反應可為自我侷限式,一旦完成此步驟後可提供單層分子。
在完成自我侷限式的反應之後,可淨化沉積腔室203的第一前驅物材料。舉例來說,控制單元215可傳送指令至前驅物氣體控制器213,以斷開第一前驅物輸送系統205(包含即將自沉積腔室203淨化的第一前驅物材料),並連接淨化氣體輸送系統214以輸送淨化氣體至沉積腔室203。在一實施例中,淨化氣體輸送系統214可為氣體槽或其他設施,其提供淨化氣體如氮氣、氬氣、氙氣、或其他氣體至沉積腔室203。淨化氣體的流速可介於約2slm至約20slm之間,比如約10slm。提供淨化氣體的時間可介於約0.01秒至約30秒之間,比如約1秒。此外,控制單元215亦可啟動真空泵浦231,以施加壓力差至沉積腔室203,有助於移除第一前驅物材料。淨化氣體搭配真空泵浦231,可自沉積腔室203淨化第一前驅物材料。
如圖3所示,在完成淨化第一前驅物材料之後,將第二前驅物材料(如氮氣)導入沉積腔室203。由控制單元215傳送指令至前驅物氣體控制器213,可斷開淨化氣體輸送系統214與沉積腔室203之間的連接,並連接第二前驅物輸送系統206(包含第二前驅物材料)與沉積腔室203,以將第二前驅物材料導入沉積腔室203。一旦連接第二前驅物輸送系統206,其可輸送第二前驅物材料至噴灑頭217。噴灑頭217接著可分散第二前驅物材料至沉積腔室203中。
在以二碘矽烷403與氮氣形成氮化矽層的上述實施例中,氮氣導入沉積腔室203的流速介於約5sccm至約5slm之間(比如約2slm)並歷時約1.6秒。此外,沉積腔室203的壓力可維持在介於約2.5torr至約22.5torr之間(比如約2.6torr),而溫度可介於約400℃至約500℃之間(比如約450℃)。然而本技術領域中具有通常知識者應理解,這些製程條件僅用於說明,而任何合適的製程條件仍屬於實施例的範疇。
此外,當第二前驅物材料導入沉積腔室203時,可點燃第二前驅物材料成電漿以助沉積製程。在此實施例中,安裝平台221可額外包含耦接至第一射頻產生器233的第一電極223。第一射頻產生器233在控制單元215的控制下,可在沉積製程時電性偏置第一電極223於射頻電壓。藉由電性偏置第一電極223,其可用於提供偏壓至進入的第二前驅物材料,有助於點燃第二前驅物材料成電漿。此外,第一電極223亦可用於在沉積製程時維持偏壓,以維持第二前驅物電漿。
在一實施例中,噴灑頭217可為或包含(或合併)第二電極229,其可作為電漿產生器以輔助沉積腔室203。在一實施例中,電漿產生器可為變壓器耦合電漿產生器,且可為線圈。線圈可貼合至第二射頻產生器227,其用於在控制單元215的控制下提供功率至第二電極229,以在導入第二前驅物材料時點燃電漿。
雖然上述的第二電極229為變壓器耦合電漿產生器,實施例並不侷限於此。相反地,可採用任何合適方法產生電漿,比如感應耦合電漿系統、磁增強反應性離子蝕刻、電子迴旋共振、遠端電漿產生器、或類似方法。所有這些方法完全包含於實施例的範疇。
此外,在點燃第二前驅物材料成第二前驅物電漿(如氮電漿)之後,噴灑頭217中的第一電極223與第二電極229亦可用於施加偏壓,並增加第二前驅物電漿沉積的非等向成長速率。在一實施例中,第一電極223的功率可設定為介於約0W至約1500W之間(比如約0W),而第二電極229的功率可設定為介於約300W至約500W之間,其頻率為約13.56MHz。此外,此脈衝中的非等向沉積可持續約0.01秒至約30秒,比如約1.6秒。然而可採用任何合適參數。
在導入第二前驅物材料以助保護安裝平台221之背側時,可沿著安裝平台221的背側導入密封氣體。在一實施例中,密封氣體可與第二前驅物材料(如氮氣)類似,但可為非電漿形態。此外,密封氣體的導入速率可為約0.2slm。然而,可採用任何合適的密封氣體與任何合適流速。
藉由第二前驅物電漿搭配來自第二電極229與第一電極223的偏壓,第二前驅物電漿(如氮電漿)可增強原子層沉積製程的非等向成長速率。具體而言,在第二電極229與第一電極223之偏壓影響下,第二前驅物電漿可導向基板101,而第二前驅物電漿與沿著水平表面的第一前驅物材料之產物之間的反應較多,且第二前驅物電漿與沿著垂直表面(如第一間隔物113之側壁)的第一前驅物材料之產物之間的反應較少。如此一來,當沉積製程為原子層沉積製程時,沉積產生非順應性的單層,其中水平部份(沿著水平表面的部份)的沉積厚度大於垂直部份(沿著垂直表面的部份)的沉積厚度。
此外,可由每一循環的偏壓調整蝕刻停止層401的材料之成長速率。具體而言,第二電極229的射頻功率在非等向沉積製程時,可用於調整每一循環的成長速率。舉例來說,射頻功率為約300W時,每一循環的成長速率可為約0.259Å/循環;射頻功率為約400W時,每一循環的成長速率可為約0.261Å/循環;而射頻功率為約500W時,每一循環的成長速率可為約0.267Å/循環。然而可採用任何合適功率與成長速率。
在形成所需材料如氮化矽的單層之後,可採用來自淨化氣體輸送系統214的淨化氣體淨化沉積腔室203約1秒,並保留所需材料的單層於基板101上。在淨化沉積腔室203之後,即完成形成所需材料的第一循環,並可開始與第一循環類似的第二循環。舉例來說,重複的循環可導入第一前驅物材料、以淨化氣體淨化、採用電漿的非等向沉積製程提供第二前驅物的脈衝、以及以淨化氣體淨化。這些循環可重複約10次至約1000次,比如400次。
如圖4A所示,由於非等向沉積製程搭配第二前驅物材料的脈衝,蝕刻停止層401沿著第一間隔物113之側壁的厚度,不同於沿著開口底部或沿著堆疊115之頂部的厚度。舉例來說,蝕刻停止層401沿著開口底部的第二厚度T2 介於約10Å至約100Å之間,比如約60Å。此外,蝕刻停止層401沿著側壁的第三厚度T3 介於約0Å至約80Å之間,比如約40Å。然而可採用任何合適厚度。
此外,可採用壓力容忍度以幫助控制第二厚度T2 與第三厚度T3 之間的厚度差異。以圖4B為例,選擇整個沉積製程所用的壓力(比如在相同沉積製程中的每一循環維持固定壓力),可依需求設定分開沉積的層狀物厚度差異。舉例來說,壓力為2.6torr時,第二厚度T2 與第三厚度T3 之間的厚度差異可為約2.84nm或3.1nm。壓力為315torr時,第二厚度T2 與第三厚度T3 之間的厚度差異可為約1nm。然而可採用任何合適的厚度差異。
採用此處所述的實施例,可得高品質的蝕刻停止層401。舉例來說,在蝕刻停止層401為氮化矽的實施例中,其密度為約2.92g/cm3 、應力可為約0.2GPa、對1:100的稀釋氫氟酸(用於移除蝕刻停止層401之頂部的純氮化矽與氧化氮化矽的複合膜)之第一濕蝕刻速率介於約3Å/分鐘至約20Å/分鐘之間(比如約10.53Å/分鐘)、對1:100的稀釋氫氟酸(用於純氮化矽的蝕刻停止層401之基體部份的固有移除速率)之第二濕蝕刻速率介於約1Å/分鐘至約10Å/分鐘之間(比如約5.05Å/分鐘)、介電常數為約6.7,且崩潰電壓為約10.93MV/cm(對小於50Å而言)。然而可採用任何合適的材料性質。
如圖5所示,形成層間介電層501。層間介電層501可包含材料如氧化矽或硼磷矽酸鹽玻璃,不過可採用任何合適的介電材料。層間介電層501的形成製程可採用電漿增強化學氣相沉積,但亦可改用其他製程如低壓化學氣相沉積。層間介電層501的厚度可介於約100Å至約3000Å之間。
一旦形成層間介電層501,可採用第一退火製程退火層間介電層501。在一實施例中,第一退火製程可為熱退火,其可在爐中的惰氣環境中加熱基板101與層間介電層501。第一退火製程的溫度可介於約200℃至約1000℃之間(比如約500℃),且可歷時約60秒至約360分鐘(比如約240分鐘)。
然而採用非等向沉積製程所形成的蝕刻停止層401,其沿著開口底部的第二厚度T2 較大,因此在退火製程時可較佳地保護蝕刻停止層401下方的結構。具體而言,由於蝕刻停止層401沿著開口下表面的厚度較大,蝕刻停止層401在第一退火製程時,可較佳地保護下方的源極/汲極區117(如磊晶材料)免於氧化所造成之不想要的損失。舉例來說,由於蝕刻停止層401較厚,氧穿透至源極/汲極區117中的深度可小於約16Å(比如小於約10Å)。如此一來,不想要的氧化所導致的缺陷較少。
如圖6所示,在第一退火製程退火層間介電層501之後,可平坦化層間介電層501以準備後續製程。在一實施例中,層間介電層501的平坦化製程可採用化學機械研磨,因此層間介電層501與蝕刻停止層401可共平面。然而亦可採用任何其他合適方法,比如一或多道蝕刻製程。
此外,採用非等向沉積製程所形成的蝕刻停止層,其沿著堆疊115的上表面之第二厚度T2 較大,而在平坦化製程時可較佳地保護蝕刻停止層401下方的結構。具體而言,由於蝕刻停止層401沿著堆疊115之表面的厚度較大,蝕刻停止層401在平坦化製程時,可較佳地保護下方的堆疊115與第一間隔物113免於不想要的損傷(如化學機械研磨的過研磨)。如此一來,平坦化製程所造成的缺陷較少。
一旦平坦化層間介電層501,則可採用第二退火製程再次退火層間介電層501。在一實施例中,第二退火製程可為熱退火,其於爐中的鈍氣中加熱基板101與層間介電層501。第二退火製程的溫度可介於約200℃至約1000℃之間(比如約500℃),並可歷時約60秒至約360分鐘(比如約240分鐘)。
如圖7所示,形成硬遮罩701於層間介電層501與蝕刻停止層401上。在一實施例中,硬遮罩701可為介電材料如氮化矽,且其形成製程可採用化學氣相沉積、物理氣相沉積、原子層沉積、上述之組合、或類似製程。然而可採用任何其他合適材料與任何其他合適製程以形成硬遮罩701。
如圖8所示,一旦放置硬遮罩701,即圖案化硬遮罩701以露出虛置閘極111的第一者之部份。在一實施例中,可沉積與曝光光敏材料於硬遮罩701上,以圖案化硬遮罩701。來自曝光源的能量撞擊,可導致能量撞擊的光敏材料之部份產生化學反應,以調整光阻的曝光部份之化學性質,因此光敏材料之曝光部份的化學性質不同於光敏材料之未曝光部份的化學性質。接著可由顯影劑顯影光敏材料,以分開光敏材料的曝光部份與未曝光部份。接著可採用光敏材料作為遮罩,進行非等向蝕刻以圖案化硬遮罩701。
如圖8所示,一旦虛置閘極111的第一者之部份自硬遮罩701露出,則可移除虛置閘極111的第一者之部份與虛置閘極介電層,以切割虛置閘極111的材料。在一實施例中,移除虛置閘極111的第一者之部份與虛置閘極介電層的方法可採用一或多道蝕刻製程如乾蝕刻或濕蝕刻製程,且保留的硬遮罩701可保護其餘結構。然而可採用任何合適製程以移除虛置閘極111的第一者之部份。
如圖9所示,一旦移除虛置閘極111之第一者之一部份以切割虛置閘極111的第一者,被移除的部份可置換為介電材料901。在一實施例中,介電材料901可為氮化矽,且其形成製程可採用化學氣相沉積、物理氣相沉積、原子層沉積、上述之組合、或類似方法,以填入及/或超填移除虛置閘極111之第一者之部份所形成的開口。然而可採用任何其他合適材料與任何其他合適製程形成介電材料901。
如圖10所示,一旦沉積介電材料901以填入及/或超填開口,即可平坦化介電材料。在一實施例中,可採用化學機械研磨製程進行平坦化步驟。然而可採用任何合適製程,其包含蝕刻或研磨製程。
此外,平坦化製程不只可移除介電材料901延伸出第一間隔物113之外的部份,還可移除留在第一間隔物113上的硬遮罩701與蝕刻停止層401的部份。如此一來,蝕刻停止層401、第一間隔物113、層間介電層501、與介電材料901在平坦化製程後,均具有彼此共平面的表面。
如圖11所示,一旦平坦化介電材料901,則可移除虛置閘極111的其他者與閘極介電層。在一實施例中,可採用一或多個蝕刻製程如濕蝕刻製程或乾蝕刻製程,其蝕刻劑對虛置閘極111的材料(如多晶矽)與虛置閘極介電層具有選擇性。然而可採用任何合適的移除製程。
如圖12所示,一旦移除虛置極111而留下開口,則可再填入開口以形成閘極堆疊1201。在特定實施例中,閘極堆疊1201包含第一介電材料、第一金屬材料、第二金屬材料、與第三金屬材料。在一實施例中,第一介電材料為高介電常數材料如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鑭、氧化鋯、氧化鉭、上述之組合、或類似物,且其沉積製程可為原子層沉積、化學氣相沉積、或類似方法。第一介電材料的沉積厚度可介於約5Å至約200Å之間,但可採用任何合適材料與厚度。
可形成第一金屬材料以與第一介電材料相鄰,且第一金屬材料之組成可為金屬化材料如鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、氮化鉭、釕、鉬、氮化鎢、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽、上述之組合、或類似物。第一金屬材料的沉積製程可採用原子層沉積、化學氣相沉積、濺鍍、或類似方法,其厚度可介於約5Å至約200Å之間,但可採用任何合適的沉積製程或厚度。
可形成第二金屬材料以與第一金屬材料相鄰。在特定實施例中,第二金屬材料可與第一金屬材料類似。舉例來說,第二金屬材料的組成可為金屬化材料如鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、氮化鉭、釕、鉬、氮化鎢、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽、上述之組合、或類似物。此外,第二金屬材料的沉積製程可採用原子層沉積、化學氣相沉積、濺鍍、或類似方法,且第二金屬材料的厚度可介於約5Å至約200Å之間,不過可採用任何合適的沉積製程或厚度。
第三金屬材料可填入移除虛置閘極111後所留下的其餘開口。在一實施例中,第三金屬材料為金屬化材料如鎢、鋁、銅、鋁銅、鎢、鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、鉭、氮化鉭、鈷、鎳、上述之組合、或類似物,且其沉積製程可採用原子層沉積、化學氣相沉積、濺鍍、或類似方法,以將第三金屬材料填入及/或超填移除虛置閘極111後所留下的開口。在特定實施例中,第三金屬材料的沉積厚度可介於約5Å至約500Å之間,但可採用任何合適材料、沉積製程、或厚度。
一旦移除虛置閘極111後所留下的開口被填滿之後可平坦化填入的材料,使移除虛置閘極111後所留下的開口之外的任何材料被移除。在特定實施例中,移除製程可採用平坦化製程如化學機械研磨。然而可採用任何合適的平坦化與移除製程。
在形成並平坦化閘極堆疊1201的材料之後,可使閘極堆疊1201的材料凹陷,並形成蓋層1203覆蓋閘極堆疊1201的材料。在一實施例中,使閘極堆疊1201的材料凹陷之方法可採用濕蝕刻製程或乾蝕刻製程,其採用的蝕刻劑對閘極堆疊1201的材料具有選擇性。然而,可採用任何合適製程與凹陷距離。
一旦使閘極堆疊1201的材料凹陷,即可沉積蓋層1203並平坦化蓋層1203與第一間隔物113。在蓋層1203的材料為氮化矽、氮氧化矽、碳氮氧化矽、碳化矽、碳氧化矽、上述之組合、或類似物的實施例中,沉積蓋層1203的製程可採用原子層沉積、化學氣相沉積、濺鍍、或類似方法。蓋層1203的沉積厚度可介於約5Å至約200Å之間,且平坦化製程可採用化學機械研磨,使蓋層1203與第一間隔物113共平面。
如圖13所示,形成第一開口1301穿過層間介電層501,可露出蝕刻停止層401以準備形成第一接點1501(未圖示於圖13,但搭配圖15說明如下)。在一實施例中,第一開口1301的形成方法可採用蝕刻製程,其反應物對層間介電層501的材料具有選擇性。上述蝕刻製程可為非等向蝕刻製程,比如反應性離子蝕刻製程。然而可採用任何合適製程如濕蝕刻製程與任何合適反應物。
然而採用非等向沉積製程所形成的蝕刻停止層401,其沿著開口底部的第二厚度T2 較大。蝕刻停止層401在移除層間介電層501的蝕刻製程時,可保護其下方的結構。具體而言,由於蝕刻停止層401沿著開口下表面的厚度較大,的蝕刻停止層401在移除層間介電層501時可較佳地保護下方之源極/汲極區117(如磊晶材料)免於不想要的損傷。如此一來,可減少不想要的損傷所造成的缺陷。
此外,可進一步調整蝕刻停止層401的濕蝕刻速率,以提供更多保護。在一實施例中,導入第二前驅物材料時,可調整第二電極229的射頻功率以調整蝕刻停止層401的濕蝕刻速率。舉例來說,在蝕刻停止層401為氮化矽的實施例中,射頻功率可設定為約300瓦以得約14.58Å/3分鐘的濕蝕刻速率、設定為約400瓦以得約16.32Å/3分鐘的濕蝕刻速率、或設定為約500瓦以得約21.63Å/3分鐘的濕蝕刻速率。為了後續的製程變化,每一濕蝕刻速率低於約40Å/3分鐘的爐原子層沉積製程所形成的氮化矽之基線。
圖14顯示自蝕刻停止層401形成第二間隔物1401,並露出下方的源極/汲極區117的製程。在一實施例中,第二間隔物1401的形成方法可採用非等向蝕刻製程,其自開口底部移除蝕刻停止層401的部份,並沿著第一間隔物113的側壁保留蝕刻停止401的部份,以形成與第一間隔物113相鄰的第二間隔物1401。在一實施例中,第二間隔物1401的第四厚度T4 可介於約0Å至約80Å之間,比如約40Å。然而可採用任何合適方法形成第二間隔物1401,使其具有任何合適尺寸。
採用蝕刻停止層401形成第二間隔物1401,可在形成裝置的製程步驟時提供額外保護。舉例來說,第二間隔物1401有助於避免閘極堆疊1201與第一接點1501之間產生漏電流。
圖15顯示第一接點1501的形成製程。在形成第一接點1501之前,可視情況形成矽化物接點。矽化物接點可包含鈦、鎳、鈷、或鉺,以降低接點的肖特基能障。然而亦可採用其他今屬如鉑、鈀、或類似物。矽化製程可為順應性地沉積合適的金屬層,接著進行退火步驟使金屬與下方的露出矽反應。接著移除未反應的金屬,且移除方法可為選擇性移除製程。矽化物接點的厚度可介於約5nm至約50nm之間。
在一實施例中,第一接點1501可為導電材料如鋁、銅、鎢、鈷、鈦、鉭、釕、氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、碳化鉭、鎳矽化物、鈷矽化物、上述之組合、或類似物。不過可採用沉積製程如濺鍍、化學氣相沉積、電鍍、無電鍍、或類似方法,將任何合適的材料沉積至開口中,以填入及/或超填開口。一旦填入或超填材料,可採用平坦化製程如化學機械研磨移除開口之外的任何沉積材料。然而亦可採用任何合適材料與形成製程。此外,第一接點1501的厚度可介於約5Å至約2000Å之間。
藉由此處所述的實施例可達多種優點。舉例來說,在沉積蝕刻停止層401之後的製程具有較大的製程容忍度,在進一步整合製程步驟時具有較大彈性。此外,此處所述的實施例中的主動裝置與結構可用於環形振盪器,且環形振盪器可增進裝置效能。
在一實施例中,半導體裝置的形成方法包括:形成與半導體鰭狀物上的閘極堆疊相鄰的多個間隔物;以及沉積蝕刻停止層於閘極堆疊上以與間隔物相鄰,且沉積蝕刻停止層之步驟包括:提供第一前驅物的脈衝於閘極堆疊上,且第一前驅物為非電漿;以及在提供第一前驅物的脈衝之後,提供第二前驅物的脈衝於閘極堆疊上,第二前驅物為偏向半導體鰭狀物的電漿。在一實施例中,提供第一前驅物的脈衝與第二前驅物的脈衝,可形成不同厚度的第一材料。在一實施例中,蝕刻停止層與間隔物相鄰的第一厚度,不同於閘極堆疊上的蝕刻停止層的第二厚度。在一實施例中,第二厚度大於第一厚度,且第二厚度比第一厚度大至少2.84nm。在一實施例中,沉積蝕刻停止層的步驟包括沉積蝕刻停止層於半導體鰭狀物上。在一實施例中,沉積蝕刻停止層的步驟採用第一電極與第二電極形成的偏壓,且第一電極的功率設定為介於約0W至約1500W之間。在一實施例中,第二電極的功率設定為介於約300W至約500W之間。在一實施例中,方法更包括點燃電漿於半導體鰭狀物上。在一實施例中,第一前驅物為二碘矽烷,而第二前驅物為氮氣。在一實施例中,方法更包括蝕刻蝕刻停止層以形成第二間隔物於間隔物上。
在另一實施例中,半導體裝置的形成方法包括:形成第一閘極堆疊與第二閘極堆疊於半導體鰭狀物上;形成與第一閘極堆疊相鄰的第一間隔物,並形成與第二閘極堆疊相鄰的第二間隔物;提供第一前驅物的脈衝進行自我侷限的反應,以形成第一反應產物於第一閘極堆疊的表面及第一間隔物的表面上;朝第一反應產物非等向地提供第一電漿的脈衝,以形成第一材料的第一單層;重複提供第一前驅物的脈衝與非等向地提供第一電漿的脈衝,以形成第一材料的蝕刻停止層,且蝕刻停止層與第一間隔物相鄰的第一厚度不同於蝕刻停止層於該第一閘極堆疊上的第二厚度;以及蝕刻蝕刻停止層,以形成與第一間隔物相鄰的第三間隔物。在一些實施例中,第一前驅物為二碘矽烷,而第一電漿為氮電漿。在一實施例中,方法更包括點燃第一電漿於半導體鰭狀物上。在一實施例中,方法更包括沉積與第三間隔物相鄰的導電材料。在一實施例中,第二厚度大於第一厚度。在一實施例中,第二厚度比第一厚度厚至少2.84nm。在一實施例中,提供第一前驅物的脈衝時的腔室壓力介於約2.5torr至約22.5torr之間。在一實施例中,腔室壓力小於約15torr。在一實施例中,提供第一前驅物的脈衝時的壓力介於約2.5torr至約22.5torr之間。
在又一實施例中,半導體裝置的形成方法包括:放置與基板上的半導體鰭狀物上的閘極堆疊相鄰之第一間隔物至沉積腔室中;進行第一步驟,包括提供二碘矽烷的脈衝至沉積腔室中;在第一步驟之後淨化沉積腔室;進行第二步驟,包括提供氮氣的脈衝至沉積腔室中;點燃氮氣成電漿;以及採用方向性偏壓將電漿導向基板;以及重複第一步驟與第二步驟以建立氮化矽層。在一實施例中,將電漿導向基板的步驟包括施加偏壓至沉積腔室的放置座中的第一電極。在一實施例中,將電漿導向基板的步驟包括施加偏壓至沉積腔室中的噴灑頭。在一實施例中,與第一間隔物相鄰的氮化矽層之第一厚度,不同於氮化矽層之第二厚度。在一實施例中,第二厚度比第一厚度大至少2.84nm。在一實施例中,第一步驟時的腔室溫度介於約200℃至約600℃之間。在一實施例中,第一步驟時的腔室溫度介於約200℃至約450℃之間。在一實施例中,方法更包括:蝕刻氮化矽層以露出源極/汲極區;以及沉積導電材料以接觸源極/汲極區。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎,設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解,這些等效置換並未脫離本發明精神與範疇,並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
B-B’‧‧‧剖線 D1‧‧‧第一距離 T1‧‧‧第一厚度 T2‧‧‧第二厚度 T3‧‧‧第三厚度 T4‧‧‧第四厚度 100‧‧‧半導體裝置 101‧‧‧基板 103‧‧‧第一溝槽 105‧‧‧第一隔離區 107‧‧‧鰭狀物 111‧‧‧虛置閘極 113‧‧‧第一間隔物 115‧‧‧堆疊 117‧‧‧源極/汲極區 200‧‧‧沉積系統 201‧‧‧處理單元 203‧‧‧沉積腔室 205‧‧‧第一前驅物輸送系統 206‧‧‧第二前驅物輸送系統 207‧‧‧氣體供給器 209‧‧‧流量控制器 213‧‧‧前驅物氣體控制器 214‧‧‧淨化氣體輸送系統 215‧‧‧控制單元 216‧‧‧歧管 217‧‧‧噴灑頭 219‧‧‧殼體 221‧‧‧安裝平台 223‧‧‧第一電極 225‧‧‧排氣出口 227‧‧‧第二射頻產生器 229‧‧‧第二電極 231‧‧‧真空泵浦 233‧‧‧第一射頻產生器 243‧‧‧顯示器 245‧‧‧輸入/輸出構件 246‧‧‧中央處理器 248‧‧‧記憶體 250‧‧‧大量儲存裝置 254‧‧‧顯示卡 256‧‧‧輸入/輸出介面 258‧‧‧匯流排 260‧‧‧網路介面 262‧‧‧局域網路或廣域網路 401‧‧‧蝕刻停止層 403‧‧‧二碘矽烷 501‧‧‧層間介電層 701‧‧‧硬遮罩 901‧‧‧介電材料 1201‧‧‧閘極堆疊 1203‧‧‧蓋層 1301‧‧‧第一開口 1401‧‧‧第二間隔物 1501‧‧‧第一接點
圖1A與1B係一些實施例中,形成於半導體鰭狀物上的閘極堆疊。 圖2A至2C係一些實施例中,沉積製程中的第一步驟。 圖3係一些實施例中,沉積製程中的第二步驟。 圖4A與4B係一些實施例中,採用沉積製程形成蝕刻停止層。 圖5係一些實施例中,介電層的沉積製程。 圖6係一些實施例中,平坦化的製程。 圖7係一些實施例中,硬遮罩的沉積製程。 圖8係一些實施例中,硬遮罩的圖案化製程。 圖9係一些實施例中,介電層的沉積製程。 圖10係一些實施例中,介電層的平坦化製程。 圖11係一些實施例中,閘極堆疊的移除製程。 圖12係一些實施例中,置換閘極的結構。 圖13係一些實施例中,介電材料的移除製程。 圖14係一些實施例中,蝕刻停止層的圖案化製程。 圖15係一些實施例中,接點的形成製程。
T2‧‧‧第二厚度
T3‧‧‧第三厚度
101‧‧‧基板
111‧‧‧虛置閘極
113‧‧‧第一間隔物
117‧‧‧源極/汲極區
401‧‧‧蝕刻停止層

Claims (20)

  1. 一種半導體裝置的形成方法,包括: 形成與一半導體鰭狀物上的一閘極堆疊相鄰的多個間隔物;以及 沉積一蝕刻停止層於該閘極堆疊上以與該些間隔物相鄰,且沉積該蝕刻停止層之步驟包括: 提供一第一前驅物的脈衝於該閘極堆疊上,且該第一前驅物為非電漿;以及 在提供該第一前驅物的脈衝之後,提供一第二前驅物的脈衝於該閘極堆疊上,該第二前驅物為偏向該半導體鰭狀物的一電漿,且該蝕刻停止層與該些間隔物相鄰的第一厚度不同於該閘極堆疊上的該蝕刻停止層的第二厚度。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法,其中沉積該蝕刻停止層的步驟包括沉積該蝕刻停止層於該半導體鰭狀物上。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法,其中沉積該蝕刻停止層的步驟採用一第一電極與一第二電極形成的偏壓,且該第一電極的功率設定為介於約0W至約1500W之間。
  4. 如申請專利範圍第3項所述之半導體裝置的形成方法,其中該第二電極的功率設定為介於約300W至約500W之間。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法,更包括點燃該電漿於該半導體鰭狀物上。
  6. 如申請專利範圍第1項所述之半導體裝置的形成方法,其中該第一前驅物為二碘矽烷,而該第二前驅物為氮氣。
  7. 如申請專利範圍第1所述之半導體裝置的形成方法,更包括蝕刻該蝕刻停止層以形成多個第二間隔物於該些間隔物上。
  8. 一種半導體裝置的形成方法,包括: 形成一第一閘極堆疊與一第二閘極堆疊於一半導體鰭狀物上; 形成與該第一閘極堆疊相鄰的一第一間隔物,並形成與該第二閘極堆疊相鄰的該第二間隔物; 提供一第一前驅物的脈衝進行一自我侷限的反應,以形成一第一反應產物於該第一閘極堆疊的表面及該第一間隔物的表面上; 朝該第一反應產物非等向地提供一第一電漿的脈衝,以形成一第一材料的一第一單層; 重複提供該第一前驅物的脈衝與非等向地提供該第一電漿的脈衝,以形成該第一材料的一蝕刻停止層,且該蝕刻停止層與該第一間隔物相鄰的一第一厚度不同於該蝕刻停止層於該第一閘極堆疊上的一第二厚度;以及 蝕刻該蝕刻停止層,以形成與該第一間隔物相鄰的多個第三間隔物。
  9. 如申請專利範圍第8項所述之半導體裝置的形成方法,其中該第一前驅物為二碘矽烷,而該第一電漿為氮電漿。
  10. 如申請專利範圍第8項所述之半導體裝置的形成方法,更包括點燃該第一電漿於該半導體鰭狀物上。
  11. 如申請專利範圍第8項所述之半導體裝置的形成方法,更包括沉積與該第三間隔物相鄰的一導電材料。
  12. 如申請專利範圍第8項所述之半導體裝置的形成方法,其中提供該第一前驅物的脈衝時的一腔室壓力介於約2.5torr至約22.5torr之間。
  13. 如申請專利範圍第12項所述之半導體裝置的形成方法,其中該腔室壓力小於約15torr。
  14. 如申請專利範圍第8項所述之半導體裝置的形成方法,其中提供該第一前驅物的脈衝時的壓力介於約2.5torr至約22.5torr之間。
  15. 一種半導體裝置的形成方法,包括: 放置與一基板上的一半導體鰭狀物上的一閘極堆疊相鄰之一第一間隔物至一沉積腔室中; 進行一第一步驟,包括提供二碘矽烷的脈衝至該沉積腔室中; 在該第一步驟之後淨化該沉積腔室;以及 進行一第二步驟,包括: 提供一氮氣的脈衝至該沉積腔室中; 點燃該氮氣成一電漿; 採用一方向性偏壓將該電漿導向該基板;以及 重複該第一步驟與該第二步驟以建立一氮化矽層。
  16. 如申請專利範圍第15項所述之半導體裝置的形成方法,其中將該電漿導向該基板的步驟包括施加一偏壓至該沉積腔室的一放置座中的一第一電極。
  17. 如申請專利範圍第16項所述之半導體裝置的形成方法,其中將該電漿導向該基板的步驟包括施加一偏壓至該沉積腔室中的一噴灑頭。
  18. 如申請專利範圍第15項所述之半導體裝置的形成方法,其中該第一步驟時的腔室溫度介於約200℃至約600℃之間。
  19. 如申請專利範圍第18項所述之半導體裝置的形成方法,其中該第一步驟時的腔室溫度介於約200℃至約450℃之間。
  20. 如申請專利範圍第15項所述之半導體裝置的形成方法,更包括: 蝕刻該氮化矽層以露出一源極/汲極區;以及 沉積一導電材料以接觸該源極/汲極區。
TW108125353A 2018-07-31 2019-07-18 半導體裝置的形成方法 TWI779216B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862712885P 2018-07-31 2018-07-31
US62/712,885 2018-07-31
US16/213,140 US11600530B2 (en) 2018-07-31 2018-12-07 Semiconductor device and method of manufacture
US16/213,140 2018-12-07

Publications (2)

Publication Number Publication Date
TW202008429A true TW202008429A (zh) 2020-02-16
TWI779216B TWI779216B (zh) 2022-10-01

Family

ID=69229855

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108125353A TWI779216B (zh) 2018-07-31 2019-07-18 半導體裝置的形成方法

Country Status (4)

Country Link
US (1) US11600530B2 (zh)
KR (1) KR102204251B1 (zh)
CN (1) CN110783198B (zh)
TW (1) TWI779216B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102470206B1 (ko) * 2017-10-13 2022-11-23 삼성디스플레이 주식회사 금속 산화막의 제조 방법 및 금속 산화막을 포함하는 표시 소자
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11508572B2 (en) 2020-04-01 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI759754B (zh) * 2020-06-03 2022-04-01 台灣奈米碳素股份有限公司 製作半導體裝置的溝槽結構的乾式蝕刻製程
KR20220014588A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6428859B1 (en) * 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6991979B2 (en) * 2003-09-22 2006-01-31 International Business Machines Corporation Method for avoiding oxide undercut during pre-silicide clean for thin spacer FETs
US7615426B2 (en) 2005-02-22 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS transistor with discontinuous CESL and method of fabrication
US8486845B2 (en) * 2005-03-21 2013-07-16 Tokyo Electron Limited Plasma enhanced atomic layer deposition system and method
US8974868B2 (en) * 2005-03-21 2015-03-10 Tokyo Electron Limited Post deposition plasma cleaning system and method
DE102006040765B4 (de) 2006-08-31 2011-02-03 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Feldeffekttransistors mit einer verspannten Kontaktätzstoppschicht mit geringerer Konformität und Feldeffekttransistor
US7517766B2 (en) * 2006-09-12 2009-04-14 United Microelectronics Corp. Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device
US8053372B1 (en) * 2006-09-12 2011-11-08 Novellus Systems, Inc. Method of reducing plasma stabilization time in a cyclic deposition process
KR20090012573A (ko) 2007-07-30 2009-02-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9076646B2 (en) * 2010-04-15 2015-07-07 Lam Research Corporation Plasma enhanced atomic layer deposition with pulsed plasma exposure
JP5610850B2 (ja) * 2010-05-28 2014-10-22 三菱重工業株式会社 窒化珪素膜の製造方法及び装置
US9142462B2 (en) 2010-10-21 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a contact etch stop layer and method of forming the same
WO2013154842A1 (en) 2012-04-11 2013-10-17 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for finfet scheme
US9184045B2 (en) * 2013-02-08 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom-up PEALD process
US20140273524A1 (en) * 2013-03-12 2014-09-18 Victor Nguyen Plasma Doping Of Silicon-Containing Films
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9564286B2 (en) * 2014-08-14 2017-02-07 Samsung Electronics Co., Ltd. Method of forming thin film of semiconductor device
US9576792B2 (en) * 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US9564312B2 (en) * 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9685340B2 (en) 2015-06-29 2017-06-20 International Business Machines Corporation Stable contact on one-sided gate tie-down structure
US10410857B2 (en) * 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
US9601693B1 (en) * 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
US9909214B2 (en) * 2015-10-15 2018-03-06 Asm Ip Holding B.V. Method for depositing dielectric film in trenches by PEALD
US10153351B2 (en) 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9754779B1 (en) 2016-02-19 2017-09-05 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) * 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10529554B2 (en) * 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10153199B2 (en) * 2016-03-25 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
US10395919B2 (en) * 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10164111B2 (en) 2016-08-03 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10454029B2 (en) * 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10157780B2 (en) 2016-11-29 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a device having a doping layer and device formed
KR102457289B1 (ko) * 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
JP6778144B2 (ja) * 2017-04-25 2020-10-28 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
US10312055B2 (en) * 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10763108B2 (en) * 2017-08-18 2020-09-01 Lam Research Corporation Geometrically selective deposition of a dielectric film
US10867839B2 (en) * 2018-06-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices

Also Published As

Publication number Publication date
US11600530B2 (en) 2023-03-07
KR102204251B1 (ko) 2021-01-19
CN110783198A (zh) 2020-02-11
KR20200014254A (ko) 2020-02-10
TWI779216B (zh) 2022-10-01
CN110783198B (zh) 2023-08-18
US20200043799A1 (en) 2020-02-06

Similar Documents

Publication Publication Date Title
TWI685021B (zh) 半導體裝置及其製造方法
TWI779216B (zh) 半導體裝置的形成方法
US10700208B2 (en) Semiconductor device and methods of manufacture
KR102212805B1 (ko) 반도체 장치 및 방법
KR102030243B1 (ko) 반도체 디바이스 및 제조 방법
CN110610898A (zh) 图案化半导体装置的方法
US20220029011A1 (en) Semiconductor Device and Method of Manufacture
TWI682441B (zh) 半導體裝置及其製造方法
US11764221B2 (en) Semiconductor device and method of manufacture
US20240079265A1 (en) Deposition Method for Semiconductor Device
US11955370B2 (en) Semiconductor devices and methods of manufacture
US20230197524A1 (en) Semiconductor Device and Method of Manufacture
US11916132B2 (en) Semiconductor device and method of manufacture

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent