KR20200014254A - 반도체 디바이스 및 제조 방법 - Google Patents

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춘-이 리
홍-시엔 케
충-팅 코
치아-후이 린
쥬니어-훙기 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

에칭 정지 층은 반도체 핀 및 게이트 스택 위에 형성된다. 에칭 정지 층은 전구체 재료의 일련의 펄스를 이용하여 형성된다. 제1 펄스는 반도체 핀 및 게이트 스택에 제1 전구체 재료를 도입한다. 제2 펄스는 제2 전구체 재료를 도입하고, 이는 플라즈마가 된 후 이방성 성막 공정에서 반도체 핀 및 게이트 스택을 향해 지향된다. 이와 같이, 바닥 표면을 따른 에칭 정지 층의 두께는 측벽을 따른 에칭 정지 층의 두께보다 크다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 출원은 2018년 7월 31일에 출원된 미국 가출원 제62/712,885호의 이익을 주장하며, 이 출원은 참조로서 여기에 포함된다.
반도체 디바이스는 예를 들어 퍼스널 컴퓨터, 셀 폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 응용에 사용된다. 반도체 디바이스는 그 위의 회로 부품 및 소자를 형성하기 위해, 전형적으로 반도체 기판 상에 절연 층 또는 유전체 층, 도전 층 및 반도체 층 재료를 순차적으로 성막(deposit)하고, 리소그래피를 사용하여 다양한 재료 층을 패터닝함으로써 제조된다.
반도체 산업은 주어진 영역 내에 보다 많은 부품이 집적될 수 있게 하는 최소 피처 크기의 지속적 감소에 의해 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항, 캐패시터 등)의 집적 밀도를 계속해서 향상시킨다. 그러나 최소 피처 크기가 줄어들수록 해결해야 할 추가 문제가 발생한다.
본 개시물의 양상은 첨부 도면과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 일반적 관행에 따라, 다양한 피처는 실척도로 도시되는 것은 아님에 유념한다. 실제로, 다양한 피처의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a-1b는 일부 실시예에 따른 반도체 핀 위에 형성된 게이트 스택을 도시한다.
도 2a-2c는 일부 실시예에 따른 성막 공정의 제1 단계를 도시한다.
도 3은 일부 실시예에 따른 성막 공정의 제2 단계를 도시한다.
도 4a-4b는 일부 실시예에 따른 성막 공정을 이용하는 에칭 정지 층의 형성을 도시한다.
도 5는 일부 실시예에 따른 유전체 층의 성막을 도시한다.
도 6은 일부 실시예에 따른 평탄화 공정을 도시한다.
도 7은 일부 실시예에 따른 하드마스크의 성막을 도시한다.
도 8은 일부 실시예에 따른 하드마스크의 패터닝을 도시한다.
도 9는 일부 실시예에 따른 유전체 층의 성막을 도시한다.
도 10은 일부 실시예에 따른 유전체 층의 평탄화를 도시한다.
도 11은 일부 실시예에 따른 게이트 스택의 제거를 도시한다.
도 12는 일부 실시예에 따른 대체 게이트를 도시한다.
도 13은 일부 실시예에 따른 유전체 재료의 제거를 도시한다.
도 14는 일부 실시예에 따른 에칭 정지 층의 패터닝을 도시한다.
도 15는 일부 실시예에 따른 컨택의 형성을 도시한다.
다음의 개시는 본 발명의 상이한 피처를 구현하기 위한 다수의 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위해 부품 및 배열의 특정 실시예가 아래에 설명된다. 물론, 이는 단지 예시에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 구성 및/또는 다양한 실시예 사이의 관계를 지시하지는 않는다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어는 도면에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어가 그에 따라 유사하게 해석될 수 있다.
이제 도 1a 및 도 1b를 참조하면(도 1b는 도 1a의 B-B' 라인을 통한 도 1a의 단면도를 도시함), finFET 디바이스와 같은 반도체 디바이스(100)의 사시도가 도시되어 있다. 일 실시예에서 반도체 디바이스(100)는 그 안에 제1 트렌치(103)가 형성된 기판(101)을 포함한다. 기판(101)은 실리콘 기판일 수 있지만, SOI(silicon-on-insulator), 스트레인드(strained) SOI 및 절연체 상의 실리콘 게르마늄과 같은 다른 기판이 사용될 수 있다. 기판(101)은 p형 반도체일 수 있지만, 다른 실시예에서는 n형 반도체일 수 있다.
제1 트렌치(103)는 제1 격리 영역(105)의 최종적 형성의 초기 단계로서 형성될 수 있다. 제1 트렌치(103)는 적절한 에칭 공정와 함께 마스킹 층(도 1a에 별도로 도시되지 않음)을 사용하여 형성될 수 있다. 예를 들어, 마스킹 층은 화학 기상 증착(CVD)과 같은 공정을 통해 형성된 실리콘 질화물을 포함하는 하드 마스크일 수 있지만, 산화물, 산화질화물(oxynitride), 실리콘 카바이드(carbide), 이들의 조합 등의 다른 재료, 및 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 또는 심지어 실리콘 산화물 형성 이후의 질화(nitridation)와 같은 다른 공정이 이용될 수 있다. 일단 형성되면, 마스킹 층은 제1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 부분을 노출시키기 위해 적절한 포토리소그래피 공정을 통해 패터닝될 수 있다.
그러나, 당업자는 마스킹 층을 형성하기 위한 상술한 공정 및 재료가 제1 트렌치(103)의 형성을 위하여 기판(101)의 다른 부분을 노출시키는 동안 기판(101)의 부분을 보호하기 위해 사용될 수 있는 유일한 방법이 아니라는 점을 인식할 것이다. 패터닝되고 현상된 포토레지스트와 같은 임의의 적절한 공정이 제1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 일부를 노출시키기 위해 이용될 수 있다. 이러한 모든 방법은 완전히 본 실시예의 범위 내에 포함되도록 의도된다.
일단 마스킹 층이 형성되고 패터닝되면, 기판(101)에 제1 트렌치(103)가 형성된다. 노출된 기판(101)은 기판(101)에 제1 트렌치(103)를 형성하기 위해 반응성 이온 에칭(RIE)과 같은 적절한 공정을 통해 제거될 수 있지만, 임의의 적절한 공정이 사용될 수 있다. 일 실시예에서, 제1 트렌치(103)는 약 2,500 Å과 같이, 기판(101)의 표면으로부터 약 5,000 Å 미만의 제1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자는 제1 트렌치(103)를 형성하기 위한 상술한 공정은 단지 하나의 가능한 공정이며, 유일한 실시예일 것을 의미하지는 않는다는 점을 인식할 것이다. 오히려, 제1 트렌치(103)가 형성될 수 있는 임의의 적절한 공정이 이용될 수 있으며, 임의의 수의 마스킹 및 제거 단계를 포함하는 임의의 적절한 공정이 사용될 수 있다.
제1 트렌치(103)를 형성하는 것에 더하여, 마스킹 및 에칭 공정은 기판(101)의 제거되지 않고 남은 부분으로부터 핀(107)을 추가로 형성한다. 분리의 물리적 표시가 존재할 수도 있고 존재하지 않을 수도 있지만, 편의상 핀(107)은 점선으로 기판(101)으로부터 분리되어 있는 것으로 도시되어 있다. 이러한 핀(107)은 후술하는 바와 같이 다중 게이트 FinFET 트랜지스터의 채널 영역을 형성하는 데 사용될 수 있다. 도 1a는 기판(101)으로부터 형성된 3개의 핀(107)만을 도시하지만, 임의의 수의 핀(107)이 이용될 수 있다.
핀(107)은 기판(101)의 표면에서 약 5 nm 내지 약 80 nm, 예를 들어 약 30 nm의 폭을 갖도록 형성될 수 있다. 또한, 핀(107)은 약 10 nm 내지 약 100 nm, 예컨대 약 50 nm의 거리만큼 서로 이격될 수 있다. 이러한 방식으로 핀(107)을 이격시킴으로써, 핀(107)은 후술될 공통 게이트를 공유하기 위해 충분히 근접하면서도 별도의 채널 영역을 각각 형성할 수 있다.
제1 트렌치(103) 및 핀(107)이 형성되면, 제1 트렌치(103)은 유전체 재료로 채워질 수 있고, 유전체 재료는 제1 트렌치(103) 내로 리세스되어 제1 격리 영역(105)을 형성할 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(HDP) 산화물 등일 수 있다. 유전체 재료는, 당 업계에 공지 된 바와 같이, 화학 기상 증착(CVD) 방법(예를 들어, HARP 공정), 고밀도 플라즈마 CVD 방법 또는 다른 적절한 형성 방법을 사용하여, 제1 트렌치(103)의 선택적 세정 및 라이닝 후에, 형성될 수 있다.
제1 트렌치(103)는 유전체 재료로 제1 트렌치(103) 및 기판(101)을 과충전(overfill)한 다음 화학 기계 연마(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 공정을 통해 제1 트렌치(103) 및 핀(107) 외부의 과잉 재료를 제거함으로써 채워질 수 있다. 일 실시예에서, 제거 공정은 유전체 재료의 제거가 핀(107)의 표면을 추가의 공정 단계에 노출시키도록, 핀(107) 위에 위치한 임의의 유전체 재료 또한 제거한다.
일단 제1 트렌치(103)가 유전체 재료로 채워지면, 유전체 재료는 핀(107)의 표면으로부터 리세스되어 떨어질(recessed away) 수 있다. 리세싱은 핀(107)의 상면에 인접한 핀(107)의 측벽의 적어도 일부를 노출시키도록 수행될 수 있다. 유전체 재료는 HF와 같은 에칭제 내로 핀(107)의 상면을 침지시킴으로써 습식 에칭을 이용하여 리세스될 수 있지만, H2와 같은 다른 에칭제, 및 건식 화학 세정, 화학적 산화물 제거, NH3/NF3과 같은 에칭제를 이용한 건식 에칭 또는 반응성 이온 에칭과 같은 다른 방법이 사용될 수 있다. 유전체 재료는 약 50 Å 내지 약 500 Å, 예컨대 약 400 Å의 핀(107)의 표면으로부터의 거리로 리세스될 수 있다. 또한, 리세싱은 핀(107)이 추가 처리를 위해 노출되는 것을 보장하도록 핀(107) 위에 위치된 임의의 남은 유전체 재료를 제거할 수 있다.
그러나, 당업자는 전술한 단계들이 유전체 재료를 충전(fill)하고 리세싱하는데 사용되는 전체 공정 흐름의 단지 일부일 수 있음을 알 것이다. 예를 들어, 라이닝 단계, 세정 단계, 어닐링 단계, 갭 충전 단계, 이들의 조합 등이 또한 유전체 재료로 제1 트렌치(103)를 형성하고 충전하는데 이용될 수 있다. 모든 가능한 공정 단계는 본 실시예의 범위 내에 포함되도록 완전히 의도된다.
제1 격리 영역(105)이 형성된 후에, 더미 게이트 유전체(또는 계면 산화물), 더미 게이트 유전체 위의 더미 게이트 전극(111) 및 제1 스페이서(113)가 각각의 핀(107) 위에 형성될 수 있다. 일 실시예에서, 더미 게이트 유전체는 열적 산화, 화학 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 당 업계에 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 게이트 유전체 형성 기술에 의존하여, 핀(107) 상부의 더미 게이트 유전체 두께는 핀(107)의 측벽 상의 게이트 유전체 두께와 다를 수 있다.
더미 게이트 유전체는 약 3 Å 내지 약 100 Å, 예컨대 약 10 Å의 두께를 갖는 실리콘 이산화물(dioxide) 또는 실리콘 산화질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체는 산화 란탄(La2O3), 산화 알루미늄(Al2O3), 산화 하프늄(HfO2), 하프늄 산화질화물(HfON), 또는 산화 지르코늄(ZrO2), 또는 이들의 조합과 같은 고유전율(high-k) 재료(예컨대 약 5보다 큰 비투전율(relative permittivity)를 가짐)로부터, 약 0.5 Å 내지 약 100 Å, 예컨대 약 10 Å 이하의 등가 산화물 두께로 형성될 수 있다. 부가적으로, 실리콘 이산화물, 실리콘 산화질화물, 및/또는 high-k 재료의 임의의 조합이 또한 더미 게이트 유전체용으로 사용될 수 있다.
더미 게이트 전극(111)은 도전성 재료를 포함할 수 있으며, 폴리실리콘(예를 들어, 더미 폴리실리콘(dummy polysilicon; DPO), W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 또는 이들의 조합 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학 기상 증착(CVD), 스퍼터링 성막 또는 도전성 재료를 성막하기 위해 당 업계에 공지되고 사용되는 다른 기술에 의해 성막될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å 일 수 있다. 더미 게이트 전극(111)의 상면은 비평면 상면을 가질 수 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이때, 더미 게이트 전극(111) 내로 이온이 도입될 수도 있고 도입되지 않을 수도 있다. 이온은 예를 들어, 이온 주입 기술에 의해 도입될 수 있다.
일단 형성되면, 더미 게이트 유전체 및 더미 게이트 전극(111)은 핀(107) 위에 일련의 스택(115)을 형성하도록 패터닝될 수 있다. 스택(115)은 더미 게이트 유전체 아래의 핀(107)의 각 측면 상에 위치되는 복수의 채널 영역을 정의한다. 스택(115)은, 예를 들어 당 업계에 공지 된 성막 및 포토리소그래피 기술을 사용하여 더미 게이트 전극(111) 상에 게이트 마스크(도 1a에 별도로 도시되지 않음)를 성막하고 패터닝함으로써 형성될 수 있다. 게이트 마스크는 예컨대(그러나 이에 한정되는 것은 아님), 실리콘 산화물, 실리콘 산화질화물, SiCON, SiC, SiOC 및/또는 실리콘 질화물과 같은 일반적으로 사용되는 마스킹 및 희생 재료를 포함할 수 있으며, 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체는 패터닝된 스택(115)을 형성하기 위해 건식 에칭 공정을 사용하여 에칭될 수 있다.
일단 스택(115)이 패터닝되면, 제1 스페이서(113)가 형성될 수 있다. 제1 스페이서(113)는 스택(115)의 대향 측면 상에 형성될 수 있다. 제1 스페이서(113)는 전형적으로 이전에 형성된 구조물 상에 스페이서 층(도 1a에 별도로 도시되지 않음)을 블랭킷 성막함으로써 형성된다. 스페이서 층은 SICON, SiN, 산화질화물, SiC, SiON, SiOC, 산화물 등을 포함할 수 있으며, 화학 기상 증착(CVD), 플라즈마 강화 CVD, 스퍼터링, 및 당 업계에 공지된 다른 방법과 같은 막을 형성하기 위해 이용되는 방법에 의해 형성될 수 있다. 스페이서 층은 상이한 에칭 특성을 갖는 상이한 재료 또는 제1 격리 영역(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 그 다음, 제1 스페이서(113)를 형성하기 위하여, 예컨대 구조물의 수평 표면으로부터 스페이서 층을 제거하기 위한 하나 이상의 에칭에 의하여 제1 스페이서(113)는 패터닝될 수 있다.
일 실시예에서, 제1 스페이서(113)는 약 10 Å 내지 약 100 Å의 제1 두께(T1)를 갖도록 형성될 수 있다. 또한, 일단 제1 스페이서(113)가 형성되면, 하나의 스택(115)에 인접한 제1 스페이서(113)는 다른 스택(115)에 인접한 제1 스페이서(113)로부터 약 50 Å 내지 약 500 Å, 예를 들어 약 200 Å의 제1 거리(D1)에 의해 분리될 수 있다. 그러나, 임의의 적당한 두께 및 거리가 이용될 수 있다.
제1 스페이서(113)가 형성되면, 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않는 영역으로부터의 핀(107)의 제거 및 소스/드레인 영역(117)의 재성장이 수행될 수 있다. 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않는 영역으로부터의 핀(107)의 제거는 스택(115) 및 제1 스페이서(113)를 하드 마스크로 사용하는 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적절한 제거 공정에 의해 수행될 수 있다. 핀(107)이 제1 격리 영역(105)의 표면과(도시된 바와 같이) 평탄해지거나 제1 격리 영역(105)의 표면의 아래에 있을 때까지 제거는 계속될 수 있다.
핀(107)의 이들 부분이 제거되면, 하드 마스크(별도로 도시되지 않음)가 더미 게이트 전극(111) 위에서의 성장을 막기 위해 더미 게이트 전극(111)을 덮도록 배치되고 패터닝되며, 소스/드레인 영역(117)이 각 핀(107)과 접촉하여 재성장될 수 있다. 일 실시예에서, 소스/드레인 영역(117)은 재성장될 수 있고, 일부 실시예에서 소스/드레인 영역(117)은 스택(115) 아래에 위치된 핀(107)의 채널 영역에 응력을 부여할 스트레서를 형성하도록 재성장될 수 있다. 핀(107)이 실리콘을 포함하고 FinFET이 p형 디바이스인 실시예에서, 소스/드레인 영역(117)은 채널 영역과 상이한 격자 상수를 갖는 실리콘, 실리콘 게르마늄, 실리콘 인과 같은 재료로 선택적 에피택셜 공정을 통하여 재성장될 수 있다. 에피택셜 성장 공정은 실란, 디클로로실란, 저메인(germane) 등의 전구체를 사용할 수 있으며, 약 30분과 같이 약 5분 내지 약 120분 동안 지속될 수 있다. 다른 실시예에서, 소스/드레인 영역(117)은 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP; 또는 조합 등과 같은 재료를 포함할 수 있다.
일단 소스/드레인 영역(117)이 형성되면, 핀(107)의 도펀트를 보완하도록 적절한 도펀트를 주입함으로써 도펀트가 소스/드레인 영역(117)에 주입 될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등이 주입되어 PMOS 디바이스를 형성할 수 있다. 대안적으로, 인, 비소, 안티몬 등과 같은 n형 도펀트가 주입되어 NMOS 디바이스를 형성할 수 있다. 이들 도펀트는 스택(115) 및 제1 스페이서(113)를 마스크로서 사용하여 주입될 수 있다. 당업자는 많은 다른 공정, 단계 등이 도펀트를 주입하기 위해 사용될 수 있음을 알 수 있다. 예를 들어, 특정 목적에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 영역을 형성하기 위해 스페이서 및 라이너의 다양한 조합을 사용하여 복수의 주입 공정이 수행될 수 있다는 것을 당업자는 알 것이다. 이들 공정 중 임의의 공정이 도펀트를 주입하는데 사용될 수 있으며, 상기 설명은 본 실시예를 상기 제시된 단계로 제한하기 위한 것은 아니다.
또한, 이때, 소스/드레인 영역(117)의 형성 중에 더미 게이트 전극(111)을 덮는 하드 마스크가 제거된다. 일 실시예에서, 하드 마스크는 예를 들어, 하드 마스크의 재료에 선택적인 습식 또는 건식 에칭 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 공정이 이용될 수 있다.
도 2a-2b는 제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)으로부터 전구체 재료를 수용하고 재료 층을 기판(101) 상에 형성하는 데 이용될 수 있는 성막 시스템(200)을 도시한다. 일 실시예에서 제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)은 기판(101)이 배치되는 성막 챔버(203)에 다양한 상이한 전구체 재료를 공급하도록 서로 협력하여 작동할 수 있다. 그러나, 제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)은 서로 유사한 물리적 부품을 가질 수 있다.
예를 들어, 제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)은 각각 가스 공급원(207) 및 흐름 제어기(209)(도 2a에 제1 전구체 전달 시스템에 관해 라벨링되었으나 제2 전구체 전달 시스템(206)에 관해서는 명확성을 위해 라벨링되지 않음)를 포함할 수 있다. 제1 전구체가 가스 상태로 저장되는 실시예에서, 가스 공급원(207)은 제1 전구체를 성막 챔버(203)에 공급할 수 있다. 가스 공급원(207)은 성막 챔버(203)에 국부적으로(locally to) 위치되거나 성막 챔버(203)로부터 외따로 위치될 수 있는, 가스 저장 탱크와 같은 용기일 수 있다. 다른 실시예에서, 가스 공급원(207)은 독립적으로 제1 전구체를 준비하여 가스 흐름 제어기(209)로 전달하는 설비일 수 있다. 임의의 제1 전구체를 위한 적절한 공급원이 가스 공급원(207)으로서 이용될 수 있으며, 그러한 모든 공급원은 실시예의 범위 내에 포함되도록 완전히 의도된다.
가스 공급원(207)은 원하는 전구체를 흐름 제어기(209)에 공급할 수 있다. 흐름 제어기(209)는 전구체 가스 제어기(213) 및 최종적으로 성막 챔버(203)로의 전구체의 흐름을 제어하도록 이용됨으로써, 또한 성막 챔버(203) 내의 압력 제어를 도울 수 있다. 흐름 제어기(209)는 예를 들어, 비례 밸브, 조절 밸브, 니들 밸브, 압력 조절기, 질량 흐름 제어기, 이들의 조합 등일 수 있다. 그러나, 전구체 가스 제어기(213)로의 가스 흐름을 제어하고 조절하기 위한 임의의 적합한 방법이 이용될 수 있으며, 이러한 모든 부품 및 방법은 완전히 실시예의 범위 내에 포함되도록 의도된다.
그러나, 당업자가 인식하는 바와 같이, 제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)이 동일한 부품을 갖는 것으로 여기에서 설명되었지만, 이는 단지 예시적인 것이며, 어떤 방식으로도 실시예를 제한하기 위해 의도되지 않는다. 성막 시스템(200) 내의 임의의 다른 전구체 전달 시스템과 동일하거나 상이한 임의의 유형 및 임의의 수의 개별 부품을 갖는 임의의 유형의 적합한 전구체 전달 시스템이 이용될 수 있다. 이러한 모든 전구체 시스템은 실시예의 범주 내에 포함되도록 완전히 의도된다.
또한, 제1 전구체가 고체 또는 액체 상태로 저장되는 실시예에서, 가스 공급원(207)은 캐리어 가스를 저장할 수 있고 캐리어 가스는 고체 또는 액체 상태의 제1 전구체를 저장하는 전구체 캐니스터(별도로 도시되지 않음)에 도입될 수 있다. 이후 캐리어 가스는 전구체 가스 제어기(213)로 보내지기 전에 전구체 캐니스터의 가스 섹션 내로 증발되거나 승화될 때 제1 전구체를 밀고(push) 운반하는데 사용된다. 임의의 적절한 방법 및 유닛의 조합이 제1 전구체를 공급하기 위해 이용될 수 있으며, 이러한 모든 유닛의 조합은 실시예의 범위 내에 포함되도록 완전히 의도된다.
제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)은 각각의 전구체 재료를 전구체 가스 제어기(213)에 공급할 수 있다. 전구체 가스 제어기(213)는 성막 챔버(203)로 원하는 전구체 재료를 전달하기 위해 성막 챔버(203)로부터 제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)을 연결 및 격리할 수 있다. 전구체 가스 제어기(213)는 각각의 전구체의 전달 속도를 제어하는 밸브, 유량계, 센서 등과 같은 디바이스를 포함할 수 있으며, 제어 유닛(215)으로부터 수신된 명령어에 의해 제어될 수 있다(도 2b와 관련하여 이하에서 더 설명됨).
제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206) 중 하나 이상을 성막 챔버(203)에 연결하고 원하는 전구체 재료를 매니폴드(216)를 통해 성막 챔버(203) 내로, 그리고 샤워헤드(217)로 지향시키기 위해, 제어 유닛(215)으로부터 명령을 수신하면, 전구체 가스 제어기(213)는 밸브를 열고 닫을 수 있다. 샤워헤드(217)는 선택된 전구체 재료(들)를 성막 챔버(203) 내로 분산시키는 데 이용될 수 있고 불균일한 분산으로 인해 야기될 수 있는 바람직하지 않은 공정 조건을 최소화하기 위해 전구체 재료를 균일하게 분산하도록 설계될 수 있다. 일 실시예에서, 샤워헤드(217)는 성막 챔버(203) 내로 원하는 전구체 재료의 분산을 허용하도록 샤워헤드(217) 주위에 균일하게 분산된 개구부를 갖는 원형 디자인을 가질 수 있다.
그러나, 당업자가 알 수 있는 바와 같이, 전술한 바와 같이 단일 도입 지점을 통해 또는 단일 샤워헤드(217)를 통해 성막 챔버(203)에 전구체 재료를 도입하는 것은 단지 예시적인 것이며, 실시예를 한정하고자 하는 것은 아니다. 성막 챔버(203) 내로 전구체 재료를 도입하기 위한 임의의 수의 개별적이고 독립적인 샤워헤드(217) 또는 다른 개구부가 이용될 수 있다. 이러한 다른 도입 지점 및 샤워헤드의 모든 조합은 완전히 실시예의 범위 내에 포함되는 것으로 의도된다.
성막 챔버(203)는 원하는 전구체 재료를 수용할 수 있고, 전구체 재료를 반도체 디바이스(100)에 노출시킬 수 있으며, 성막 챔버(203)는 전구체 재료를 분산시키고 전구체 재료를 반도체 디바이스(100)에 접촉시키기에 적합할 수 있는 임의의 원하는 형상일 수 있다. 도 2a에 도시된 실시예에서, 성막 챔버(203)는 원통형 측벽 및 바닥을 갖는다. 그러나, 성막 챔버(203)는 원통형 형상에 제한되지 않으며, 속이 빈 사각 튜브, 팔각형 형상 등과 같은 임의의 다른 적합한 형상이 이용될 수 있다. 또한, 성막 챔버(203)는 다양한 공정 재료에 대해 비활성인 재료로 만들어진 하우징(219)에 의해 둘러싸일 수 있다. 이와 같이, 하우징(219)은 성막 공정에 수반되는 화학반응 및 압력을 견딜 수 있는 임의의 적합한 재료일 수 있지만, 일 실시예에서 하우징(219)은 강철, 스테인리스 스틸, 니켈, 알루미늄, 이들의 합금, 이들의 조합 등일 수 있다.
성막 챔버(203) 내에서, 기판(101)은 성막 공정 동안 기판(101) 및 반도체 디바이스(100)를 위치시키고 제어하기 위해 마운팅 플랫폼(221) 상에 배치될 수 있다. 마운팅 플랫폼(221)은 성막 공정 동안 기판(101)을 가열하기 위해 가열 메커니즘을 포함할 수 있다. 또한, 도 2a에는 단일 마운팅 플랫폼(221)이 도시되어 있지만, 임의의 수의 마운팅 플랫폼(221)이 추가로 성막 챔버(203) 내에 포함될 수 있다.
또한, 성막 챔버(203) 및 마운팅 플랫폼(221)은 클러스터 툴 시스템(도시되지 않음)의 일부일 수 있다. 클러스터 툴 시스템은 성막 공정 전에 기판(101)을 성막 챔버(203) 내에 위치시키고 배치하고, 성막 공정 동안 기판(101)을 위치시키고 유지하고, 성막 공정 후에 성막 챔버(203)로부터 기판(101)을 제거하기 위해 자동화된 핸들링 시스템과 함께 사용될 수 있다
성막 챔버(203)는 또한 배기 가스가 성막 챔버(203)를 빠져나가도록 배기구(225)를 가질 수 있다. 배기 가스를 배출시키는 것을 돕기 위해 진공 펌프(231)가 성막 챔버(203)의 배기구(225)에 연결될 수 있다. 또한, 제어 유닛(215)의 제어 하에, 진공 펌프(231)는 성막 챔버(203) 내의 압력을 원하는 압력으로 감소시키고 제어하는데 이용될 수 있으며, 다음 전구체 재료의 도입의 준비로 성막 챔버(203)로부터 전구체 재료를 배출시키기 위해 사용될 수도 있다.
도 2b는 도 2a에 도시된 바와 같은 진공 펌프(231) 및 전구체 가스 제어기(213)를 제어하는데 이용될 수 있는 제어 유닛(215)의 일 실시예를 도시한다. 제어 유닛(215)은 공정 기계를 제어하기 위한 산업 현장에서 사용될 수 있는 임의의 형태의 컴퓨터 프로세서일 수 있다. 일 실시예에서, 제어 유닛(215)은 데스크톱 컴퓨터, 워크스테이션, 랩탑 컴퓨터 또는 특정 애플리케이션을 위해 맞춤화된 전용 유닛과 같은 처리 유닛(201)을 포함할 수 있다. 제어 유닛(215)은 명령 출력, 센서 입력, 마우스, 키보드, 프린터, 이들의 조합 등과 같은 하나 이상의 입력/출력 부품(245) 및 디스플레이(243)를 구비할 수 있다. 처리 유닛(201)은 버스(258)에 연결된 중앙 처리 유닛(CPU)(246), 메모리(248), 대용량 저장 디바이스(250), 비디오 어댑터(254) 및 I/O 인터페이스(256)를 포함할 수 있다.
버스(258)는 메모리 버스 또는 메모리 컨트롤러, 주변 버스 또는 비디오 버스를 포함하는 임의의 유형의 다수의 버스 구조 중 하나 이상일 수 있다. CPU(246)는 임의의 유형의 전자 데이터 프로세서를 포함할 수 있고, 메모리(248)는 SRAM(static random access memory), DRAM(dynamic random access memory) 또는 ROM(read-only memory)과 같은 임의의 유형의 시스템 메모리를 포함할 수 있다. 대용량 저장 디바이스(250)는 버스(258)를 통해 데이터, 프로그램 및 다른 정보를 액세스 가능하게 하기 위하여 데이터, 프로그램 및 다른 정보를 저장하도록 구성되는 임의의 유형의 저장 디바이스를 포함할 수 있다. 대용량 저장 디바이스(250)는 예를 들어 하드 디스크 드라이브, 자기 디스크 드라이브 또는 광 디스크 드라이브 중 하나 이상을 포함할 수 있다.
비디오 어댑터(254) 및 I/O 인터페이스(256)는 외부 입력 및 출력 디바이스를 처리 유닛(201)에 연결하기 위한 인터페이스를 제공한다. 도 2b에 도시된 바와 같이, 입력 및 출력 디바이스의 예는 비디오 어댑터(254)에 연결된 디스플레이(243) 및 I/O 인터페이스(256)에 연결된 마우스, 키보드, 프린터 등과 같은 I/O 부품(245)을 포함할 수 있다. 다른 디바이스가 처리 유닛(201)에 결합 될 수 있고, 추가적인 또는 더 적은 인터페이스 카드가 사용될 수 있다. 예를 들어, 직렬 인터페이스 카드(도시되지 않음)는 프린터에 직렬 인터페이스를 제공하는 데 사용될 수 있다. 또한, 처리 유닛(201)은 근거리 통신망(local area network; LAN) 또는 광역 통신망(wide area network; WAN)(262)으로의 유선 링크 및/ 또는 무선 링크일 수 있는 네트워크 인터페이스(260)를 포함할 수 있다.
제어 유닛(215)은 다른 부품을 포함할 수 있다. 예를 들어, 제어 유닛(215)은 전원 공급원, 케이블, 마더보드, 착탈식 저장 매체, 케이스 등을 포함할 수 있다. 도 2b에 도시되지는 않았지만, 이들 다른 부품은 제어 유닛(215)의 일부로 간주된다.
이제 도 2c를 참조하면, 성막 시스템(200)은 소스/드레인 영역(117) 위에 그리고 제1 스페이서(113) 사이에 에칭 정지 층(401)을 성막하는 데 이용될 수 있다. 일 실시예에서, 에칭 정지 층(401)은 실리콘 질화물, SiCN 또는 SiCON과 같은 유전체 재료일 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
일 실시예에서, 에칭 정지 층(401)의 형성은 (도 2c에 도시된 바와 같이) 성막 챔버(203)로의 최종 도입 및 기판(101)으로의 도입을 위해 제1 전구체 재료를 제1 전구체 전달 시스템(205)에 넣음으로써 개시될 수 있다(도 2A 참조). 예를 들어, 에칭 정지 층(401)이 실리콘 질화물과 같은 재료인 것이 바람직한 실시예에서, 제1 전구체는 디요오드실란(diiodosilane), 디클로로실란(dichlorosilane) 또는 실란(silane)과 같은 재료 중 하나 이상일 수 있다. 그러나, 임의의 적합한 제1 전구체가 이용될 수 있다.
또한, 제2 전구체 재료는 제2 전구체 전달 시스템(206)에 배치될 수 있다. 일 실시예에서, 제2 전구체 재료는 원하는 재료의 단층(monolayer)을 형성하도록 제1 전구체 재료의 생성물과 함께 작용할 수 있는 재료이다. 에칭 정지 층(401)이 실리콘 질화물인 것이 바람직하고, 제1 전구체가 디요오드실란(403)인 실시예에서, 제2 전구체 재료는 질소, NH3 또는 H2와 같은 재료일 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
제1 전구체 재료 및 제2 전구체 재료가 각각 제1 전구체 전달 시스템(205) 및 제2 전구체 전달 시스템(206)에 배치되면, 에칭 정지 층(401)의 형성은 성막 챔버(203)로 제1 전구체 전달 시스템(205)을 연결하기 위해 전구체 가스 제어기(213)로 명령어를 보내는 제어 유닛(215)에 의해 개시될 수 있다. 일단 연결되면, 제1 전구체 전달 시스템(205)은 제1 전구체 재료를 전구체 가스 제어기(213) 및 매니폴드(216)를 통해 샤워헤드(217)로 전달할 수 있다. 이후, 샤워헤드(217)는 제1 전구체 재료를 성막 챔버(203) 내로 분산시킬 수 있으며, 제1 전구체 재료는 흡착되어 노출된 표면과 각각 반응할 수 있다.
실리콘 질화물 층을 형성하는 실시예에서, 제1 전구체 재료는 약 5 sccm 내지 약 5 slm의 유속으로 성막 챔버(203)로 유입될 수 있으며, 캐리어 가스(예컨대 질소)의 유속은 약 5 sccm 내지 약 5 slm, 예컨대 약 2 slm이다. 또한, 성막 챔버(203)는 약 2.5 torr 내지 약 22.5 torr의 압력, 예컨대 약 2.6 torr, 및 약 200 ℃ 내지 약 600 ℃, 예컨대 약 450 ℃의 온도로 유지될 수 있으며, 노(furnace) ALD 공정에서 온도는 약 1초 내지 약 1000초의 시간 동안 약 200 ℃ 내지 약 600 ℃일 수 있다. ALD 사이클의 공정은 약 0.01초 내지 약 10초, 예를 들어 약 0.3초 동안 지속될 수 있다. 그러나, 당업자가 인식할 수 있는 바와 같이, 이들 공정 조건은 실시예의 범위 내에서 임의의 적절한 공정 조건이 이용될 수 있기 때문에 단지 예시적인 것으로 의도된다.
디요오드실란(403)을 사용하여 실리콘 질화물 층을 형성하고자 하는 실시예에서, 이러한 공정 조건 하에서 디요오드실란(403)은 실리콘이 하부(underlying) 표면에 화학적으로 결합되고 반대 표면이 성막 챔버(203) 내의 주위 분위기에 노출된 요오드 원자로 종단되는 표면을 제공하기 위해 노출된 표면과 반응할 것이다. 추가로, 디요오드실란(403)과 하부 구조물의 반응은 일단 이러한 단계가 완료되면 분자의 단일 층을 제공하며 자기 제한적(self-limiting)일 수 있다.
자기 제한적 반응이 완료된 후, 성막 챔버(203)는 제1 전구체 재료로 퍼지될 수 있다. 예를 들어, 제어 유닛(215)은 전구체 가스 제어기(213)가 제1 전구체 전달 시스템(205)(성막 챔버(203)로부터 퍼지될 제1 전구체 재료를 함유함)을 연결해제하고 성막 챔버(203)로 퍼지 가스를 전달하도록 퍼지 가스 전달 시스템(214)을 연결하도록 지시할 수 있다. 일 실시예에서, 퍼지 가스 전달 시스템(214)은 질소, 아르곤, 크세논 또는 다른 가스와 같은 퍼지 가스를, 약 0.01초 내지 약 30초, 예를 들어, 약 1초 동안, 약 2 slm 내지 약 20 slm, 예를 들어, 약 10 slm의 퍼지 흐름으로, 성막 챔버(203)에 제공하는 가스 탱크 또는 다른 설비일 수 있다. 추가적으로, 제어 유닛(215)은 또한 제1 전구체 재료의 제거를 돕기 위해 성막 챔버(203)에 압력 차를 가하기 위해 진공 펌프(231)를 개시(initiate)할 수 있다. 퍼지 가스는 진공 펌프(231)와 함께 성막 챔버(203)로부터 제1 전구체 재료를 퍼지할 수 있다.
도 3은 제1 전구체 재료의 퍼지가 완료된 후, 성막 챔버(203)로 제2 전구체 전달 시스템(206, 제2 전구체 재료를 함유함)을 연결하고 퍼지 가스 전달 시스템(214)을 연결해제하기 위해 전구체 가스 제어기(213)로 명령어를 보내는 제어 유닛(215)에 의해 제2 전구체 재료(예를 들어, 질소)의 성막 챔버(203)로의 도입이 개시될 수 있음을 도시한다. 일단 연결되면, 제2 전구체 전달 시스템(206)은 샤워헤드(217)로 제2 전구체 재료를 전달할 수 있다. 샤워헤드(217)는 이후 성막 챔버(203) 내로 제2 전구체 재료를 분산시킬 수 있다.
디요오드실란(403) 및 질소로 실리콘 질화물 층을 형성하기 위해 상기 논의된 실시예에서, 질소는 약 1.6초 동안, 약 5 sccm 내지 약 5 slm, 예를 들어 약 2 slm의 유속으로 성막 챔버(203) 내로 도입될 수 있다. 또한, 성막 챔버(203)는 약 2.5 torr 내지 약 22.5 torr, 예컨대 약 2.6 torr의 압력 및 약 400 ℃ 내지 약 500 ℃, 예컨대 약 450 ℃의 온도에서 유지될 수 있다. 그러나, 당업자가 인식할 수 있는 바와 같이, 이들 공정 조건은 실시예의 범위 내에서 임의의 적절한 공정 조건이 이용될 수 있기 때문에 단지 예시적인 것으로 의도된다.
또한, 제2 전구체 재료가 성막 챔버(203) 내로 도입되는 동안, 제2 전구체 재료는 성막 공정을 돕기 위해 점화되어 플라즈마로 될 수 있다. 이 실시예에서, 마운팅 플랫폼(221)은 제1 RF 발생기(233)에 연결된 제1 전극(223)을 추가로 포함할 수 있다. 제1 전극(223)은 성막 공정 동안 RF 전압에서 (제어 유닛(215)의 제어하에) 제1 RF 발생기(233)에 의해 전기적으로 바이어싱될 수 있다. 전기적으로 바이어싱됨으로써, 제1 전극(223)은 제2 전구체 재료를 플라즈마로 점화하는 것을 도울 뿐만 아니라 유입되는 제2 전구체 재료에 바이어스를 제공하기 위해 사용된다. 또한, 제1 전극(223)은 바이어스를 유지함으로써 성막 공정 동안 제2 전구체 플라즈마를 유지시키기 위해 이용된다.
일 실시예에서, 샤워헤드(217)는 성막 챔버(203)를 돕기 위해 플라즈마 발생기로서 사용하기 위한 제2 전극(229)이거나, 제2 전극(229)을 포함하거나 또는 제2 전극(229)과 통합될 수 있다. 일 실시예에서 플라즈마 생성기는 변압기에 결합된 플라즈마 생성기일 수 있으며 예컨대 코일일 수 있다. 코일은 제2 전구체 재료의 도입 중에 플라즈마를 점화시키기 위해 (제어 유닛(215)의 제어 하에) 제2 전극(229)에 전력을 제공하는데 이용되는 제2 RF 발생기(227)에 부착될 수 있다.
그러나, 제2 전극(229)이 변압기 결합형 플라즈마 발생기로서 상술되었지만, 실시예는 변압기 결합형 플라즈마 발생기로 제한되는 것으로 의도되지 않는다. 오히려, 유도 결합 플라즈마 시스템, 자기적으로 강화된 반응성 이온 에칭, 전자 싸이클로트론 공명, 원격 플라즈마 발생기 등과 같은 플라즈마를 생성하는 임의의 적합한 방법이 이용될 수 있다. 그러한 모든 방법은 실시예의 범위 내에 포함되도록 완전히 의도된다.
또한, 제2 전구체 플라즈마(예를 들어, 질소 플라즈마) 내로의 제2 전구체의 점화 후에, 샤워헤드(217) 내의 제1 전극(223) 및 제2 전극(229)은 바이어스를 인가하고 제2 전구체 플라즈마의 성막에의 이방성 성장 속도를 증가시키는 데 이용될 수 있다. 일 실시예에서, 제1 전극(223)은 약 0 W 내지 약 1500 W, 예컨대 약 0 W의 전력으로 설정될 수 있고, 제2 전극(229)은 약 300 W 내지 약 500 W의 전력으로 약 13.56 MHz의 주파수로 설정될 수 있다. 또한, 이 펄스에서 이방성 성막은 약 0.01초 내지 약 30초 동안, 예를 들어 약 1.6초 동안 계속될 수 있다. 그러나, 임의의 적합한 파라미터가 이용될 수 있다.
제2 전구체 재료의 도입 중에, 마운팅 플랫폼(221)의 배면을 보호하는 것을 돕기 위해, 밀봉 가스가 마운팅 플랫폼의 배면을 따라 도입될 수 있다. 일 실시예에서, 밀봉 가스는 제2 전구체 재료(예컨대 질소)과 유사할 수 있지만 비플라즈마(non-plasma) 형태일 수 있다. 또한, 밀봉 가스는 약 0.2 slm의 속도로 도입될 수 있다. 그러나, 임의의 적합한 밀봉 가스 및 임의의 적절한 유속이 이용될 수 있다.
제2 전극(229) 및 제1 전극(223)으로부터의 바이어스와 함께 제2 전구체 플라즈마를 이용함으로써, 제2 전구체 플라즈마(예컨대, 질소 플라즈마)는 원자 층 증착 공정에 대한 이방성 성장 속도를 향상시킬 수 있다. 특히, 제2 전극(229) 및 제1 전극(223)으로부터의 바이어스의 영향 하에서 제2 전구체 플라즈마는 기판(101)을 향해 지향될 것이고, 수평 표면을 따라 위치된 제1 전구체 재료의 생성물과 더 많이 반응하며, 제1 스페이서(113)의 측벽과 같은 수직 표면을 따라 위치되는 제1 전구체 재료의 생성물과 덜 반응할 것이다. 이와 같이, 성막 공정이 원자 층 증착 공정인 동안, 성막은 수평 부분(수평 표면을 따르는 부분)은 수직 부분(수직 표면을 따르는 부분)보다 두껍게 성막되는 비컨포멀(non-conformal) 단층을 생성한다.
또한, 에칭 정지 층(401)의 재료의 성장 속도는 사이클마다 변경될 수 있다. 특히, 제2 전극(229)의 RF 전력은 이방성 성막 공정 동안 사이클당 성장 속도를 조정하는데 이용될 수 있다. 예를 들어, 약 300 W의 RF 전력에서, 사이클당 성장 속도는 약 0.259 Å/사이클일 수 있는 반면, 약 400 W의 RF 전력에서 사이클당 성장 속도는 약 0.261 Å/사이클일 수 있고, 약 500 W의 RF 전력에서 사이클당 성장 속도는 약 0.267 Å/사이클일 수 있다. 그러나, 임의의 적합한 전력 및 성장 속도가 이용될 수 있다.
원하는 재료(예컨대 실리콘 질화물)의 단층이 형성된 후에, 약 1초 동안 퍼지 가스 전달 시스템(214)으로부터 예컨대 퍼지 가스를 이용하여 (기판(101) 상의 원하는 재료의 단층을 남기고) 성막 챔버(203)는 퍼지될 수 있다. 성막 챔버(203)가 퍼지된 후, 원하는 재료의 형성을 위한 제1 사이클이 완료되고, 제1 사이클과 유사한 제2 사이클이 시작될 수 있다. 예를 들어, 반복된 사이클은 제1 전구체 재료를 도입하고, 퍼지 가스로 퍼지하고, (플라즈마를 이용하는 이방성 성막 공정을 사용하여) 제2 전구체로 펄스하고, 퍼지 가스로 퍼지할 수 있다. 이들 사이클은 약 10 배 내지 약 1000 배, 예컨대 400 배 반복될 수 있다.
도 4a는 제2 전구체 재료의 펄스와 함께 이용되는 이방성 성막 공정으로 인하여, 에칭 정지 층(401)이 스택(115)의 상면 또는 개구부의 바닥을 따르는 것에 비하여 제1 스페이서(113)의 측벽을 따라 상이한 두께를 가질 것이라는 점을 도시한다. 예를 들어, 개구부의 바닥을 따라 에칭 정지 층(401)은 약 10 Å 내지 약 100 Å, 예컨대 약 60 Å의 제2 두께(T2)를 가질 수 있다. 또한, 에칭 정지 층(401)은 측벽을 따라 약 0 Å 내지 약 80 Å, 예컨대 약 40 Å의 제3 두께(T3)를 가질 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
또한, 압력 윈도우는 제2 두께(T2)와 제3 두께(T3) 사이의 두께 차이의 제어를 돕기 위해 이용될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 전체 성막 공정에 사용되는 압력(예를 들어, 동일한 성막 공정의 각각의 사이클에 대해 일정하게 유지되는 압력)을 선택함으로써, 개별적으로 성막된 층 사이의 두께 차이가 원하는 대로 설정될 수 있다. 예를 들어, 2.6 torr의 압력에서, 제2 두께(T2)와 제3 두께(T3) 사이의 두께의 차이는 약 2.84 nm 또는 3.1 nm일 수 있는 반면, 15 torr의 압력에서 차이는 약 1 nm일 수 있다. 그러나, 임의의 적절한 두께 차이가 이용될 수 있다.
본 명세서에 설명된 실시예들을 이용함으로써, 고품질의 에칭 정지 층(401)이 얻어질 수 있다. 예를 들어, 에칭 정지 층(401)이 실리콘 질화물인 실시예에서, 본 실시예는 약 2.92 g/cm3의 밀도, 약 0.2 Gpa의 응력, (에칭 정지 층(401)의 상면의 순수 실리콘 질화물 및 산화된 실리콘 질화물의 복합 막을 제거하기 위한) 약 3 Å/min 내지 약 20 Å/min, 예컨대 약 10.53 Å/min의 (희석된 불화수소산의 1:100 용액에서의) 제1 습식 에칭 속도, (순수 실리콘 질화물의 에칭 정지 층(401)의 벌크 부분의 고유 제거 속도에 대한) 약 1 Å/min 내지 약 10 Å/min, 예컨대 약 5.05 Å/min의 (희석된 불화수소산의 1:100 용액에서의) 제2 습식 에칭 속도, 약 6.7의 K 값 및 약 10.93 MV/cm (50 Å 미만의 경우)의 항복 전압을 얻을 수 있다. 그러나, 임의의 적합한 재료 특성이 이용될 수 있다.
도 5는 층간 유전체(ILD) 층(501)(예를 들어, ILD0 층)의 형성을 도시한다. ILD 층(501)은 실리콘 산화물(SiO2) 또는 붕소 인 실리케이트 유리(BPSG)와 같은 재료를 포함할 수 있지만, 임의의 적합한 유전체가 사용될 수 있다. ILD 층(501)은 PECVD와 같은 공정을 이용하여 형성될 수 있지만, LPCVD와 같은 다른 공정이 대안 적으로 사용될 수 있다. ILD 층(501)은 약 100 Å 내지 약 3,000 Å의 두께로 형성될 수 있다.
일단 형성되면, ILD 층(501)은 예를 들어, 제1 어닐링 공정을 이용하여 어닐링될 수 있다. 일 실시예에서, 제1 어닐링 공정은 불활성 분위기 내에서 예를 들어 노 내에서 기판(101) 및 ILD 층(501)이 가열되는 열적 어닐링일 수 있다. 제1 어닐링 공정은 약 200 ℃ 내지 약 1000 ℃, 예컨대 약 500 ℃의 온도에서 수행될 수 있으며, 약 60초 내지 약 360분, 예를 들어 약 240분 동안 지속될 수 있다.
그러나, 개구부의 바닥을 따라 제2 두께(T2)가 더 커지도록 에칭 정지 층(401)을 형성하기 위해 이방성 성막 공정을 이용함으로써, 에칭 정지 층(401)의 아래에있는 구조물은 어닐링 공정 중에 더 잘 보호될 수 있다. 특히, 에칭 정지 층(401)은 개구부의 바닥면을 따라 더 두꺼운 두께를 가지므로, 에칭 정지 층(401)은 제1 어닐링 공정 동안의 산화로부터의 소스/드레인 영역(117)의 원하지 않는 손실로부터 아래의 소스/드레인 영역(117, 예를 들어, 에피택셜 재료)을 더 잘 보호할 수 있다. 예를 들어, 더 두꺼운 에칭 정지 층(401)의 존재로 인해 약 10 Å 미만과 같이 약 16 Å 미만의 소스/드레인 영역(117) 내로의 산소 침투 깊이가 있을 수 있다. 이와 같이, 원하지 않는 산화로부터의 결함이 감소된다.
도 6은 ILD 층(501)이 제1 어닐링 공정에 의해 어닐링된 후, 추가 처리를 위해 ILD 층(501)을 준비하기 위하여 ILD 층(501)이 평탄화될 수 있음을 도시한다. 일 실시예에서, ILD 층(501)이 에칭 정지 층(401)과 동일 평면 상에 있도록, ILD 층(501)은 화학 기계 연마(CMP)와 같은 평탄화 공정을 사용하여 평탄화될 수 있다. 그러나, 하나 이상의 에칭 공정과 같은 임의의 다른 적절한 방법 또한 이용될 수 있다.
또한, 제2 두께(T2)가 스택(115)의 상부 표면을 따라 더 커지도록 에칭 정지 층(401)을 형성하기 위해 이방성 성막 공정을 이용함으로써, 에칭 정지 층(401) 아래의 구조물은 평탄화 공정 동안 더 잘 보호된다. 특히, 에칭 정지 층(401)이 스택(115)의 표면을 따라 더 두꺼운 두께를 가지기 때문에, 에칭 정지 층(401)은 평탄화 공정(예를 들어, CMP 과다 연마) 동안의 바람직하지 않은 손상으로부터 하부 스택(115) 및 제1 스페이서(113)를 더 잘 보호할 수 있다. 따라서, 평탄화 공정으로부터의 결함이 감소된다.
일단 ILD 층(501)이 평탄화되면, ILD 층(501)은 예를 들어, 제2 어닐링 공정을 이용하여 다시 어닐링될 수 있다. 일 실시예에서, 제2 어닐링 공정은 기판(101) 및 ILD 층(501)이 불활성 분위기 내에서, 예를 들어 노 내에서 가열되는 열적 어닐링일 수 있다. 제2 어닐링 공정은 약 200 ℃ 내지 약 1000 ℃, 예컨대 약 500 ℃의 온도에서 수행될 수 있으며, 약 60초 내지 약 360분, 예를 들어 약 240분 동안 지속될 수 있다.
도 7은 ILD 층(501) 및 에칭 정지 층(401) 위에 하드마스크(701)를 형성하는 것을 도시한다. 일 실시예에서, 하드마스크(701)는 실리콘 질화물과 같은 유전체 재료일 수 있고 CVD, PVD, ALD, 이들의 조합 등과 같은 공정을 이용하여 형성될 수 있다. 그러나, 하드마스크(701)를 형성하기 위해 임의의 다른 적합한 재료 및 임의의 다른 적절한 공정이 이용될 수 있다.
도 8은 일단 하드마스크(701)가 위치되면, 더미 게이트 전극(111) 중 제1 게이트의 일부를 노출시키기 위해 하드마스크(701)가 패터닝되는 것을 도시한다. 일 실시예에서, 하드마스크(701)는 하드마스크(701) 상에 감광 재료를 성막하고 이후 노광시킴으로써 패터닝될 수 있다. 노광으로부터의 에너지의 영향은 에너지에 의해 영향을 받은 감광 재료의 부분 내의 화학 반응을 야기함으로써, 감광 재료의 노광된 부분의 화학적 성질이 감광 재료의 노광되지 않은 부분의 화학적 성질과 상이하도록, 포토 레지스트의 노광된 부분의 화학적 성질을 변경시킨다. 이후, 감광 재료의 노출된 부분을 감광 재료의 노출되지 않은 부분으로부터 분리하기 위해, 감광 재료는 예를 들어 현상액으로 현상될 수 있고, 이후 하드마스크(701)는 마스크로서 감광 재료 및 이방성 에칭을 이용하여 패터닝될 수 있다.
도 8은 부가적으로, 더미 게이트 전극(111) 중 제1 더미 게이트 전극의 부분이 하드마스크(701)를 통해 노출되면, 더미 게이트 유전체 및 더미 게이트 전극(111) 중 제1 더미 게이트 전극의 부분은 더미 게이트 전극(111)의 재료를 "절단"하기 위해 제거될 수 있다는 것을 도시한다. 일 실시예에서 게이트 유전체 및 더미 게이트 전극(111) 중 제1 더미 게이트 전극의 부분은 하드마스크(701)가 구조물의 나머지를 보호하기 위해 제자리에 남은 채로 건식 에칭 또는 습식 에칭과 같은 하나 이상의 에칭 공정을 이용하여 제거될 수 있다. 그러나, 더미 게이트 전극(111) 중 제1 더미 게이트 전극의 부분을 제거하기 위한 임의의 적절한 공정이 이용될 수 있다.
도 9는 더미 게이트 전극(111) 중 제1 더미 게이트 전극을 절단하기 위해 더미 게이트 전극(111) 중 제1 더미 게이트 전극의 부분이 일단 제거되면, 제거된 부분은 유전체 재료(901)로 대체될 수 있음을 나타낸다. 일 실시예에서, 유전체 재료(901)는 실리콘 질화물과 같은 유전체 재료일 수 있고, 더미 게이트 전극(111) 중 제1 더미 게이트 전극의 부분의 제거에 의해 형성되는 개구부를 충전 및/또는 과충전하기 위해 CVD, PVD, ALD, 이들의 조합 등과 같은 공정을 사용하여 형성될 수 있다. 그러나, 임의의 다른 적합한 재료 및 임의의 다른 적절한 공정이 유전체 재료(901)를 형성하는 데 이용될 수 있다.
도 10은 일단 유전체 재료(901)가 개구부를 충전 및/또는 과충전하도록 성막되면, 유전체 재료(901)가 평탄화될 수 있음을 도시한다. 일 실시예에서, 평탄화는 예를 들어 화학 기계 연마 공정을 사용하여 수행될 수 있다. 그러나, 에칭 및 그라인딩(grinding) 공정을 포함하는 임의의 적합한 공정이 이용될 수 있다.
또한, 평탄화 공정은 제1 스페이서(113)의 외부로 연장하는 유전체 재료(901)의 부분을 제거할 뿐만 아니라, 제1 스페이서(113) 위에 남은 에칭 정지 층(401)의 부분 및 하드마스크(701) 또한 제거하도록 작용할 수 있다. 따라서, 에칭 정지 층(401), 제1 스페이서(113), ILD 층(501) 및 유전체 재료(901)는 모두 평탄화 공정 후에 서로 동일 평면상의 표면을 공유한다.
도 11은 일단 유전체 재료(901)가 평탄화되면, 더미 게이트 전극(111) 중 다른 더미 게이트 전극 및 게이트 유전체는 제거될 수 있음을 도시한다. 일 실시예에서, 더미 게이트 전극(111, 예를 들어, 폴리실리콘) 및 더미 게이트 유전체의 재료에 선택적인 에칭제와 함께, 습식 또는 건식 에칭 공정와 같은, 하나 이상의 에칭 공정이 이용될 수 있다. 그러나, 임의의 적절한 제거 공정이 이용될 수 있다.
도 12는 일단 더미 게이트 전극(111)이 제거되면, 남아있는 개구부가 재충전되어 게이트 스택(1201)을 형성할 수 있음을 도시한다. 특정 실시예에서, 게이트 스택(1201)은 제1 유전체 재료, 제1 금속 재료, 제2 금속 재료 및 제3 금속 재료를 포함한다. 일 실시예에서, 제1 유전체 재료는 원자 층 증착(atomic layer deposition), 화학 기상 증착(chemical vapor deposition) 등과 같은 공정을 통해 성막된 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 high-k 재료이다. 제1 유전체 재료는 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적절한 재료 및 두께가 이용될 수 있다.
제1 금속 재료는 제1 유전체 재료에 인접하여 형성될 수 있고, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 규산염, 금속의 산화질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 이들의 조합 등과 같은 금속성 재료로부터 형성될 수 있다. 제1 금속 재료는 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 공정을 사용하여 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적합한 성막 공정 또는 두께가 사용될 수 있다 .
제2 금속 재료는 제1 금속 재료에 인접하여 형성될 수 있고, 특정 실시예에서 제1 금속 재료와 유사할 수 있다. 예를 들면, 제2 금속 재료는 Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 규산염, 금속의 산화질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 이들의 조합 등과 같은 금속성 재료로부터 형성될 수 있다. 추가적으로, 제2 금속 재료는 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 공정을 사용하여 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적합한 성막 공정 또는 두께가 사용될 수 있다 .
제3 금속 재료는 더미 게이트 전극(111)의 제거에 의해 남겨진 개구부의 나머지를 채운다. 일 실시예에서, 제3 금속 재료는 W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 금속성 재료이며, 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 공정을 사용하여 성막되어 더미 게이트 전극(111)의 제거에 의해 남겨진 개구를 충전 및/또는 과충전할 수 있다. 특정 실시예에서, 제3 금속 재료는 약 5 Å 내지 약 500 Å의 두께로 성막될 수 있지만, 임의의 적절한 재료, 성막 공정 및 두께가 이용될 수 있다.
더미 게이트 전극(111)의 제거에 의해 남겨진 개구가 채워지면, 더미 게이트 전극(111)의 제거에 의해 남겨진 개구 외부의 임의의 재료를 제거하기 위해 재료가 평탄화될 수 있다. 특정 실시예에서, 제거는 화학 기계 연마와 같은 평탄화 공정을 사용하여 수행될 수 있다. 그러나, 임의의 적합한 평탄화 및 제거 공정이 이용될 수 있다.
게이트 스택(1201)의 재료가 형성되고 평탄화된 후에, 게이트 스택(1201)의 재료는 리세싱되고 캡핑층(1203)으로 캡핑될 수 있다. 일 실시예에서, 게이트 스택(1201)의 재료는 예를 들어, 게이트 스택(1201)의 재료에 선택적인 에칭제를 사용하는 습식 또는 건식 에칭 공정을 사용하여 리세싱될 수 있다. 그러나, 임의의 적절한 공정 및 거리가 이용될 수 있다.
게이트 스택(1201)의 재료가 리세싱되면, 캡핑 층(1203)이 성막되고 제1 스페이서(113)와 함께 평탄화될 수 있다. 일 실시예에서, 캡핑층(1203)은 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 공정을 이용하여 성막된, SiN, SiON, SiCON, SiC, SiOC, 이들의 조합 등의 재료이다. 캡핑층(1203)은 약 5 Å 내지 약 200 Å의 두께로 성막되고, 이후 캡핑층(1203)이 제1 스페이서(113)와 동일 평면 상에 있도록 캡핑층(1203)은 화학 기계 연마와 같은 평탄화 공정을 이용하여 평탄화될 수 있다.
도 13은 제1 컨택(1501)(도 13에 도시되지는 않았지만 이하에서 도 15와 관련하여 도시되고 설명됨)의 형성을 위한 준비로서 에칭 정지 층(401)을 노출시키기 위해 ILD 층(501)을 관통하는 제1 개구부(1301)의 형성을 도시한다. 일 실시예에서, 제1 개구부(1301)는 반응성 이온 에칭 공정와 같은 이방성 에칭 공정일 수 있는, ILD 층(501)의 재료에 대해 선택적인 반응물을 이용하는 에칭 공정을 사용하여 형성될 수 있다. 그러나, 습식 식각 공정과 같은 임의의 적합한 공정 및 임의의 적합한 반응물이 사용될 수 있다.
그러나, 개구의 바닥을 따라 더 큰 제2 두께(T2)를 갖도록 에칭 정지 층(401)을 형성하기 위해 이방성 성막 공정을 이용함으로써, 에칭 정지 층(401) 아래의 구조물은 ILD 층(501)의 제거를 위한 에칭 공정 중에 보호된다. 특히, 에칭 정지 층(401)은 개구의 바닥면을 따라 더 두꺼운 두께를 가지므로, 에칭 정지 층(401)은 ILD 층(501)의 제거 동안 원하지 않는 손상으로부터 하부 소스/드레인 영역(117)(예를 들어, 에피택셜 재료)를 더 잘 보호할 수 있다. 따라서, 원하지 않는 손상으로 인한 결함이 감소된다.
또한, 에칭 방지층(401)의 습식 에칭 속도는 더 많은 보호를 제공하기 위해 추가로 변경될 수 있다. 일 실시예에서, 제2 전구체 재료의 도입 동안 제2 전극(229)의 RF 전력은 에칭 정지 층(401)의 습식 에칭 속도를 변경하기 위해 변경 될 수 있다. 예를 들어, 에칭 정지 층(401)이 실리콘 질화물인 경우, RF 전력은 약 14.58 Å/3분의 습식 에칭 속도를 얻기 위해 약 300 W로 설정될 수 있고, 약 16.32 Å/3분의 습식 에칭 속도를 얻기 위해 전력은 약 400 W로 설정될 수 있고, 약 21.63 Å/3분의 습식 에칭 속도를 얻기 위해 전력은 약 500 W로 설정될 수 있다. 추가적인 공정 변동성을 허용하는 것 외에도, 각각의 습식 에칭 속도는 약 40 Å/3분의 노 원자 층 증착 공정을 사용하여 형성된 실리콘 질화물의 기준치(baseline)보다 낮다.
도 14는 에칭 정지 층(401)으로부터의 제2 스페이서(1401)의 형성 및 하부 소스/드레인 영역(117)의 노출을 도시한다. 일 실시예에서, 제2 스페이서(1401)는 제1 스페이서(113)에 인접하고 측벽을 따르는 에칭 정지 층(401)의 부분을 유지하면서 개구의 바닥으로부터 에칭 정지 층(401)의 부분을 제거하는 이방성 에칭 공정을 사용하여 형성될 수 있다. 일 실시예에서, 제2 스페이서(1401)는 약 40 Å과 같은, 약 0 Å 내지 약 80 Å의 제4 두께(T4)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수 및 임의의 적합한 형성 방법이 제2 스페이서(1401)를 형성하도록 이용될 수 있다.
에칭 정지 층(401)을 이용하여 제2 스페이서(1401)를 형성함으로써, 부가적인 보호가 제조된 디바이스에 작동 중에 제공될 수 있다. 예를 들어, 제2 스페이서(1401)는 게이트 스택(1201)과 제1 컨택(1501) 사이에서 발생할 수 있는 전류 누설을 방지하는 것을 도울 수 있다.
도 15는 제1 컨택(1501)의 형성을 도시한다. 선택적으로, 제1 컨택(1501)의 형성 이전에, 실리사이드 컨택이 형성될 수 있다. 실리사이드 컨택은 컨택의 쇼트키 장벽 높이를 감소시키기 위해 티타늄, 니켈, 코발트 또는 에르븀을 포함할 수 있다. 그러나, 백금, 팔라듐 등과 같은 다른 금속도 사용될 수 있다. 실리사이드 화는 적절한 금속층의 블랭킷 성막과, 이어서 금속을 아래에 노출된 실리콘과 반응시키는 어닐링 단계에 의해 수행될 수 있다. 이후, 예를 들어 선택적 에칭 공정에 의해 미반응 금속이 제거된다. 실리사이드 컨택의 두께는 약 5 nm 내지 약 50 nm 일 수 있다.
일 실시예에서, 제1 컨택(1501)은 Al, Cu, W, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, 이들의 조합 등과 같은 도전성 재료일 수 있지만, 임의의 적절한 재료가 스퍼터링, 화학 기상 증착, 전기 도금, 무전해 도금 등과 같은 성막 공정을 사용하여 개구부 내에 성막되어 개구부를 충전 및/또는 과충전할 수 있다. 일단 충전되거나 과충전되면, 개구 외부의 임의의 성막된 재료는 화학 기계 연마(CMP)와 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적합한 재료 및 형성 공정이 이용될 수 있다. 또한, 제1 컨택(1501)은 약 5 Å 내지 약 2000 Å의 두께를 가질 수 있다.
여기에 설명된 실시예를 이용함으로써, 다수의 장점이 얻어질 수 있다. 예를 들어, 에칭 정지 층(401)의 성막에 뒤따르는 공정에 대해 보다 큰 공정 윈도우가 이용될 수 있으며, 이는 공정 단계의 추가의 통합을 위한 더 큰 융통성을 허용한다. 부가적으로, 여기에 기술된 능동 디바이스 및 구조물이 링 오실레이터에서 이용되는 실시예에서, 링 오실레이터는 디바이스 성능을 증가시킨다.
일 실시예에 따르면, 반도체 디바이스 제조 방법은: 반도체 핀 위의 게이트 스택에 인접한 스페이서를 형성하는 단계; 및 상기 게이트 스택 위의 그리고 상기 스페이서에 인접한 에칭 정지 층을 성막하는 단계를 포함하고, 상기 에칭 정지 층을 성막하는 단계는, 상기 게이트 스택 위에 제1 전구체를 펄싱하는 단계 - 상기 제1 전구체는 비플라즈마(non-plasma)임 -; 및 상기 제1 전구체를 펄싱하는 단계 이후, 상기 게이트 스택 위에 제2 전구체를 펄싱하는 단계 - 상기 제2 전구체는 상기 반도체 핀을 향하여 바이어싱되는(biased) 플라즈마임 - 를 포함한다. 일 실시예에서 상기 제1 전구체의 펄싱 및 상기 제2 전구체의 펄싱은 복수의 두께를 갖는 제1 재료를 형성한다. 일 실시예에서 제1 두께는 스페이서에 인접하고 제1 두께보다 큰 제2 두께는 게이트 스택에 인접한다. 일 실시예에서 제2 두께는 제1 두께보다 적어도 2.84 nm만큼 크다. 일 실시예에서 상기 방법은 상기 반도체 핀 위로 상기 플라즈마를 점화하는 단계를 포함한다. 일 실시예에서 상기 제1 전구체는 디요오드실란(403)이고 상기 제2 전구체는 질소이다. 일 실시예에서 상기 방법은 에칭 정지 층을 에칭하여 제2 스페이서를 형성하는 단계를 포함한다.
다른 실시예에 따르면, 반도체 디바이스 제조 방법은: 반도체 핀 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계; 상기 제1 게이트 스택에 인접한 제1 스페이서 및 상기 제2 게이트 스택에 인접한 제2 스페이서를 형성하는 단계; 자기 제한적(self-limiting) 반응에서 반응하여 상기 제1 게이트 스택의 표면 및 상기 제1 스페이서의 표면 상에 제1 반응 생성물을 형성하도록 제1 전구체를 펄싱하는 단계; 제1 재료의 제1 단층(monolayer)을 형성하기 위해 상기 제1 반응 생성물을 향해 제1 플라즈마를 이방성으로 펄싱하는 단계; 상기 제1 재료의 에칭 정지 층 - 상기 에칭 정지층은 상기 제1 스페이서에 인접한 제1 두께 및 상기 제1 게이트 스택 위의 상기 제1 두께와 다른 제2 두께를 가짐 - 을 형성하기 위해 상기 제1 전구체를 펄싱하고 상기 제1 플라즈마를 이방성으로 펄싱하는 것을 반복하는 단계; 및 상기 제1 스페이서에 인접한 제2 스페이서를 형성하기 위해 상기 에칭 정지 층을 에칭하는 단계를 포함한다. 일 실시예에서 상기 제1 전구체는 디요오드실란(403)이고 상기 제1 플라즈마는 질소 플라즈마이다. 일 실시예에서 상기 방법은 상기 반도체 핀 위에 상기 제1 플라즈마를 점화시키는 단계를 더 포함한다. 일 실시예에서 상기 방법은 상기 제2 스페이서에 인접한 도전성 재료를 성막하는 단계를 더 포함한다. 일 실시예에서 제2 두께는 제1 두께보다 크다. 일 실시예에서 제2 두께는 제1 두께보다 적어도 2.84 nm만큼 크다. 일 실시예에서 상기 제1 전구체의 펄싱은 약 2.5 torr 내지 약 22.5 torr의 압력에서 일어난다.
또 다른 실시예에 따르면, 반도체 디바이스 제조 방법은: 성막 챔버 내로 기판 위의 반도체 핀 위의 게이트 스택에 인접한 제1 스페이서를 위치시키는 단계; 디요오드실란(403)을 상기 성막 챔버 내로 펄싱하는 단계를 포함하는 제1 단계를 수행하는 단계; 상기 제1 단계 후에 상기 성막 챔버를 퍼지(purge)하는 단계; 제2 단계를 수행하는 단계 - 상기 제2 단계는: 상기 성막 챔버 내로 질소를 펄싱하는 단계; 상기 질소를 플라즈마로 점화시키는 단계; 및 지향성(directional) 바이어스를 사용하여 상기 기판을 향해 상기 플라즈마를 지향시키는 단계를 포함함 -; 및 실리콘 질화물의 층을 형성하기 위해 상기 제1 단계 및 상기 제2 단계를 반복하는 단계를 포함한다. 일 실시예에서 상기 플라즈마를 지향시키는 단계는 상기 성막 챔버의 홀딩 마운트(holding mount) 내의 제1 전극에 바이어스를 인가함으로써 수행된다. 일 실시예에서 상기 플라즈마를 지향시키는 단계는 상기 성막 챔버 내의 샤워헤드에 바이어스를 인가함으로써 수행된다. 일 실시예에서 실리콘 질화물 층은 제1 스페이서에 인접한 제1 두께 및 상기 게이트 스택에 인접한 제1 두께와 다른 제2 두께를 갖는다. 일 실시예에서 제2 두께는 제1 두께보다 적어도 2.84 nm만큼 크다. 일 실시예에서 상기 방법은: 소스/드레인 영역을 노출시키기 위해 실리콘 질화물 층을 에칭하는 단계; 및 상기 소스/드레인 영역과 접촉하도록 도전성 재료를 성막하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
실시예 1. 반도체 핀 위의 게이트 스택에 인접한 스페이서를 형성하는 단계; 및
상기 게이트 스택 위의 그리고 상기 스페이서에 인접한 에칭 정지 층을 성막하는 단계를 포함하고,
상기 에칭 정지 층을 성막하는 단계는,
상기 게이트 스택 위에 제1 전구체를 펄싱하는 단계 - 상기 제1 전구체는 비플라즈마(non-plasma)임 -; 및
상기 제1 전구체를 펄싱하는 단계 이후, 상기 게이트 스택 위에 제2 전구체를 펄싱하는 단계 - 상기 제2 전구체는 상기 반도체 핀을 향하여 바이어싱되는(biased) 플라즈마이고, 상기 에칭 정지 층은 상기 스페이서에 인접한 제1 두께 및 상기 게이트 스택 위의 상기 제1 두께와 다른 제2 두께를 가짐 -
를 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서, 상기 에칭 정지 층을 성막하는 단계는 상기 반도체 핀 위에 상기 에칭 정지 층을 성막하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서, 상기 에칭 정지 층을 성막하는 단계는 제1 전극 및 제2 전극으로 형성된 바이어스에 의해 수행되며, 상기 제1 전극은 약 0 W 내지 약 1500 W의 전력으로 설정되는 것인, 반도체 디바이스 제조 방법.
실시예 4. 실시예 3에 있어서, 상기 제2 전극은 약 300 W 내지 약 500 W의 전력으로 설정되는 것인, 반도체 디바이스 제조 방법.
실시예 5. 실시예 1에 있어서, 상기 반도체 핀 위로 상기 플라즈마를 점화시키는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 전구체는 디요오드실란(diiodosilane)이고 상기 제2 전구체는 질소인 것인, 반도체 디바이스 제조 방법.
실시예 7. 실시예 1에 있어서, 상기 스페이서 위에 제2 스페이서를 형성하기 위해 상기 에칭 정지 층을 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 8. 반도체 핀 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계;
상기 제1 게이트 스택에 인접한 제1 스페이서 및 상기 제2 게이트 스택에 인접한 제2 스페이서를 형성하는 단계;
자기 제한적(self-limiting) 반응에서 반응하여 상기 제1 게이트 스택의 표면 및 상기 제1 스페이서의 표면 상에 제1 반응 생성물을 형성하도록 제1 전구체를 펄싱하는 단계;
제1 재료의 제1 단층(monolayer)을 형성하기 위해 상기 제1 반응 생성물을 향해 제1 플라즈마를 이방성으로 펄싱하는 단계;
상기 제1 재료의 에칭 정지 층 - 상기 에칭 정지층은 상기 제1 스페이서에 인접한 제1 두께 및 상기 제1 게이트 스택 위의 상기 제1 두께와 다른 제2 두께를 가짐 - 을 형성하기 위해 상기 제1 전구체를 펄싱하고 상기 제1 플라즈마를 이방성으로 펄싱하는 것을 반복하는 단계; 및
상기 제1 스페이서에 인접한 제2 스페이서를 형성하기 위해 상기 에칭 정지 층을 에칭하는 단계
를 포함하는, 반도체 디바이스 제조 방법.
실시예 9. 실시예 8에 있어서, 상기 제1 전구체는 디요오드실란이고 상기 제1 플라즈마는 질소 플라즈마인 것인, 반도체 디바이스 제조 방법.
실시예 10. 실시예 8에 있어서, 상기 반도체 핀 위에 상기 제1 플라즈마를 점화시키는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 11. 실시예 8에 있어서, 상기 제2 스페이서에 인접한 도전성 재료를 성막하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 12. 실시예 8에 있어서, 상기 제1 전구체를 펄싱하는 동안의 챔버 압력은 약 2.5 torr 내지 약 22.5 torr 인 것인, 반도체 디바이스 제조 방법.
실시예 13. 실시예 12에 있어서, 상기 챔버 압력은 약 15 torr 미만인 것인, 반도체 디바이스 제조 방법.
실시예 14. 실시예 8에 있어서, 상기 제1 전구체를 펄싱하는 단계는 약 2.5 torr 내지 약 22.5 torr의 압력에서 발생하는 것인, 반도체 디바이스 제조 방법.
실시예 15. 성막 챔버 내로 기판 위의 반도체 핀 위의 게이트 스택에 인접한 제1 스페이서를 위치시키는 단계;
디요오드실란을 상기 성막 챔버 내로 펄싱하는 단계를 포함하는 제1 단계를 수행하는 단계;
상기 제1 단계 후에 상기 성막 챔버를 퍼지(purge)하는 단계;
제2 단계를 수행하는 단계 - 상기 제2 단계는:
상기 성막 챔버 내로 질소를 펄싱하는 단계;
상기 질소를 플라즈마로 점화시키는 단계; 및
지향성(directional) 바이어스를 사용하여 상기 기판을 향해 상기 플라즈마를 지향시키는 단계를 포함함 -; 및
실리콘 질화물의 층을 형성하기 위해 상기 제1 단계 및 상기 제2 단계를 반복하는 단계를 포함하는, 반도체 디바이스 제조 방법.
실시예 16. 실시예 15에 있어서, 상기 플라즈마를 지향시키는 단계는 상기 성막 챔버의 홀딩 마운트(holding mount) 내의 제1 전극에 바이어스를 인가함으로써 수행되는 것인, 반도체 디바이스 제조 방법.
실시예 17. 실시예 16에 있어서, 상기 플라즈마를 지향시키는 단계는 상기 성막 챔버 내의 샤워헤드에 바이어스를 인가함으로써 수행되는 것인, 반도체 디바이스 제조 방법.
실시예 18. 실시예 15에 있어서, 상기 제1 단계 동안 챔버 온도는 약 200℃ 내지 약 600℃인 것인, 반도체 디바이스 제조 방법.
실시예 19. 실시예 18에 있어서, 상기 제1 단계 동안 상기 챔버 온도는 약 200℃ 내지 약 450℃인 것인, 반도체 디바이스 제조 방법.
실시예 20. 실시예 15에 있어서, 소스/드레인 영역을 노출시키기 위해 실리콘 질화물 층을 에칭하는 단계; 및
상기 소스/드레인 영역과 접촉하도록 도전성 재료를 성막하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.

Claims (10)

  1. 반도체 핀 위의 게이트 스택에 인접한 스페이서를 형성하는 단계; 및
    상기 게이트 스택 위의 그리고 상기 스페이서에 인접한 에칭 정지 층을 성막하는 단계를 포함하고,
    상기 에칭 정지 층을 성막하는 단계는,
    상기 게이트 스택 위에 제1 전구체를 펄싱하는 단계 - 상기 제1 전구체는 비플라즈마(non-plasma)임 -; 및
    상기 제1 전구체를 펄싱하는 단계 이후, 상기 게이트 스택 위에 제2 전구체를 펄싱하는 단계 - 상기 제2 전구체는 상기 반도체 핀을 향하여 바이어싱되는(biased) 플라즈마이고, 상기 에칭 정지 층은 상기 스페이서에 인접한 제1 두께 및 상기 게이트 스택 위의 상기 제1 두께와 다른 제2 두께를 가짐 -
    를 포함하는 것인, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 에칭 정지 층을 성막하는 단계는 상기 반도체 핀 위에 상기 에칭 정지 층을 성막하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 에칭 정지 층을 성막하는 단계는 제1 전극 및 제2 전극으로 형성된 바이어스에 의해 수행되며, 상기 제1 전극은 0 W 내지 1500 W의 전력으로 설정되는 것인, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 반도체 핀 위로 상기 플라즈마를 점화시키는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제1 전구체는 디요오드실란(diiodosilane)이고 상기 제2 전구체는 질소인 것인, 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 스페이서 위에 제2 스페이서를 형성하기 위해 상기 에칭 정지 층을 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  7. 반도체 핀 위에 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계;
    상기 제1 게이트 스택에 인접한 제1 스페이서 및 상기 제2 게이트 스택에 인접한 제2 스페이서를 형성하는 단계;
    자기 제한적(self-limiting) 반응에서 반응하여 상기 제1 게이트 스택의 표면 및 상기 제1 스페이서의 표면 상에 제1 반응 생성물을 형성하도록 제1 전구체를 펄싱하는 단계;
    제1 재료의 제1 단층(monolayer)을 형성하기 위해 상기 제1 반응 생성물을 향해 제1 플라즈마를 이방성으로 펄싱하는 단계;
    상기 제1 재료의 에칭 정지 층 - 상기 에칭 정지 층은 상기 제1 스페이서에 인접한 제1 두께 및 상기 제1 게이트 스택 위의 상기 제1 두께와 다른 제2 두께를 가짐 - 을 형성하기 위해 상기 제1 전구체를 펄싱하고 상기 제1 플라즈마를 이방성으로 펄싱하는 것을 반복하는 단계; 및
    상기 제1 스페이서에 인접한 제2 스페이서를 형성하기 위해 상기 에칭 정지 층을 에칭하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 제2 스페이서에 인접한 도전성 재료를 성막하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  9. 성막 챔버 내로 기판 위의 반도체 핀 위의 게이트 스택에 인접한 제1 스페이서를 위치시키는 단계;
    디요오드실란을 상기 성막 챔버 내로 펄싱하는 단계를 포함하는 제1 단계를 수행하는 단계;
    상기 제1 단계 후에 상기 성막 챔버를 퍼지(purge)하는 단계;
    제2 단계를 수행하는 단계 - 상기 제2 단계는:
    상기 성막 챔버 내로 질소를 펄싱하는 단계;
    상기 질소를 플라즈마로 점화시키는 단계; 및
    지향성(directional) 바이어스를 사용하여 상기 기판을 향해 상기 플라즈마를 지향시키는 단계를 포함함 -; 및
    실리콘 질화물의 층을 형성하기 위해 상기 제1 단계 및 상기 제2 단계를 반복하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  10. 제9항에 있어서, 상기 플라즈마를 지향시키는 단계는 상기 성막 챔버의 홀딩 마운트(holding mount) 내의 제1 전극에 바이어스를 인가함으로써 수행되는 것인, 반도체 디바이스 제조 방법.
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