CN110838526A - 制造半导体装置的方法 - Google Patents

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thin
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沙哈吉·B·摩尔
张世杰
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Abstract

本公开提供一种制造半导体装置的方法，即用于形成多层结构的方法，其中多层结构包括介于不同半导体材料的交替层之间的高度控制的扩散界面。根据本公开实施例，在沉积半导体薄层期间，工艺被控制以维持在低温状态，使得彼此间扩散速率得以被管理，以提供具有陡峭的硅/硅锗界面的扩散界面。高度控制的扩散界面及第一与第二薄层为多层结构提供改进的蚀刻选择性。在一个实施例中，具有水平纳米线(NWs)的栅极全环(GAA)晶体管形成自具有改进的蚀刻选择性的多层结构。在一个实施例中，所形成的GAA晶体管的水平NWs可具有基本上相同的直径，而所形成的硅锗(SiGe)NWs可具有“一体成型”的硅(Si)覆帽。

Description

制造半导体装置的方法
技术领域
本公开涉及一种制造半导体装置的方法，特别涉及一种制造具有纳米线的栅极全环晶体管的方法。
背景技术
半导体装置被用于大量的电子装置，例如电脑、移动电话及其他电子装置。半导体装置包括形成于半导体晶圆上的集成电路，这些集成电路通过在半导体晶圆上沉积多种类型的薄膜材料，并图案化上述薄膜材料所形成。集成电路包括场效晶体管(field-effecttransistors,FETs)，例如金属氧化物半导体(metal oxide semiconductor,MOS)晶体管。
半导体工业的目标之一为持续微缩个别场效晶体管的尺寸以及增加个别场效晶体管的速度。为了实现这些目标，鳍式场效晶体管(finFETs)或多重栅极晶体管被研究及实践。然而，随着尺寸的持续微缩，即使是这些新的装置结构，也面临新的挑战。
发明内容
本公开实施例提供一种制造半导体装置的方法。上述方法包括：于基板上沉积第一薄层，其中第一薄层包括第一半导体材料；以及于第一薄层上成长第二薄层，第二薄层包括不同于第一半导体材料的第二半导体材料，且第一薄层及第二薄层形成第一堆叠，其中第一堆叠包括介于第一薄层及第二薄层之间的第一扩散界面，其中第一扩散界面具有大于0且小于或等于2纳米的厚度。
本公开实施例提供一种制造半导体装置的方法。上述方法包括：通过第一沉积工艺在基板上沉积第一薄层，其中第一薄层包括第一半导体材料；通过第二沉积工艺在第一薄层上成长第二薄层，第二薄层包括第二半导体材料，其中第二半导体材料不同于第一半导体材料，第一薄层及第二薄层形成第一半导体材料及第二半导体材料的交替层的第一堆叠，其中第一沉积工艺与第二沉积工艺中的一者包括使用第一前驱物材料，其中第一沉积工艺与第二沉积工艺中的另一者在等于或低于摄氏600度的温度下执行并且包括使用第一前驱物材料及第二前驱物材料，其中第一堆叠包括设置在第一薄层与第二薄层之间的第一扩散界面，且其中第一扩散界面的一个陡接面大于0且小于或等于2纳米；自交替层的第一堆叠建构至少一纳米线，其中至少一纳米线的建构包括：图案化第一堆叠；以及自第一堆叠中移除第一半导体材料与第二半导体材料中的一者，其中上述移除的执行使得第一半导体材料与第二半导体材料中的上述一者自第一堆叠中被移除，而第一半导体材料与第二半导体材料中的另一者则留存于第一堆叠。
本公开实施例提供一种制造半导体装置的方法。上述方法包括：在基板上沉积第一半导体材料的复数薄层及第二半导体材料的复数薄层，以形成第一半导体材料与第二半导体材料的复数薄层的堆叠，其中第二半导体材料不同于第一半导体材料，其中复数薄层的沉积包括交替第一半导体材料的复数沉积薄层与第二半导体材料的复数沉积薄层，使得复数薄层的堆叠在基板上被形成为第一半导体材料及第二半导体材料的交替层的超晶格，其中第一半导体材料的复数薄层中的至少一个被沉积作为第一半导体材料的化合物层，上述化合物层的沉积包括：根据第一参数设定档导入第一前驱物材料及第二前驱物材料，以沉积具有第一组成的第一浓度的化合物层的第一部分；根据第二参数设定档导入第一前驱物材料及第二前驱物材料，以在化合物层的第一部分上沉积化合物层的第二部分，化合物层的第二部分具有第一组成的第二浓度，第二浓度大于第一组成的第一浓度；以及根据第三参数设定档导入第一前驱物材料及第二前驱物材料，以在化合物层的第二部分上沉积化合物层的第三部分，化合物层的第三部分具有第一组成的第三浓度，第三浓度小于第一组成的第二浓度。
附图说明
本公开的实施方式自后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1所示是根据本公开一些实施例，将掺杂物布植入源材料的示意图。
图2A所示是根据本公开一些实施例所形成的结构，上述结构包括具有由半导体材料交替层组成的堆叠的超晶格。
图2B所示是根据本公开一些实施例的沉积腔体。
图2C所示是根据本公开一些实施例，用于图2B的沉积腔体的控制单元。
图2D所示是根据本公开一些实施例的第一部分及第二部分的截面图，显示介于堆叠中的不同薄层之间的区域的更多细节。
图2E所示是根据本公开一些实施例所形成的两个半导体材料交替层之间所形成第一扩散界面。
图2F所示是根据本公开一些实施例所形成的两个半导体材料交替层之间所形成第二扩散界面。
图3A是根据本公开一些实施例所示，图案化半导体材料交替层的堆叠的中间阶段的截面及透视图。
图3B是根据本公开一些实施例所示，图案化半导体材料交替层的堆叠的中间阶段的截面及透视图。
图3C是根据本公开一些实施例所示，图案化半导体材料交替层的堆叠的中间阶段的截面及透视图。
图4A是根据本公开一些实施例所示，于图案化的堆叠的复数部分上形成结构的中间阶段的截面及透视图。
图4B是根据本公开一些实施例所示，于图案化的堆叠的复数部分上形成结构的中间阶段的截面及透视图。
图4C是根据本公开一些实施例所示，于图案化的堆叠的复数部分上形成结构的中间阶段的截面及透视图。
图4D是根据本公开一些实施例所示，于图案化的堆叠的复数部分上形成结构的中间阶段的截面及透视图。
图4E是根据本公开一些实施例所示，于图案化的堆叠的复数部分上形成结构的中间阶段的截面及透视图。
图5A是根据本公开一些实施例所示，整备图案化的堆叠的外部及中心区域，并以金属结构取代配置于图案化的堆叠的中心区域之上的结构的中间阶段的截面及透视图。
图5B是根据本公开一些实施例所示，整备图案化的堆叠的外部及中心区域，并以金属结构取代配置于图案化的堆叠的中心区域之上的结构的中间阶段的截面及透视图。
图5C是根据本公开一些实施例所示，整备图案化的堆叠的外部及中心区域，并以金属结构取代配置于图案化的堆叠的中心区域之上的结构的中间阶段的截面及透视图。
图5D是根据本公开一些实施例所示，整备图案化的堆叠的外部及中心区域，并以金属结构取代配置于图案化的堆叠的中心区域之上的结构的中间阶段的截面及透视图。
图6是根据本公开一些实施例所示，形成NFET的中间阶段的截面图，以及形成PFET的中间阶段的截面图。
图7是根据本公开一些实施例所示，图2D的超晶格的第一薄层的另一实施例的更加精细的截面图。
图8是根据本公开一些实施例所示，如上关于图2E及图4C处所述，所形成的SiGeNW的更加精细的截面图。
附图标记说明：
100～源材料
101～基板
103～第一布植
200～多层结构
203～超晶格
205～第一薄层
207～第二薄层
209～硬遮罩层
230～沉积系统
231～第一前驱物输送系统
233～第二前驱物输送系统
235～反应物输送系统235
237～沉积腔体
239～气体供应器
241～流量控制器
243～前驱物气体控制器
245～控制单元
247～岐管
249～喷头
251～机壳
253～平台装置
255～排气出口
257～真空泵
259～吹洗气体输送系统
261～处理单元
263～显示器
265～输入/输出部件
267～中央处理单元
269～存储器
271～大容量储存装置
273～视频配接器
275～I/O接口
277～网络接口
279～总线
281～有线/无线连结
206～第一部分
208～第二部分
283～第一扩散界面
285～第二扩散界面
301～沟槽
303～鳍片
303a～第一鳍片
303b～第二鳍片
313～浅沟槽隔离
401～虚拟栅极氧化层
411～虚拟金属层
412～虚拟金属栅极电极
413～第一硬遮罩层
415～第二硬遮罩层
417～虚拟栅极硬遮罩层堆叠
419～虚拟金属栅极堆叠
407～第一纳米线
431～间隔层
409a～第一纳米线间隔物
409b～第二纳米线间隔物
441～侧壁间隔物
503a～外延第一源极/漏极区域
503b～外延第二源极/漏极区域
513～第一层间介电层
531～金属栅极电极
AA’～虚线
405Core～硅锗纳米线核心结构
407Core～硅纳米线核心结构
603～PFET
605～纳米线
607～纳米线
609～NFET
680～鞘层
683～鞘层680的第一部分
685～鞘层680的第二部分
690～鞘层
693～鞘层690的第二部分
695～鞘层690的第一部分
D205～第二直径
D207～第一直径
700～第一递变层
701～第一梯度层
703～第二梯度层
705～第三梯度层
Th700～厚度(未出现)
Th701～厚度
Th703～厚度
Th705～厚度
605’～纳米线
693’～第二部分
695’～第一部分
803～第二剩余部分
805～第一剩余部分
Th803～厚度
Th805～厚度
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述图示中一个元件或特征与其他元件或特征间的关系。除了图示所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
现在参考图1，此图根据一些实施例图示了将掺杂物抗接面击穿(Anti-Punch-Through,APT)布植入源材料100。源材料100的形式可为如半导体基板的基板101，举例来说，可为硅基板、硅锗基板、锗基板、三五族材料基板(例如：砷化镓(GaAs)、磷化镓(GaP)、砷磷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化铝镓(AlGaAs)、砷化铟镓(GaInAs)、砷化铟(InAs)、磷化镓铟(GaInP)、磷化铟(InP)、锑化铟(InSb)及/或砷磷化镓铟(GaInAsP)、或其组合)或其他半导体材料形成的基板(例如：高能带间穿隧(band-to-band tunneling,BTBT))。基板101可为掺杂或未掺杂。基板101可掺杂以p型或n型杂质(impurity)。在一些实施例中，基板101可为体半导体基板(bulk semiconductor substrate)，例如作为晶圆的体硅(bulk semiconductor)基板、绝缘层上硅(semiconductor-on-insulator,SOI)基板、多层或梯度(gradient)基板等等。
执行第一布植103(于图1中以箭头呈现)以将第一掺杂物布植入基板101的第一源区域(source region)。在一实施例中，举例来说，第一掺杂物的布植可以抗接面击穿(APT)布植来执行。然而，亦可利用任何合适的布植方法。
图2A所示是在制造栅极全环(Gate All-Around,GAA)晶体管的中间阶段中，多层结构200的三维(3D)图示。在图2A中，超晶格(superlattice)203形成于基板101上。超晶格203包括由材料为第一半导体材料的第一薄层205(例如：硅锗层)与材料为第二半导体材料的第二薄层207(例如：硅层)所组成的交替层(alternating layers)。在一些实施例中，每个第一薄层205(例如：硅锗层)及每个第二薄层207(例如：硅层)外延生长于位在各自下方的薄层之上。外延生长可使用化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、超高真空化学气相沉积(UHVCVD)等，或其组合。每个第一薄层205(例如：硅锗层)及每个第二薄层207(例如：硅层)可为四族材料，例如硅、锗、硅锗、硅锗锡、碳化硅等；或为三五族化合物材料，例如砷化镓(GaAs)、磷化镓(GaP)、砷磷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化铝镓(AlGaAs)、砷化铟镓(GaInAs)、砷化铟(InAs)、磷化镓铟(GaInP)、磷化铟(InP)、锑化铟(InSb)、砷磷化镓铟(GaInAsP)等。超晶格203可包括任何数量的第一薄层205(例如：硅锗层)及任何数量的第二薄层207(例如：硅层)。举例来说，如图所示，超晶格203具有三层第一薄层205(例如：硅锗层)及三层第二薄层207(例如：硅层)。
在一些实施例中，第一薄层205的材料不同于第二薄层207的材料。举例来说，第一薄层205可为硅锗层，而第二薄层207则可为硅层或碳化硅层。或者，举例来说，第一薄层205可为硅层或碳化硅层，而第二薄层207则可为硅锗层。材料的不同可提供不同的应力(strain)及/或可提供第一薄层205与第二薄层207之间的蚀刻选择率，如同将于下列显而易见的。
图2B及第2C示沉积系统230，沉积系统230可用于接受来自第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235的前驱物材料，并在基板101上以材料形成薄层，以形成如多层结构200的结构，一如图2A所示。举例来说，超晶格203的第一薄层205(例如：硅锗层)及第二薄层207(例如：硅层)被形成于基板101上。
在一个实施例中，第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235可彼此间共同运行，以将各种不同的前驱物材料供应予基板101所位处的沉积腔体237。然而，第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235可具有与彼此相似的物理部件。举例来说，第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235可个别具有气体供应器239以及流量控制器241(标记于图2B中的第一前驱物输送系统231，但为使图示清晰易懂而未标记于第二前驱物输送系统233及反应物输送系统235)。在一个实施例中，第一前驱物以气态储存，气体供应器239可供应第一前驱物至沉积腔体237。气体供应器239可为容器，例如气体储存槽，气体供应器239可位于沉积腔体237附近或远离沉积腔体237。或者，气体供应器239可为独立制备第一前驱物并将第一前驱物输送至流量控制器241的设备。任何合适的第一前驱物来源可用作气体供应器239，且所有这些来源皆完全包含在本公开实施例的范围内。
气体供应器239可将所欲使用的前驱物供应至流量控制器241。流量控制器241可用于控制供应至前驱物气体控制器243的前驱物流量，以及最终供应至沉积腔体237的前驱物流量，如此亦有助于控制沉积腔体237内部的压力。举例来说，流量控制器241可为比例阀(proportional valve)、调制阀(modulating valve)、针阀(needle valve)、调压器(pressure regulator)、质量流量控制器(mass flow controller)或其组合等等。然而，任何合适的控制或调整第一前驱物流量的方法皆可用于本公开，且所有这些部件或方法皆完全包含在本公开实施例的范围内。
此外，在一个第一前驱物以固态或液态储存的实施例中，气体供应器239可储存载体气体，且载体气体可被引入前驱物罐(canister)中，其中前驱物罐以固态或液态储存第一前驱物。载体气体接着用于推进及承载第一前驱物，因为第一前驱物会在被送进前驱物气体控制器243前蒸发或升华成前驱物罐的一气态部分。任何合适的方法或单位组合皆可用于提供第一前驱物，且所有这些单位组合皆完全包含在本公开实施例的范围内。
第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235可将他们各自的前驱物材料供应至前驱物气体控制器243。前驱物气体控制器243连接第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235并将他们与沉积腔体237隔离，以将所欲使用的前驱物材料输送至沉积腔体237。前驱物气体控制器243可包括诸如阀门、流量计、感测器等装置，以控制个别前驱物的输送速率，并可被接收自控制单元245(将于下列配合图2C做进一步的解释)的指令所控制。
在接收到来自控制单元245的指令时，前驱物气体控制器243可开启或关闭阀门，以将第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235中的一个或多个连接至沉积腔体237，并引导所欲使用的前驱物材料通过岐管247进入沉积腔体237以及喷头249。除此之外，在其他实施例中，所欲使用的前驱物材料可被导引至注射器单元(未图示)。举例来说，注射器单元可由挠曲管(coiled tubing)形成，上述挠曲管包括分布在整个管道的复数孔穴，以使得前驱物材料均匀的分散在沉积腔体237。喷头249可用于将所选的前驱物材料(可为复数前驱物材料)散布在沉积腔体237内，并可设计为均匀地散布前驱物材料，以最小化可能起因于不均匀散布的不欲获得的工艺条件。在一个实施例中，喷头249可具有环状设计，其开口均匀地分布在喷头249周围，以提供所欲使用的前驱物材料散布至沉积腔体237中。
然而，如同本技术领域技术人员所将认识到的，如上所述通过单一喷头249或通过单一引入点将前驱物材料导入沉积腔体237仅用于说明的目的，并非旨于限制本公开实施例。任何数量的分散或独立的喷头249、注射器或其他将前驱物材料引入沉积腔体237的开口均可供选择以资利用。所有这些喷头及其他引入点皆完全旨于包含在本公开实施例的范围内。
沉积腔体237可接收所欲使用的前驱物材料并将前驱物材料曝露给基板101或超晶格203，而沉积腔体237可为任何所欲的形状以适合用于散布前驱物材料并使前驱物材料与基板101或超晶格203接触。在图2B所示的实施例中，沉积腔体237具有圆柱状(cylindrical)的侧壁及底部。然而，沉积腔体237并不限于圆柱状，其他合适的形状诸如空心方管(hollow square tube)、八角状等皆可用于沉积腔体237。此外，沉积腔体237可被机壳(housing)251环绕，机壳251由对各种工艺材料呈惰性的材料所制成。如上所述，机壳251可为能够承受涉及沉积工艺的化学物质及压力的任何合适的材料，在一个实施例中，机壳251可为钢、不锈钢、镍、铝、其合金、其组合等。
在沉积腔体237中，基板101可置于平台装置(mounting platform)253上，以在沉积工艺中定位及控制基板101及/或超晶格203。平台装置253可包括加热机构以在沉积工艺中加热基板101。此外，沉积腔体237可包括加热元件及/或加热灯泡(lamp)，上述加热元件及/或加热灯泡被配置来在沉积工艺中控制沉积腔体237及基板101的温度。此外，虽然第2B示单一平台装置253，但任何数量的平台装置253可额外包括于沉积腔体237中。
此外，沉积腔体237及平台装置253可为丛集工具系统(cluster tool system,未图示)的一部分。丛集工具系统可与自动处理系统(automated handling system)结合使用，以在沉积工艺之前将基板101定位及放置到沉积腔体237中、在沉积工艺期间保持基板101以及在沉积工艺后自沉积腔体237中移开基板101。
真空泵257可连接至沉积腔体237的排气出口(exhaust outlet)255，以帮助排除废气。排气出口255置于控制单元245的控制之下，排气出口255亦可用于降低及控制沉积腔体237内的压力以达到所需的压力，且亦可用于自沉积腔体237中排除前驱物材料以准备引入下一批前驱物材料。
图2C图示控制单元245的一实施例，控制单元245可用于控制前驱物气体控制器243及真空泵257(如图2B所示)。控制单元245可为任何形式的电脑处理器，控制单元245可用于在工业设定下控制工艺机器。在一个实施例中，控制单元245可包括处理单元261，例如台式电脑、工作站(workstation)、笔记本电脑或为特定应用订做的专用单元(dedicatedunit)。控制单元245可以配备显示器263及一或多个输入/输出部件265，例如指令输出、感测器输入、鼠标、键盘、印表机、其组合等。处理单元261可以包括中央处理单元(CPU)267、存储器269、大容量储存装置271、视频配接器(video adapter)273、I/O接口275及/或连接至总线279的网络接口277。
总线279可为任何类型的若干总线架构中的一个或多个，总线架构包括存储器总线或存储器控制器、周边总线或视频总线。CPU267可包括任何类型的电子数据处理器，而存储器269可包括任何类型的系统存储器，例如静态随机存取存储器(static random accessmemory,SRAM)、动态随机存取存储器(dynamic random access memory,DRAM)或只读存储器(read-only memory,ROM)。大容量储存装置271可包括任何类型的储存装置，被配置来储存数据、程序及其他数据，且被配置来使数据、程序及其他数据可经由总线279存取。举例来说，大容量储存装置271可包括一或多个硬盘、磁盘或光盘机。
视频配接器273及I/O接口275提供接口以供外部输入及输出装置耦接至处理单元261。如图2C所示，输入及输出装置的范例包括耦接至视频配接器273的显示器263，以及耦接至I/O接口275的诸如鼠标、键盘、印表机等的I/O部件265。其他装置可耦接至处理单元261，且可使用额外或较少的接口卡。举例来说，串行接口卡(serial interface card,未图示)可用于为印表机提供串行接口。
网络接口277将处理单元261耦接至外部网络，以加速网络通信并经由一或多个有线及/或无线连结281(例如：区域网络(local area network,LAN)及/或广域网络(widearea network,WAN))提供对外部资源的网络存取。网络存取及网络通信可使用一或多个电路交换网络(circuit switched network)及/或包交换网络(packet switched network)。在一个实施例中，控制单元245可为经由一或多个有线及/或无线连接区域性地连接(locally connected)到前驱物气体控制器243及真空泵257的系统。在一个实施例中，控制单元245可为远离前驱物气体控制器243及/或真空泵257的系统，且可经由远程有线及/或无线连接来连接并控制前驱物气体控制器243及真空泵257。在一个实施例中，控制单元245可为包括一或多个网络伺服器的一或多个处理单元261的分布式系统(distributedsystem)，且/或可以采用一或多个网络伺服器来控制前驱物气体控制器243及真空泵257。
须注意的是，控制单元245可包括其他部件。举例来说，控制单元245可包括电源供应器、线缆(cable)、主机板、可移动储存媒体(removable storage media)、机壳等。尽管未在图2C中图示，但这些其他部件被认为是控制单元245的一部分。
第2D示超晶格203及基板101的细节，如先前附图所示且如上所述。以下的讨论参考图2B及图2D，直指在沉积系统(例如：沉积系统230)中于基板(例如：基板101)上形成材料薄层(例如：包括第一薄层205及第二薄层207的超晶格203)的范例。第2D示形成于基板上的材料薄层的范例，而此范例绝对不应用于限制本公开。举例来说，所示的薄层的顺序、薄层数目、相对厚度、薄层的尺寸及/或材料绝不应是限制性的，而是作为范例出示以帮助下列讨论的进行。
继续讨论图2D，利用沉积系统230可将第一薄层205沉积至基板101上。在一个实施例中，第一薄层205的形成可始于将第一前驱物材料送入第一前驱物输送系统231中。举例来说，在期望第一薄层205的材料为如硅锗(SiGe)的一个实施例中，第一前驱物材料可为硅烷基前驱物材料(silane based precursor material)，例如丙硅烷(silicore,Si3H8)、二氯硅烷(dichlorosilane,DCS)、三氯硅烷(trichlorosilane,TCS)、乙硅烷(disilane)或硅烷。
此外，可将第二前驱物材料放入第二前驱物输送系统233中。在第一薄层205是硅锗(SiGe)的实施例中，第二前驱物材料是锗前驱物材料，例如Ge2Cl2H6或GeH4。在其他实施例中，第一前驱物材料可为锗前驱物材料(例如：Ge2Cl2H6，GeH4)，第二前驱物材料可为硅烷基前驱物材料(例如：丙硅烷(Si3H8)、DCS、TCS、乙硅烷、硅烷)。此外，可将反应气体(或反应物质(reactive material))放置于反应物输送系统235中。在一个实施例中，反应气体可为蚀刻剂前驱物，例如HCl或Cl2，且载体气体可为例如H2、He或N2的载体气体，其用于在沉积期间帮助薄层的成形及/或改善其他前驱物的反应速率。
一旦第一前驱物材料、第二前驱物材料及反应物材料分别被放入第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235中，第一薄层205的形成即可始于控制单元245发送至前驱物气体控制器243的指令，上述指令将第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235连接至沉积腔体237。一旦连接完成，第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235即可将第一前驱物材料、第二前驱物材料及反应物材料经由前驱物气体控制器243及岐管247输送至喷头249。在控制单元245控制下，可使用合适的工艺(例如使用等离子体产生单元或远距等离子体单元(remote plasma unit)(未图示))解离(disassociate)前驱物材料的自由基。然而，任何合适的方法皆可用来解离前驱物材料的自由基。一旦完成解离，喷头249及/或注射器(未图示)可接着将第一前驱物材料、第二前驱物材料及反应物材料散布至沉积腔体237内，其中第一前驱物材料、第二前驱物材料及反应物材料可被吸收或互相反应，以在基板101上形成第一薄层205(例如：超晶格203中的硅锗层)。
在一个实施例中，如图2D所示，为了形成第一薄层205(例如：SiGe)，第一前驱物材料可以介于约10sccm至约1000sccm的流量流入沉积腔体237，例如约300sccm；第二前驱物材料可以介于约10sccm至约1000sccm的流量流入沉积腔体237，例如约700sccm；而反应物材料可以介于约10sccm至约1000sccm的流量流入沉积腔体237，例如约200sccm。此外，沉积腔体237的压力可保持在介于约5torr至约600torr之间，例如约10torr，而温度可保持在低于约摄氏600度，例如介于约摄氏350度至约摄氏600度。在一些实施例中，使用恒温工艺温度可维持对扩散界面的控制。举例来说，在一些实施例中，在沉积第一薄层205期间沉积工艺可被控制，使得在用于第一薄层205的第一前驱物材料及第二前驱物材料其沉积期间的第一温度(例如：介于约摄氏650度至约摄氏680度)得以维持。在沉积第二薄层207期间沉积工艺可被控制，使得在第一前驱物材料及第二前驱物材料沉积期间的第二温度(例如：等于或低于摄氏620度)得以维持。当第二薄层沉积于第一薄层上且第二薄层及第一薄层的材料扩散到第一薄层或第二薄层中时，维持第二温度以使材料间的扩散速率可以较好地控制在所需的速率，并较好地控制扩散界面的厚度。举例来说，Si/SiGe扩散界面的厚度可被控制在介于约0.5纳米至约1.5纳米之间。此外，控制用于沉积半导体材料的交替层的沉积工艺，使得所形成的半导体材料的一或多种元素的百分比浓度获得较佳的控制。在一个实施例中，控制工艺使得SiGe层具有在一个范围内的百分比浓度锗(Ge％)，例如20％至60％锗。再者，可控制工艺使得第一薄层205具有例如在3纳米和15纳米之间的厚度，包括端值。然而，如同本技术领域技术人员所将认识到的，这些工艺条件仅用于说明的目的，因为任何合适的工艺条件皆可使用，且均包括于本公开实施例的范围内。
在一个实施例中，在第一薄层205以所欲得到的厚度形成后，可执行一个选择性的吹洗工艺(purging process)以清除沉积腔体237中任何剩余的前驱物材料及/或反应物材料。在其他实施例中，在每个第一薄层205沉积前，举例来说，在其他薄层(例如：第二薄层207)沉积于第一薄层205上之后，选择性的吹洗工艺可被执行以净化沉积腔体237。在其他实施例中，并不会执行选择性的吹洗工艺。
在一些实施例中，为了执行选择性的吹洗工艺，前驱物气体控制器243可被配置来连接并隔离吹洗气体输送系统259，以将吹洗气体输送至沉积腔体237，以便将沉积腔体237中的任何前驱物材料及/或反应物材料自沉积腔体237中清除。控制单元245可指示前驱物气体控制器243解除与第一前驱物输送系统231及第二前驱物输送系统233及/或反应物输送系统235(包含将被自沉积腔体237中清除出去的前驱物及/或反应物材料)的连接，并连接至吹洗气体输送系统259以将吹洗气体输送至沉积腔体237。在一个实施例中，吹洗气体输送系统259可为气体罐或其他向沉积腔体237提供诸如氮气、氩气、氙气或其他非反应性气体的吹洗气体的设施。此外，控制单元245亦可启动真空泵257以便向沉积腔体237提供压力差，以帮助移除任何要自沉积腔体237中清除出去的剩余材料(例如：第一及第二前驱物材料及/或反应物材料)。吹洗气体可与真空泵257一起吹洗沉积腔体237约3秒钟。
在一个实施例中，在第一薄层205沉积于基板101上后，第二薄层207的形成可始于控制单元245发送至前驱物气体控制器243的指令，上述指令将第一前驱物输送系统231及反应物输送系统235连接至沉积腔体237。一旦连接完成，第一前驱物输送系统231反应物输送系统235即可将第一前驱物材料及反应物材料经由前驱物气体控制器243及岐管247输送至喷头249。在控制单元245的控制下，喷头249可接着将第一前驱物材料及反应物材料散布至沉积腔体237内，其中第一前驱物材料及反应物材料可被吸收或互相反应，以在第一薄层205上形成第二薄膜207，其中第一薄膜205先前已形成于基板101上。
在一个实施例中，如图2D进一步所示，为了形成第二薄层207(例如：硅薄层)，第一前驱物材料可以介于约10sccm至约1000sccm的流量流入沉积腔体237，例如约500sccm，而反应物材料可以介于约10sccm至约1000sccm的流量流入沉积腔体237，例如约150sccm。此外，沉积腔体237的压力可保持在介于约5torr至约600torr之间，例如约10torr。然而，如同本技术领域技术人员所将认识到的，这些工艺条件仅用于说明的目的，因为任何合适的工艺条件皆可使用，且均包括于本公开实施例的范围内。在一个实施例中，在沉积第二薄层207(例如：硅薄层)后，可执行选择性的吹洗工艺，而在其他实施例中，可不执行选择性的吹洗工艺。
继续讨论图2D所示的范例，薄层的形成可在控制单元245的控制下持续进行，使得形成在基板101上的第一薄层205(例如：硅锗薄层)及第二薄层207(例如：硅薄层)所组成的交替层可形成超晶格203。在一个实施例中，下一层薄层会形成在先前所形成的薄层中的最上面的薄层，其中先前所形成的薄层中的最上面的薄层为，举例来说，第一薄层205及第二薄层207(例如：硅薄层)中的一个，而下一层薄层则为，举例来说，第一薄层205及第二薄层207(例如：硅薄层)中的另一个。下一层薄层的形成可始于控制单元245发送至前驱物气体控制器243的指令，上述指令将第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235中适当的输送系统连接至沉积腔体237。一旦完成连接，第一前驱物输送系统231、第二前驱物输送系统233及反应物输送系统235中适当的输送系统可将第一前驱物材料、第二前驱物材料及反应物材料中的一种或多种材料，经由前驱物气体控制器243及岐管247输送至喷头249。在控制单元245的控制下，喷头249可接着将第一前驱物材料、第二前驱物材料及反应物材料中的一种或多种适当的材料，散布至沉积腔体237内，其中第一前驱物材料、第二前驱物材料及反应物材料中适当的材料及合适的浓度可被吸收或互相反应，以在先前形成的薄层(例如：第一薄层205及第二薄层207中的一个)上形成下一层薄层(例如：第一薄层205及第二薄层207中的另一个)。
在特定的实施例中，沉积工艺可被控制，举例来说，使得第二薄层207具有固定的厚度，例如介于3纳米至15纳米之间，包括端值。此外，控制单元245可在沉积工艺期间将沉积腔体的温度控制在介于摄氏350度至摄氏600度之间，并进一步控制前驱物材料的温度及百分比浓度一段时间。
在一个实施例中，超晶格203中的第一薄层205(例如：硅锗薄层)及第二薄层207(例如：硅薄层)的形成，可在控制单元245的控制下持续进行，直到形成在基板101上的薄层数量达到预定的数量为止，举例来说，自1层到6层，如4层。在一个实施例中，三层第一薄层205(例如：硅锗薄层)及三层第二薄层207(例如：硅薄层)可以上述的交替方式形成在基板101上，得到图2D所示的结构。尽管未具体出示，但应理解的是，第一薄层205可为任何合适的半导体材料，而第二薄层207可为任何其他合适的材料(例如：硅锗)。亦需理解的是，任何数量的所需薄层(例如：第一薄层205及第二薄层207)可被形成于基板101上。
图2D进一步图示超晶格203的第一部分206，包括形成在第一薄层205及第二薄层207(例如：硅薄层)之间的第一扩散界面283。在一个实施例中，第一扩散界面283形成于第二薄层207沉积在第一薄层205(例如：硅锗薄层)上的工艺期间。此外，第2D示超晶格203的第二部分208，包括形成在第一薄层205及第二薄层207之间的第二扩散界面285。在一个实施例中，第二扩散界面285形成于第一薄层205(例如：硅锗薄层)沉积在第二薄层207(例如：硅薄层)上的工艺期间。第一部分206的第一扩散界面283及第二部分208的第二扩散界面285将于下列进行更详细的讨论。
图2E图示了更加详细的超晶格203(如图2D所示)中的第一部分206。在一个实施例中，第一部分206包括以上述方式形成的第一薄层205(例如：硅锗薄层)。在一个实施例中，第一薄层205(例如：硅锗薄层)可形成为具有固定锗百分比(Ge％)的薄层，锗百分比介于约10％至约60％或50％之间。在其他实施例中，第一薄层205的Ge％具有梯度。第一部分206还包括以上述方式形成的第二薄层207(例如：硅薄层)。
此外，第一部分206包括第一扩散界面283，第一扩散界面283配置于第一薄层205的上方部分与第二薄层207的下方部分之间，第一扩散界面283被形成以作为介于第一薄层205(例如：硅锗薄层)的上方部分与第二薄层207(例如：硅薄层)的下方部分之间的扩散层，且形成于如上所述的第二薄层207沉积在第一薄层205上的工艺期间。在一个实施例中，沉积工艺被控制(例如：使用低于摄氏600度的温度)，使得所形成的第一扩散界面283具有大于0且小于约2纳米的厚度(例如：硅/硅锗陡接面(abruptness))，例如小于约1纳米或小于约0.96纳米。在一个实施例中，所形成的第一扩散界面283具有梯度的百分比，其Ge％介于位于第一薄层205(例如：硅锗薄层)上方部分的约50％，至位于第二薄层207(例如：硅薄层)下方部分的约0％锗之间。在一个实施例中，第一部分206(例如：Si0.5Ge0.5/SixGe1-x/Si)的第一扩散界面283可具有自第一薄层205(例如：Si0.5Ge0.5)经由第一扩散界面283(例如：SixGe1-x)过渡(transition)为第二薄层207(例如：Si)的材料组成。根据此实施例，Si0.5Ge0.5代表第一薄层205的材料组成比例为50％的硅与50％的锗；SixGe1-x代表第一扩散界面283的组成比例为100x％的硅与100(1-x)％的锗，其中当SixGe1-x第一扩散界面283自第一薄层205过渡到第二薄层207时，x也会自0.5变为1；而Si代表第二薄层207的组成比例为100％的硅。然而，任何合适的范围皆可用于本公开实施例。
此外，在一些实施例中，第一薄层205的厚度可与第二薄层207的厚度相同，厚度比为1：1。在其他实施例中，第二薄层207的厚度可不同于第一薄层205的厚度。举例来说，在其他实施例中，Si：SiGe厚度比可为1：1、1：1.2或0.8：1、2：1、2：1.2、1.8：1、1.2：1、1.2：0.8、1.2：1、1.2：0.8或1.2：1。此外，每个分开的第二薄层207可具有与其他第二薄层207不同的厚度，且所有这些厚度比皆可资利用。
图2F图示了更加详细的超晶格203(如图2D所示)中的第二部分208。在一个实施例中，第二部分208包括以上述方式形成的第二薄层207(例如：硅薄层)，且所形成的第二薄层208具有介于约4纳米至约20纳米的范围的厚度，例如约8纳米。第二部分208还包括以上述方式形成的第一薄层205(例如：硅锗薄层)，且所形成的第一薄层205具有介于约4纳米至约20纳米的范围的厚度，例如约8纳米。在一个实施例中，第一薄层205(例如：硅锗薄层)可具有固定锗百分比(Ge％)，锗百分比介于约10％至约60％或50％之间。在其他实施例中，第一薄层205的百分比Ge％可具有梯度。
此外，第二部分208包括第二扩散界面285(例如：图2D的第二扩散界面)，第二扩散界面285配置于第二薄层207的上方部分与第一薄层205的下方部分之间，第二扩散界面285被形成以作为介于第二薄层207(例如：硅薄层)的上方部分与第一薄层205(例如：硅锗薄层)的下方部分之间的扩散层，且第二扩散界面285形成于如上所述的第一薄层205沉积在第二薄层207之上的工艺期间。在一个实施例中，沉积工艺被控制，使得所形成的第二扩散界面285具有小于约2纳米的厚度(例如：硅/硅锗陡接面)，例如小于约1纳米或小于约0.96纳米。在一个实施例中，所形成的第二扩散界面285具有梯度的百分比其Ge％，其Ge％在第二薄层207(例如：硅薄层)的上方部分约为0％Ge，而在第一薄层205(例如：硅锗薄层)的下方部分则介于约10％至约60％或约50％Ge之间。在一个实施例中，第二部分208(例如：Si/SixGe1-x/Si0.5Ge0.5)的第二扩散界面285可具有自第二薄层207(例如：Si)经由第二扩散界面285(例如：SixGe1-x)过渡为第一薄层205(例如：Si0.5Ge0.5)的材料组成。根据此实施例，Si代表第二薄层207的组成比例为100％的硅；SixGe1-x代表第二扩散界面285的组成比例为100x％的硅与100(1-x)％的锗，当SixGe1-x第二扩散界面285自第二薄层207过渡至第一薄层205时，x也会自1变为0.5；而Si0.5Ge0.5则代表第一薄层205的材料组成比例为50％的硅与50％的锗。
在一些实施例中，在超晶格203形成至所需高度及/或形成至所需薄层数后，可执行一或多个选择性工艺。在一些其他实施例中，不会执行任何一个选择性工艺。
回到图2A，在一个实施例中，可对达到所需高度及/或所需薄层数目的超晶格203进行硬遮罩层209的沉积。硬遮罩层209可被沉积在超晶格203的最上层表面上，如图2A所示。在一个实施例中，硬遮罩层209可在沉积腔体中以沉积工艺形成，或以任何其他合适的方法在超晶格203上形成硬遮罩层209。硬遮罩层209可以任何合适的硬遮罩材料来形成，例如氮化硅(silicon nitride)，然而，任何合适的材料皆可用于本公开实施例。
在一个实施例中，可对达到所需高度及/或所需薄层数目的超晶格203进行选择性的快速热退火工艺(rapid thermal annealing,RTA)，以稳定下一层薄层上的预表面原子粒化(pre-surface atom granulation)以及移除出现在界面的非晶(non-crystalline)区域。在一个实施例中，RTA可为原位(in-situ)及等温(isothermal)或等压(isobaric)，使得在RTA工艺期间沉积腔体237的温度可以被控制，以维持与沉积工艺期间相同或不同的温度，例如与沉积工艺相同的温度范围、例如介于摄氏250度至摄氏550度之间、例如在摄氏300度至摄氏500度之间维持200到500秒(包括端值)。然而，任何合适的退火工艺皆可用于本公开实施例。
通过将RTA温度维持在摄氏250度至摄氏550度，位于界面的非晶区域可得到较佳的控制甚或是被移除。特别是，在较高温度(例如：大于约摄氏600度)下，界面不是陡峭的，且在晶圆内存在松散的均匀性(loose uniformity)。此外，在较低温度(例如：低于约摄氏200度或室温)下，界面可能由于非晶区域而产生缺陷。然而，通过将温度保持在约摄氏250度至500度间，可以减少或甚至是移除非晶区域而不产生缺陷。
此外，200至500秒的时间周期被用来帮助移除位于界面的非晶区域。举例来说，如果RTA持续时间小于约200秒，则RTA工艺无法完全移除缺陷，将会使缺陷留在材料内。此外，如果RTA持续时间长于500秒，则RTA可能会在超晶格203中产生不被期望的应力，且可能会降低装置性能。
上述讨论描绘了形成GAA晶体管的中间步骤的多层结构200其形成工艺，如图2A所示。在一个实施例中，在多层结构200中，设置于第一部分206且介于第一薄层205的上方部分与第二薄层207(例如：硅薄层)的下方部分之间，高度控制的第一扩散界面283，以及设置于第二部分208且介于第二薄层207(例如：硅薄层)的上方部分与第一薄层205的下方部分之间，高度控制的第二扩散界面285，为多层结构200提供了改进的蚀刻选择性(etchingselectivity)。在一个实施例中，具有改进的蚀刻选择性的多层结构200使得形成具有基本相同直径的GAA的水平纳米线(NWs)成为可能。这些益处及其他优点将进行更详细的讨论，参考剩余的附图，下列对自多层结构200形成GAA晶体管的描述将使这些益处及其他优点变得显而易见。
图3A图示图案化工艺的实施例，在硬遮罩层209沉积于多层结构200的最上层表面后(如图2A所示)，上述图案化工艺被执行以在多层结构200中形成沟槽301。在一些实施例中，微影技术被用来图案化硬遮罩层209。一般而言，光阻材料(未图示)被沉积在硬遮罩层209上。光阻材料被以辐射(例如：光)经由图案化的标线片(reticle)照光(曝光)，以在光阻材料中被曝露在能量下的部分引起反应。光阻材料被显影(develop)以移除部分的光阻材料，其中剩余的光阻材料会自后续工艺步骤(例如：蚀刻)中保护其下方的材料。
在图3A中，在对多层结构200执行蚀刻工艺后，超晶格203的剩余区域及下方的基板101会形成鳍片，例如第一鳍片303a及第二鳍片303b(一起被称为鳍片303)。如图3A中所见，鳍片303包括超晶格203的部分(例如：第一薄层205(例如：硅锗薄层)的部分以及第二薄层207(例如：硅薄层)的部分)，以及基板101的部分。如下列详加讨论的，鳍片303将为一或多个n型FinFET及/或p型FinFET形成水平纳米线(nanowires,NWs)。虽然图3A显示两个鳍片(即第一鳍片303a及第二鳍片303b)，但应该理解的是，任何合适的鳍片数量以及鳍片类形均可用于本公开实施例。
图3B根据本公开实施例出示浅沟槽隔离(shallow trench isolations,STIs)313的形成。在图3B中，介电绝缘材料沉积于相邻的鳍片303之间的沟槽301以形成浅沟槽隔离313。浅沟槽隔离313可由合适的介电材料制成，例如氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(fluoride-doped silicate glass,FSG)、低k值介电质(例如：碳掺杂的氧化物(porous carbon doped silicon dioxide))、极低k值介电质(例如：多孔碳掺杂的二氧化硅)、聚合物(例如：聚酰亚胺(polyimide))、其组合等。在一些实施例中，浅沟槽隔离313经由诸如化学气相沉积(CVD)、流动式化学气相沉积(flowable CVD,FCVD)或旋转涂布玻璃(spin-on-glass)工艺的工艺形成，然而，任何合适的工艺均可用于本公开实施例。随后，浅沟槽隔离313可进行一或多个硬遮罩移除工艺，以及用于移除浅沟槽隔离313在鳍片303的顶部表面延伸的部分的工艺，举例来说，上述工艺可为蚀刻工艺、化学机械研磨(chemicalmechanical polishing,CMP)等。
在图3C中，鳍片303的侧壁通过掘入(recess)浅沟槽隔离313而曝露。在一个实施例中，利用鳍片303作为蚀刻遮罩，以一或多个选择性蚀刻工艺掘入浅沟槽隔离313。举例来说，以一或多个蚀刻工艺掘入浅沟槽隔离313。掘入的深度取决于超晶格203的高度。在一个实施例中，进行掘入直到会使最底部的第一薄层205曝露的深度为止。或者，最底部的第一薄层205(例如：SiGe薄层)可保留在浅沟槽隔离313的上部表面的下方，且将于下列进行更详细的讨论。
参考图4A，虚拟栅极(dummy gate)氧化层401被形成于曝露的鳍片303上。在一些实施例中，虚拟栅极氧化层401可以下列的方法形成：热氧化(thermal oxidation)、溅镀(sputtering)或其他任何已知及已用于本技术领域的虚拟栅极氧化层401形成方法。在一些实施例中，虚拟栅极氧化层401可用与浅沟槽隔离313相同的材料来形成。在其他实施例中，虚拟栅极氧化层401可以一或多个合适的介电质材料制成，例如氧化硅、氮化硅、低k值介电质(例如：碳掺杂的氧化物)、极低k值介电质(例如：多孔碳掺杂的二氧化硅)、聚合物(例如：聚酰亚)、其组合等。在其他实施例中，虚拟栅极氧化层401包括具有高介电常数(例如：高于3.9)的介电材料。上述材料可包括氮化硅、氮氧化物、金属氧化物如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx等，或其组合及多层结构。
来到图4B，虚拟金属层411被沉积于虚拟栅极氧化层401(图示于图4A)上。在一个实施例中，虚拟金属层411为导电材料且可自一个群中选择，上述群包括多晶硅(polycrystalline-silicon,poly-Si)、多晶硅锗(poly-crystalline silicon-germanium,poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属。在一个实施例中，虚拟金属层411可以下列方法沉积：物理气相沉积(PVD)、化学气相沉积(CVD)、溅镀沉积(sputter deposition)及其他本技术领域已知及已用于沉积导电材料的技术。其他导电或非导电材料亦可用于本公开实施例。虚拟金属层411的顶部表面可在沉积虚拟金属层411后进行平坦化。
第一硬遮罩层413经由诸如CVD或旋转涂布玻璃工艺的工艺来沉积在虚拟金属层411上，然而任何合适的工艺均可用于本公开实施例。在一个实施例中，第一硬遮罩层413可为氧化层(例如：氧化硅)且可具有自约至约
Figure BDA0002056133500000222
的厚度。第二硬遮罩层415经由诸如CVD或旋转涂布玻璃工艺的工艺来沉积在第一硬遮罩层413上，然而任何合适的工艺均可用于本公开实施例。在一个实施例中，第二硬遮罩层415可为氮化物(例如：氮化硅)。第二硬遮罩层415可具有自约
Figure BDA0002056133500000232
至约
Figure BDA0002056133500000231
的厚度。第一硬遮罩层413及第二硬遮罩层415被图案化，以在虚拟金属层411上形成虚拟栅极硬遮罩层堆叠(dummy gate hardmask layerstack)417。在一个实施例中，使用虚拟栅极硬遮罩层堆叠417来执行多晶硅(polysilicon)蚀刻及虚拟氧化物移除工艺，以图案化虚拟金属层411及虚拟栅极氧化层401。在图案化中，虚拟金属层411的部分及虚拟栅极氧化层401的部分自鳍片303的源极/漏极区域被移除，而虚拟金属层411的部分及虚拟栅极氧化层401的部分留在鳍片303的通道区域上，以形成虚拟金属栅极电极412，如图4B所示。虚拟金属栅极电极412包括图案化的虚拟金属层411，以及被配置于虚拟金属层411之下的图案化的虚拟栅极氧化层401(图示于图4A)。虚拟金属栅极电极412及虚拟栅极硬遮罩层堆叠417共同形成虚拟金属栅极堆叠419。
虚拟金属栅极堆叠419将用于自鳍片303的曝露部分定义及形成源极/漏极区域。虚拟金属栅极堆叠419将接着被移除，以允许继续执行自鳍片303的中心部分定义及形成通道区域的工艺，如下所述。
在图4C中，在形成NFET的实施例中，执行第一薄层205(例如：硅锗薄层)的移除工艺。在移除第一薄层205(在图4C中以虚线表示)后，第二薄层207留在鳍片303中。在第一薄层205以硅锗(SiGe)形成且第二薄层207以硅(Si)形成的一个实施例中，第一薄层205可被移除，例如以NMOS硅锗移除工艺移除。在一些实施例中，移除工艺可使用对硅锗蚀刻速率高于硅的蚀刻剂，例如NH4OH：H2O2：H2O(过氧化氢混和物ammonia peroxide mixture,APM)、H2SO4+H2O2(硫酸过氧化物混和物sulfuric acid peroxide mixture,SPM)等。其他合适的工艺及材料均可用于本公开实施例。此蚀刻工艺移除第一薄层205。如此，用于n型装置的第一纳米线407自鳍片303形成。在一个实施例中，在蚀刻后，最底部的第一薄层205(例如：硅锗薄层)可留存在浅沟槽隔离313的上表面之下，作为鳍片303a及鳍片303b的应力层(stress layer)，以提供鳍片材料的某些应变(strain)或松弛(relaxation)。
此外，虽然未具体图示，但为了形成PFET装置，执行在个别鳍片(未图示)的第二薄层207(例如：硅层)移除工艺。在一些实施例中，在移除第二薄层207(例如：硅层)后，第一薄层205(例如：硅锗薄层)留在鳍片303中。在第一薄层205以硅锗(SiGe)形成而第二薄层207以硅(Si)形成的实施例中，第二薄层207可被移除，例如以PMOS硅移除工艺移除。在一些实施例中，移除工艺可使用湿式蚀刻，上述湿式蚀刻可以氢氧化四甲基铵(tetramethylammonium hydroxide,TMAH)等为之。其他合适的工艺及材料均可用于本公开实施例。此蚀刻工艺移除第二薄层207。如此，用于p型装置的第二纳米线405(未具体图示)自鳍片形成。在一个实施例中，在执行硅移除工艺后，最底部的第二薄层207(例如：硅薄层)可留存在鳍片303a及鳍片303b之间的浅沟槽隔离313的上表面之下。
再者，虽然未具体图示，但应当理解的是，NFET装置可形成自鳍片303中的任何一个，或是PFET装置可形成自鳍片303中的任何一个。虽然未具体图示，但亦须理解的是，NFET装置可形成自鳍片303中的其中一个，且PFET装置可形成自鳍片303中的另一个。举例来说，根据一个实施例，通过对第一鳍片303a中的第一薄层205(例如：硅锗薄层)执行第一移除工艺(例如：上述的NMOS硅锗移除工艺)，使得第二薄层207(例如：硅薄层)留存于第一鳍片303a中，可在第一鳍片303a中形成NFET装置。如此，用于n型装置的第一纳米线407被形成于第一鳍片303a。此外，可在第二鳍片303b(第一鳍片303a被遮盖)中执行用于第二薄层207(例如：硅薄层)的第二移除工艺(例如：上述的PMOS硅移除工艺)，使得第一薄层205(例如：硅锗薄层)留存于第二鳍片303b。如此，用于p型装置的第二纳米线405形成于第二鳍片303b。
现在参考图4D，间隔层431被沉积在虚拟金属栅极堆叠419、鳍片303及浅沟槽隔离313的上部表面上。在一个实施例中，间隔层431以氮化硅(SiN)形成，且可具有单层结构。在其他实施例中，间隔层431可具有包括复数薄层的复合结构。举例来说，氮化硅层可被形成在氧化硅层上。在一个实施例中，间隔层431可被顺应性地(conformally)形成在鳍片303的外延源极/漏极区域、虚拟金属栅极堆叠419的侧壁及上方表面、以及浅沟槽隔离313的上方表面上。在一个实施例中，间隔层431形成可通过下列的方法：原子层沉积(atomic layerdeposition,ALD)、化学气相沉积(CVD)等或其组合。
现在参考图4E，图4D的间隔层431被图案化以沿着虚拟金属栅极堆叠419的侧壁形成侧壁间隔物441，并形成第一鳍片303a的第一纳米线间隔物409a以及第二鳍片303b的第二纳米线间隔物409b。第一纳米线间隔物409a及第二纳米线间隔物409b将于此共同被称为纳米线间隔物409。在一个实施例中，非等向性(anisotropic)蚀刻工艺被用来移除装置的水平部分上的间隔层431，以及移除沿着虚拟金属栅极堆叠419的侧壁的间隔层431。因为装置的水平部分上的间隔层431的厚度以及沿着鳍片303的侧壁的间隔层431的厚度之间存在着差异，因此间隔层431沿着虚拟金属栅极堆叠419的侧壁留下，进而形成侧壁间隔物441，尽管鳍片303的侧壁及顶部表面曝露在源极/漏极区域中。在一个实施例中，所形成的剩余的纳米线间隔物409具有介于约6纳米至约7纳米之间的厚度。
图5A根据本公开实施例，图示沿着虚拟金属栅极堆叠419的相对侧，分别形成在第一鳍片303a的曝露部分以及第二鳍片303b的曝露部分的外延第一源极/漏极区域503a以及外延第二源极/漏极区域503b的形成。在源极/漏极区域中使用外延生长材料允许源极/漏极区域在通道区中施加应力。用于外延第一源极/漏极区域的材料可因应n型及p型FinFET而变化，使得一种类型的材料用于n型FinFET以在通道区中施加张应力(tensile stress)，而另一种材料类型则用于p型FinFET以施加压应力(compressive stress)。举例来说，SiP或SiC可用于形成n型FinFET，而SiGe或Ge则可用于形成p型FinFET。然而，任何合适的材料皆可用于本公开实施例。
尽管没有具体图示，但在将不同材料用于n型装置及p型装置的实施例中，可能希望在对其中一个(例如：p型鳍片)形成外延材料时，遮蔽另一个(n型鳍片)，并为另一个重复此工艺。第一纳米线407的外延第一源极/漏极区域可通过布植工艺进行掺杂以布植适当的掺杂物，或在材料成长时以原位掺杂(in-situ doping)为之。在一些实施例中，外延第一源极/漏极区域以SiC或SiP形成，并掺杂磷(phosphorus,P)以形成n型FinFET装置，而外延第二源极/漏极区域则以SiGe或Ge形成，并掺杂硼(boron,B)以形成p型FinFET装置。
在图5B中，第一层间(inter-layer)介电(ILD)层513被形成位于在虚拟金属栅极堆叠419的两侧的外延源极/漏极区域503之上。在一些实施例中，第一ILD层513可包括氧化硅、氮化硅等或其组合。第一ILD层513可通过CVD、高密度等离子体(high density plasma,HDP)等或其组合来形成。尽管未直接图示于图5B，但第二ILD层515形成在虚拟金属栅极堆叠419的相对侧上的外延源极/漏极区域503上方。
随后，第一ILD层513可被平坦化以与虚拟金属栅极堆叠419的顶部表面(显示于图5A)基本上共面(coplanar)，进而暴露虚拟金属栅极堆叠419的顶部表面。在一个实施例中，举例来说，可通过CMP平坦化第一ILD层513，以移除第一ILD层513的一部分。在其他实施例中，可使用其他平坦化技术，例如蚀刻。
一旦第一ILD层513形成于外延源极/漏极区域503上，且虚拟金属栅极堆叠419的顶部表面被曝露出来，则虚拟金属栅极电极412及虚拟栅极硬遮罩层417(显示于图5A)会在一或多个蚀刻步骤中被移除。蚀刻步骤可对虚拟金属栅极电极412及虚拟栅极氧化层401的材料具有选择性，其中蚀刻可为干式或湿式蚀刻。在蚀刻虚拟金属栅极电极412期间，虚拟栅极氧化层401可作为蚀刻停止层。在虚拟金属栅极电极412被移除后，可接着蚀刻虚拟栅极氧化层401。一个开口在由第一ILD层513覆盖的源极/漏极区域之间形成，并曝露出图案化的鳍片303的通道区域，如图5B所示。
在图5C中，根据在鳍片303的相应的源极/漏极区域执行的NMOS移除工艺，对鳍片303的曝露的通道区域部分执行相似的工艺，如上述关于图4C所述。在形成NFET装置的实施例中，第一薄层205(例如：硅锗薄层)的移除工艺于鳍片303的通道区域部分中执行。在移除第一薄层205(例如：SiGe层)(以虚线示于图5C中)后，第一扩散界面283的部分、第二扩散界面285的部分及第二薄层207(例如：Si层)留存于鳍片303中，并在本文中称为第一纳米线407。每个第一纳米线407包括核心(core)结构，以及由第二薄层207的剩余材料、第一扩散界面283及第二扩散界面285所形成的鞘层(sheath layer)。第一纳米线407的核心结构及鞘层并未在图5C中具体示出，但将于后续进行更详细的讨论。
在第一薄层205由硅锗(SiGe)形成且第二薄层207由硅(Si)形成的实施例中，第一薄层205可被移除，例如以NMOS硅锗移除工艺进行移除。在一些实施例中，移除工艺可使用对硅锗蚀刻速率高于硅的蚀刻剂，例如NH4OH：H2O2：H2O(过氧化氢混和物ammonia peroxidemixture,APM)、H2SO4+H2O2(硫酸过氧化物混和物sulfuric acid peroxide mixture,SPM)等。其他合适的工艺及材料均可用于本公开实施例。此蚀刻工艺移除第一薄层205(例如：硅锗薄层)。如此，用于n型装置的第一纳米线407自鳍片303形成。
此外，虽然未具体图示，但为了形成PFET装置，根据在鳍片303的相应的源极/漏极区域执行的PMOS移除工艺，对个别鳍片的曝露的通道区域部分执行工艺，如上述关于图4C所述。在形成PFET装置的实施例中，在鳍片303的通道区域部分中执行第二薄层207(例如：硅薄层)的移除工艺。根据一个实施例，在移除第二薄层207(例如：硅薄层)后，第一扩散界面283的部分、第二扩散界面285的部分及第一薄层205(例如：硅锗薄层)留存在鳍片303中，并在本文中称为第二纳米线405(未具体图示)。每个第二纳米线405包括核心结构，以及由第一薄层205的剩余材料、第一扩散界面283及第二扩散界面285所形成的鞘层。
在第一薄层205(例如：硅锗薄层)由硅锗(SiGe)形成且第二薄层207(例如：硅薄层)由硅(Si)形成的实施例中，第二薄层207可被移除，例如以PMOS硅移除工艺进行移除。在一些实施例中，移除工艺可使用湿式蚀刻，上述湿式蚀刻可以氢氧化四甲基铵(tetramethylammonium hydroxide,TMAH)等为之。其他合适的工艺及材料均可用于本公开实施例。此蚀刻工艺移除第二薄层207。如此，用于p型装置的第二纳米线405(未具体图示)自鳍片303形成。
再者，虽然未具体图示，但应当理解的是，NFET装置可形成在通道区域中的鳍片303中的任何一个，或是PFET装置可形成在通道区域中的鳍片303中的任何一个。虽然未具体图示，但亦须理解的是，NFET装置可形成在通道区域中的鳍片303中的其中一个，且PFET装置可形成在通道区域中的鳍片303中的另一个。在以上于第一鳍片303a的源极/漏极区域中形成NFET装置的范例后(如图4C所示)，NFET装置同样地形成在第一鳍片303a的通道区域。举例来说，根据一个实施例，通过对第一薄层205(例如：硅锗薄层)执行第一移除工艺(例如：上述的NMOS SiGe移除工艺)，可在第一鳍片303a的通道区域形成NFET装置。第一移除工艺可在第一鳍片303a的通道区域中执行，使得第二薄层207(例如：硅薄层)留存于第一鳍片303a。如此，用于n型装置的第一纳米线407形成于第一鳍片303a中。此外，在以上于第二鳍片303b的源极/漏极区域中形成PFET装置的范例后(如图4C所示)，根据一个实施例，通过对第二薄层207(例如：硅薄层)执行第二移除工艺(例如：上述的PMOS Si移除工艺)，PFET装置同样地形成在第二鳍片303b的通道区域。第二移除工艺可在第二鳍片303b的通道区域中执行，使得第一薄层205(例如：硅锗薄层)留存于第二鳍片303b。如此，用于p型装置的第二纳米线405形成于第二鳍片303b中。
在图5D中，金属栅极电极531在由于移除虚拟金属栅极堆叠419所空出的空间中，形成于鳍片303的曝露的通道区域部分以及侧壁间隔物441上。金属栅极电极531可包括栅极介电层及金属栅极结构。栅极介电层可为界面介电质(interfacial dielectric,ILD)，且形成于第一纳米线407(显示于图5C)的源极区域及漏极区域的暴露的部分上方。界面介电质可为通过诸如热氧化、ALD、CVD等形成的氧化物等。栅极介电层可进一步包括高k值介电层，上述高k值介电层顺应性地(conformally)形成在ILD的顶部表面上，且沿着侧壁间隔物441形成并形成在界面介电质上。高k值介电层可具有高于约7.0的k值，且可包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)及其组合的金属氧化物或硅酸盐。高k值介电层的形成方法可包括ALD、CVD、分子束沉积(Molecular-Beam Deposition,MBD)等或其组合。其他实施例考虑了用于栅极介电层的其他材料，例如非高k值的材料。
金属栅极结构形成于栅极介电层上，以形成金属栅极电极531。金属栅极结构可为多层结构。举例来说，金属栅极结构可包括顺应性地形成于栅极介电层上的覆盖层、顺应性地形成于覆盖层上的功函数调整层(work function tuning layer)以及形成于功函数调整层上的含金属材料(例如：金属)，并填满由于移除虚拟金属栅极堆叠419所空出的空间。在一个范例中，覆盖层可包括在以ALD、CVD等形成的TiN等所形成的栅极介电层上的第一子层，以及在以ALD、CVD等形成的TaN等所形成的第一子层上的第二子层。功函数调整层可使用ALD、CVD等由TiAl、TiN等来形成。含金属材料可为使用CVD、物理气相沉积(PVD)等或其组合所沉积的钨(tungsten,W)、铝(aluminum,Al)、钴(cobalt,Co)、钌(ruthenium,Ru)或其组合等。
接着，可执行平坦化工艺(例如：CMP)，以移除金属栅极结构及栅极介电层的多余部分，其结果即为图5D所示的结构，其中上述多余部分位在ILD的顶部部分上方。
前述讨论描述了自图2A所示的多层结构200形成n型GAA晶体管的工艺。在一个实施例中，多层结构200在低温下形成。举例来说，例如，多层结构200在低于约摄氏600度的温度下形成，例如在约摄氏300度至500度之间，包括端值。在此温度范围内形成多层结构，会允许多层结构200的第一薄层205与第二薄层207(例如：硅薄层)之间的第一扩散界面283及第二扩散界面285被置于高度控制之下。举例来说，在高度控制下形成的界面为多层结构200提供改进的蚀刻选择性。通过改进的蚀刻选择性，可自多层结构200形成水平GAA晶体管的纳米线，使得NWs(纳米线)具有基本相同的直径。这些益处及优点将于下列实施例的描述中进行更加详细的讨论且将会变得更加显而易见，下列实施例包括参考剩余附图的形成多层结构200的实施例及参考剩余附图的自多层结构200形成GAA晶体管的实施例。
图6根据本公开实施例图示n型装置(例如：图6的GAA NFET 609)的通道区域的截面图，以及p型装置(例如：先前曾描述但未在其他附图中具体出示的GAA PFET)的通道区域的截面图。根据上述一个或多个实施例，图6所示的这些装置通过改进的蚀刻选择性，形成自一或多个多层结构200。改进的蚀刻选择性及形成装置的实施例使得所形成的装置的纳米线具有基本相等的直径。
图6图示通过栅极全环(gate all around,GAA)晶体管装置的通道区域的金属栅极结构531的中心(即图5D所示的虚线AA’)的截面图。图6所示的GAA晶体管装置包括形成栅极全环(GAA)晶体管的n型装置以及栅极全环(GAA)晶体管的p型装置的实施例。在图6中，围绕纳米线607的堆叠及纳米线605的堆叠的金属闸结构531仅有一部分被图示，且为了使说明清晰易懂，侧壁间隔物441并未图示于图6中。根据本文描述的一些实施例，NFET609包括水平的硅纳米线607的堆叠，其中金属栅极电极531顺应性地形成在GAA晶体管的通道区域中。
在一个形成水平的硅纳米线607的堆叠且延续自上述图5C的实施例中，在移除第一薄层205(如图5C的虚线所示)后，每个第一纳米线407包括由具有第一直径D207的第二薄层207(例如：硅薄层)的半导体材料所形成的硅纳米线核心结构407Core。在一个实施例中，第一直径D207为约3纳米至约20纳米，或约8纳米。
在一个实施例中，在移除第一薄层205后，第一扩散界面283的鞘层680的第一部分683位于硅纳米线核心结构407Core的面向基板101的一侧上。在一个实施例中，鞘层680的第一部分683的厚度(例如：Si/SiGe陡接面)小于约2nm，例如小于约1nm，或小于约0.96nm。鞘层680的第一部分683具有与第一扩散界面283相同的特征特性(featurecharacteristics)。举例来说，鞘层680的第一部分683具有与第一扩散界面283相同的渐变(graded)半导体材料(例如：Ge％SiGe)。在一个实施例中，鞘层680的第一部分683具有50％至0％的梯度百分比浓度的锗。鞘层680的第一部分683中具有较高梯度百分比浓度(例如：50％硅锗)的一侧背离硅纳米核心结构407Core(例如：硅核心)，而鞘层680的第一部分683中具有较低梯度百分比浓度(例如：0％硅锗)的相对侧则面向硅纳米核心结构407Core(例如：硅核心)。
此外，当移除第一薄层205(例如：硅锗薄层)时，由第二扩散界面285的剩余材料形成的鞘层680的第二部分685位在硅纳米线核心结构407Core的背离基板101的相对侧上。在一个实施例中，鞘层680的第二部分685具有小于约2纳米的厚度(Si/SiGe陡接面)，例如小于约1纳米，或小于约0.96纳米。鞘层680的第二部分685具有与第二扩散界面285相同的特征特性。举例来说，鞘层680的第二部分685具有与第二扩散界面285相同的渐变半导体材料(例如：Ge％SiGe)。举例来说，鞘层680的第二部分685具有自约0％至约60％梯度百分比浓度的锗，例如，随着自鞘层680的第二部分685的一侧延伸至另一侧而由50％锗变为0％锗。在一个实施例中，鞘层680的第二部分685具有50％至0％的梯度百分比浓度的锗。鞘层680的第二部分685中具有较高梯度百分比浓度(例如：50％硅锗)的一侧背离纳米线核心(例如：硅核心)，而鞘层680的第二部分685中具有较低梯度百分比浓度(例如：0％硅锗)的相对侧则面向纳米线核心结构407Core(例如：硅核心)。鞘层680及纳米线核心结构407Core的其他材料、梯度百分比浓度位准(level)及特征厚度，亦可基于用于形成多层结构200的一或多个实施例而实现。
根据一个实施例，NMOS装置609的鞘层680可具有自纳米线核心407Core(例如：硅核心)径向向外经由鞘层680(例如：SixGe1-x)过渡至由第一薄层205(例如：Si0.5Ge0.5)形成的剩余覆盖层的材料组成。根据此实施例，硅代表纳米线核心407Core的组成比例为100％硅；SixGe1-x代表鞘层680的组成比例为100x％硅与100(1-x)％锗，其中x随着鞘层680自纳米线核心407Core延伸至由第一薄层205形成的剩余覆盖层而自1变为0.5；而Si0.5Ge0.5代表由第一薄层205形成的剩余覆盖层的材料组成比例为50％硅与50％锗。
根据本文所描述的一些实施例，金属栅极电极531顺应性地形成在GAA晶体管的通道区域中并围绕着堆叠。在一个实施例中，水平GAA第一纳米线407形成为具有介于约3纳米与约20纳米之间的直径D207，例如约8纳米。在一个实施例中，硅纳米线的直径可小于8-9纳米。在一个实施例中，所形成的NMOS FET具有3个或更多个水平第一纳米线407，其中源极/漏极区域具有磷或砷掺杂。
图6进一步图示p型装置实施例的通道区域的截面图，上述p型装置形成为栅极全环(GAA)晶体管。PFET 603并未在其他附图中具体出示；然而，上述关于GAA晶体管的先前附图已描述了p型装置。根据本文描述的一些实施例，PFET 603包括水平的纳米线605(例如：第二纳米线405)的堆叠，其中金属栅极电极531顺应性地形成在GAA晶体管的通道区域中。
在一个实施例中，为了形成水平的纳米线605的堆叠并延续上述的图5C，在移除第二薄层207(未具体出示)后，每个第二纳米线405包括由第一薄层205(例如：硅锗薄层)的剩余材料所形成的硅锗纳米线核心结构405Core，并具有第二直径D205。在一个实施例中，硅锗纳米线核心结构405Core具有第二直径D205。在一个实施例中，第二直径D205为约3纳米至约20纳米，或约8纳米。
在移除第二薄层207(例如：硅层)后，鞘层690的第一部分695在硅锗纳米线核心结构405Core面向基板101的一侧上由第二扩散界面285的剩余材料所形成。在一个实施例中，鞘层690的第一部分695的厚度(例如：Si/SiGe陡接面)小于约2nm，例如小于约1nm，或小于约0.96nm。鞘层690的第一部分695具有与第二扩散界面285相同的特征特性。
此外，当移除第二薄层207(例如：硅薄层)时，由第一扩散界面283的剩余材料形成的鞘层690的第二部分693位在硅锗纳米线核心结构405Core的背离基板101的相对侧上。在一个实施例中，鞘层690的第二部分693具有小于约2纳米的厚度(Si/SiGe陡接面)，例如小于约1纳米，或小于约0.96纳米。鞘层690的第二部分693具有与第一扩散界面283相同的特征特性。鞘层690及硅锗纳米线核心结构405Core的其他材料、梯度百分比浓度电平及特征厚度，亦可基于用于形成多层结构200的一或多个实施例而实现。
根据一个实施例，PMOS装置603的鞘层690可具有自纳米线核心405Core(例如：硅锗核心)径向向外经由鞘层690(例如：SixGe1-x)过渡至由第二薄层207(例如：Si)形成的剩余覆盖层的材料组成。根据此实施例，Si0.5Ge0.5代表纳米线核心405Core的组成比例为50％硅与50％锗；SixGe1-x代表鞘层690的组成比例为100x％硅与100(1-x)％锗，其中x随着鞘层690自纳米线核心405Core延伸至由第二薄层207形成的剩余覆盖层而自0.5变为1；而Si代表由第二薄层207形成的剩余覆盖层的组成比例为100％硅。
尽管图6中仅显示了两个装置，但应该理解的是，可自多层结构200形成任何数量的n型装置及任何数量的p型装置。举例来说，在参考图5D的实施例中，n型装置(例如：NFET609)可形成于鳍片303中，而在另一个实施例中，p型装置(未具体图示)可形成自鳍片303。亦须理解的是，通过使用上述一或多个实施施例，任何数量的n型装置及任何数量的p型装置可形成自相同的多层结构200。举例来说，在参考图5D的另一个实施例中，n型装置(例如：NFET 609)可形成于鳍片303a中，而p型装置(未具体图示)可形成自第二鳍片303b。如上所述，如图5D所示的n型装置的NFET 609为栅极全环(GAA)晶体管。
前述讨论描述了用于形成栅极全环(GAA)晶体管的n型装置(例如：NFET 609)，以及形成栅极全环(GAA)晶体管的p型装置(例如：PFET 603)的工艺。一个实施例中，所形成的NFET 609的水平纳米线NWs及PFET 603的水平纳米线NWs具有基本相同的直径。在一个实施例中，在PFET 603的第二纳米线405周围形成有“一体成型(all-in-one)”的硅覆帽(Sicap)。尽管未在图6中具体图示，但将于下列更加详细地讨论硅覆帽。这些益处及优点将于下列实施例的描述中进行更加详细的讨论且将会变得更加显而易见，下列实施例包括参考剩余附图的自多层结构200形成晶体管的实施例。
图7图示另一实施例，可用于减少界面的厚度。在此实施例中，并非利用降低的温度，而是形成递变层(graded layer)。
在图7中，超晶格203的第一薄层205(例如：硅锗薄层)可被形成为相同半导体材料的两个或多个梯度层(gradient layer)中的第一递变层700，每个梯度层具有半导体材料元素的一个浓度百分比。在一个实施例中，如图7所示，第一递变层700可被形成为第一半导体材料(例如：硅锗)的递变层，包括具有第一梯度百分比的第一梯度层701(例如：据有第一百分比锗的硅锗)、具有第二梯度百分比的第二梯度层703(例如：据有第二百分比锗的硅锗)以及具有第三梯度百分比的第三梯度层705(例如：据有第三百分比锗的硅锗)。
在一个实施例中，第一梯度层701、第二梯度层703及第三梯度层705可形成为第一递变层700的一部分。举例来说，第二梯度层703可被形成为第一递变层700的中间部分，被设置于第一递变层700的外部部分之间(例如：第一梯度层701及第三梯度层705之间)。在一个实施例中，第一递变层700的中间部分的第二梯度百分比(例如：第二百分比的锗)可以大于第一递变层700的外部部分的第一梯度百分比(例如：第一百分比的锗)及第三梯度百分比(例如：第三百分比的锗)。举例来说，第一递变层700(例如：硅锗)的中间部分可具有约50％锗原子％的梯度百分比，而第一递变层700的外部部分则可具有约15％锗的梯度百分比。然而，应理解的是，所形成的第一递变层700可包括任何合适的梯度层数量，以及具有任何合适梯度百分比数目的任何合适材料。
继续参考图7，在一个实施例中，第一递变层700的形成可始于控制单元245并由控制单元245控制，使得喷头249可将第一前驱物材料、第二前驱物材料及反应物材料散布至沉积腔体237内，如上所述且如图2D所示，其中第一前驱物材料、第二前驱物材料及反应物材料可彼此间吸收及反应，以形成第一半导体材料(例如：硅锗)的第一梯度层701，并具有第一百分比浓度的锗(例如：1st％锗)。第一百分比浓度可为介于约5％至约30％的百分比，例如约20％，或约15％。在一个实施例中，如图7所示，为了形成具有1st％锗(例如：15％)的第一梯度层701，第一前驱物材料可用介于约50sccm至约1000sccm的流量率流入沉积腔体237，例如以约600sccm的流量率流入；第二前驱物材料可用介于约10sccm至约1000sccm的流量率流入沉积腔体237，例如以约200sccm的流量率流入；而反应物材料则可用介于约50sccm至约600sccm的流量率流入沉积腔体237，例如以约100sccm的流量率流入。此外，沉积腔体237可将压力保持在介于约5torr至约600torr之间，例如约20torr；以及将温度保持在介于约摄氏350度至约600之间，例如约摄氏400度。在其他实施例中，温度可介于约摄氏650度至约680之间。然而，如同本技术领域技术人员所将认识到的，这些工艺条件仅用于说明的目的，因为任何合适的工艺条件皆可使用，且均包括于本公开实施例的范围内。在一个实施例中，第一梯度层701被形成为具有介于约1纳米至约10纳米之间的厚度Th701，例如约3纳米。在一些实施方案中，使用多个温度范围允许对扩散界面保持更好的控制。
为了形成具有2nd％锗(例如：50％)的第二梯度层703，第一前驱物材料可用介于约50sccm至约1000sccm的流量率流入沉积腔体237，例如以约700sccm的流量率流入；第二前驱物材料可用介于约50sccm至约1000sccm的流量率流入沉积腔体237，例如以约100sccm的流量率流入；而反应物材料则可用介于约10sccm至约500sccm的流量率流入沉积腔体237，例如以约80sccm的流量率流入。此外，沉积腔体237可将压力保持在介于约5torr至约600torr之间，例如约10torr；以及将温度保持在介于约摄氏350度至约620之间，例如约摄氏600度或380度。然而，如同本技术领域技术人员所将认识到的，这些工艺条件仅用于说明的目的，因为任何合适的工艺条件皆可使用，且均包括于本公开实施例的范围内。在一个实施例中，第二梯度层703被形成为具有介于约4纳米至约20纳米之间的厚度Th703，例如约6纳米。
在一个实施例中，为了形成具有3rd％锗(例如：15％)的第三梯度层705，第一前驱物材料可用介于约50sccm至约1000sccm的流量率流入沉积腔体237，例如以约600sccm的流量率流入；第二前驱物材料可用介于约50sccm至约1000sccm的流量率流入沉积腔体237，例如以约200sccm的流量率流入；而反应物材料则可用介于约10sccm至约500sccm的流量率流入沉积腔体237，例如以约100sccm的流量率流入。此外，沉积腔体237可将压力保持在介于约5torr至约600torr之间，例如约10torr；以及将温度保持在介于约摄氏350度至约600之间，例如约摄氏400度。然而，如同本技术领域技术人员所将认识到的，这些工艺条件仅用于说明的目的，因为任何合适的工艺条件皆可使用，且均包括于本公开实施例的范围内。在一个实施例中，第三梯度层705被形成为具有介于约1纳米至约10纳米之间的厚度Th705，例如约3纳米。其中，第一梯度层701、第二梯度层703及第三梯度层705的厚度总和为厚度Th700。
通过形成所述的第一梯度层701、第二梯度层703及第三梯度层705，相邻于第二薄层207(例如：硅薄层)的浓度，例如锗浓度，得以降低。如此一来，因为这个降低的浓度，任何锗在后续穿过边界的扩散也随之减少，进而帮助降低薄层间界面的厚度。
图8图示用于在p型装置中形成硅锗纳米线605’(例如：图6中的PFET603的纳米线605)的另一个实施例，包括复合鞘层(未具体图示于图6)，其在形成期间为硅锗纳米线605’提供更稳健的结构。图8图示了在第二薄层207(例如：硅薄层)基本上都在PMOS硅移除工艺期间被移除后，所形成的所得硅锗纳米线605’的更为详细的附图，如同上述一些实施例中关于图2E、图2F、图4C及图5C所讨论的。
为了形成水平的纳米线605’的堆叠并继续参考上述图5C，在移除第二薄层207(未具体图示)后，每个硅锗纳米线605’包括形成自第一薄层(例如：硅锗薄层)之一的剩余材料的核心结构405Core，并具有第二直径D205。
在移除第二薄层207(例如：硅层)后，复合鞘层的第一部分695’形成自第二扩散界面285的剩余材料及第二薄层207(例如：硅薄层)的剩余部分，其中第二薄层207的剩余部分在此称为第一剩余部分805。复合鞘层的第一部分695’被形成为第二扩散界面285(例如：硅锗递变层)的半导体材料以及第一剩余部分805(例如：硅)的半导体材料的复合堆叠。第一部分695’位在硅锗纳米线核心结构405Core的面对基板101的一侧。
复合鞘层的第一部分695’的第一剩余部分805其材料与第二薄层207(例如：硅薄层)相同，并具有介于0.5纳米至10纳米之间的厚度Th805，或约1纳米。在一个实施例中，第一剩余部分的厚度Th805是0.96纳米。第一剩余部分805通过复合鞘层的第一部分695’的第二扩散界面285而与硅锗纳米线核心结构405Core隔开，其中第二扩散界面285被设置于硅锗纳米线核心结构405Core的面向基板101的一侧。
此外，在移除第二薄层207(例如：硅层)后，复合鞘层的第二部分693’形成自第一扩散界面283的剩余材料及另一个第二薄层207(例如：硅薄层)的剩余部分，其中第二薄层207的剩余部分在此称为第二剩余部分803。复合鞘层的第二部分693’被形成为第一扩散界面283(例如：硅锗递变层)的半导体材料以及第二剩余部分803(例如：硅)的半导体材料的复合堆叠。第二部分693’被形成在硅锗纳米线核心结构405Core的背离基板101的一侧上。
复合鞘层的第二部分693’的第二剩余部分803其材料与第二薄层207(例如：硅薄层)相同，并具有介于0.5纳米至10纳米之间的厚度Th803，或约1纳米。在一个实施例中，第二剩余部分的厚度Th803是0.96纳米。第二剩余部分803通过复合鞘层的第二部分693’的第一扩散界面283而与硅锗纳米线核心结构405Core隔开，其中第一扩散界面283被设置于硅锗纳米线核心结构405Core的背离基板101的一侧。
第一部分695’及第二部分693’组合以形成具有第一剩余部分805(例如：硅)及第二剩余部分803(例如：硅)的复合鞘层，其中第一剩余部分805及第二剩余部分803为硅锗纳米线核心结构405Core(例如：硅锗)形成“一体成型”的硅覆帽。“一体成型”的硅覆帽在形成图8的p型装置(例如：PFET 603)的期间，为硅锗纳米线605’提供更稳健的结构。
前述讨论描述了用于形成栅极全环(GAA)晶体管的n型装置(例如：NFET 609)与栅极全环(GAA)晶体管的p型装置(例如：PFET 603)的工艺。一个实施例中，所形成的NFET 609的水平纳米线NWs及PFET 603的水平纳米线NWs具有基本相同的直径。在一个实施例中，在PFET 603的第二纳米线405周围形成有“一体成型”的硅覆帽(cap)。
如上所述，在一个实施例中，所得的多层结构包括高度控制的扩散界面，上述扩散界面插入在相对的第一薄层及第二薄层的半导体材料之间。在沉积第一及第二半导体薄层期间，工艺被控制使得彼此间扩散速率(inter-diffusion rate)得以被管理，以为扩散界面提供陡峭的硅/硅锗界面，其中所形成的扩散界面的厚度小于2纳米，或介于0.05纳米至2纳米之间，或约0.96纳米。高度控制的扩散界面及第一与第二薄层为多层结构提供改进的蚀刻选择性，其中改进的蚀刻选择性能通过纳米线释放(release)及环绕硅锗纳米线(NWs)的“一体成型”硅覆帽的形成，来帮助减少蚀刻损失。在一个实施例中，具有改进的蚀刻选择性的多层结构，能使得形成的水平GAA纳米线具有基本相同的直径。
本公开实施例提供一种制造半导体装置的方法，包括下列步骤：于基板上沉积第一薄层，其中第一薄层包括第一半导体材料；以及于第一薄层上成长第二薄层，第二薄层包括不同于第一半导体材料的第二半导体材料，且第一薄层及第二薄层形成第一堆叠，其中第一堆叠包括介于第一薄层及第二薄层之间的第一扩散界面，其中第二薄层成长是在等于或小于摄氏600度的温度下执行。在一个实施例中，第一薄层的沉积或第二薄层的成长包括：使用具有第一前驱物材料的第一沉积工艺；以及其中第一薄层的沉积或第二薄层的成长两者中的另一者，包括使用具有第一前驱物材料及第二前驱物材料的第二沉积工艺。在一个实施例中，第一扩散界面具有大于0且小于或等于2纳米的厚度。在一个实施例中，第一前驱物材料为硅烷基化合物，而第二前驱物材料为一锗烷基化合物。在一个实施例中，硅烷基化合物为丙硅烷。在一个实施例中，锗烷基化合物为二氯锗烷(dichlorogermane)。在一个实施例中，制造半导体装置的方法还包括：于第一堆叠上沉积半导体层组成的至少一第二堆叠，其中对第二堆叠的沉积包括下列步骤：于第一堆叠的第二薄层上沉积第一半导体材料组成的另一层第一薄层；以及于第一半导体材料组成的另一层第一薄层上成长第二半导体材料组成的另一层第二薄层，第二堆叠包括介于另一层第一薄层与另一层第二薄层之间的另一个第一扩散界面，其中第一堆叠及第二堆叠形成超晶格，上述超晶格包括在基板上由第一半导体材料及第二半导体材料的交替层组成的化合物堆叠；以及自超晶格的交替层组成的化合物堆叠建构至少一个水平纳米线堆叠，其中至少一个水平纳米线堆叠的建构包括下列步骤：自超晶格的化合物堆叠图案化至少一鳍片；以及自超晶格移除第一薄层及第二薄层中的一者。在一个实施例中，制造半导体装置的方法还包括：自上述至少一水平纳米线堆叠形成栅极全环晶体管。
本公开实施例提供一种制造半导体装置的方法，包括下列步骤：通过第一沉积工艺在基板上沉积第一薄层，其中第一薄层包括第一半导体材料；通过第二沉积工艺在第一薄层上成长第二薄层，第二薄层包括第二半导体材料，其中第二半导体材料不同于第一半导体材料，第一薄层及第二薄层形成第一半导体材料及第二半导体材料的交替层的第一堆叠，其中第一沉积工艺与第二沉积工艺中的一者包括使用第一前驱物材料，其中第一沉积工艺与第二沉积工艺中的另一者在等于或低于摄氏600度的温度下执行并且包括使用第一前驱物材料及第二前驱物材料，其中第一堆叠包括设置在第一薄层与第二薄层之间的第一扩散界面，且其中第一扩散界面的一个陡接面大于0且小于或等于2纳米；自交替层的第一堆叠建构至少一纳米线，其中至少一纳米线的建构包括：图案化第一堆叠；以及自第一堆叠中移除第一半导体材料与第二半导体材料中的一者，其中上述移除的执行使得第一半导体材料与第二半导体材料中的上述一者自第一堆叠中被移除，而第一半导体材料与第二半导体材料中的另一者则留存于第一堆叠。在一个实施例中，第一扩散界面的陡接面小于或等于1纳米。在一个实施例中，第一扩散界面的陡接面小于或等于0.96纳米。在一个实施例中，至少一纳米线包括半导体核心结构及鞘层，半导体核心结构包括留存于第一堆叠的另一个半导体材料，而鞘层包括第一扩散界面，且其中上述移除步骤更被执行使得第一半导体材料与第二半导体材料中的上述一者的剩余部分留存于第一堆叠，其中第一堆叠具有第一扩散界面及另一个半导体材料，上述剩余部分为硅且上述剩余部分与第一扩散界面形成鞘层，鞘层作为纳米线的硅覆帽层。
本公开实施例提供一种制造半导体装置的方法，包括下列步骤：在基板上沉积第一半导体材料的复数薄层及第二半导体材料的复数薄层，以形成第一半导体材料与第二半导体材料的复数薄层的堆叠，其中第二半导体材料不同于第一半导体材料，其中复数薄层的沉积包括交替第一半导体材料的复数沉积薄层与第二半导体材料的复数沉积薄层，使得复数薄层的堆叠在基板上被形成为第一半导体材料及第二半导体材料的交替层的超晶格，其中第一半导体材料的复数薄层中的至少一个被沉积作为第一半导体材料的化合物层，上述化合物层的沉积包括：根据第一参数设定档导入第一前驱物材料及第二前驱物材料，以沉积具有第一组成的第一浓度的化合物层的第一部分；根据第二参数设定档导入第一前驱物材料及第二前驱物材料，以在化合物层的第一部分上沉积化合物层的第二部分，化合物层的第二部分具有第一组成的第二浓度，第二浓度大于第一组成的第一浓度；以及根据第三参数设定档导入第一前驱物材料及第二前驱物材料，以在化合物层的第二部分上沉积化合物层的第三部分，化合物层的第三部分具有第一组成的第三浓度，第三浓度小于第一组成的第二浓度。在一个实施例中，第一半导体材料包括硅锗。在一个实施例中，制造半导体装置的方法还包括自第一半导体材料的复数薄层间移除至少一部分的第二半导体材料，以形成第一纳米线。在一个实施例中，制造半导体装置的方法还包括根据第一参数设定档执行用于导入第一前驱物材料及第二前驱物材料的沉积工艺，第一参数设定档包括在介于约摄氏650度至约摄氏680度下执行沉积工艺。在一个实施例中，制造半导体装置的方法还包括根据第二参数设定档执行用于导入第一前驱物材料及第二前驱物材料的沉积工艺，第二参数设定档包括在等于或低于摄氏620度下执行沉积工艺。在一个实施例中，第一浓度约为15％，第二浓度约为50％，而第三浓度约为15％。在一个实施例中，第二前驱物材料为锗烷基化合物，而第一组成的第一浓度低于20％锗且第一组成的第二浓度大于20％锗。在一个实施例中，超晶格还包括设置在第一半导体材料与第二半导体材料的每个交替层之间的复数扩散界面，其中扩散界面中至少一个的陡接面大于0且小于或等于2纳米。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员更佳地了解本公开。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种制造半导体装置的方法，包括：
于一基板上沉积一第一薄层，上述第一薄层包括一第一半导体材料；以及
于上述第一薄层上成长一第二薄层，上述第二薄层包括不同于上述第一半导体材料的一第二半导体材料，且上述第一薄层及上述第二薄层形成一第一堆叠，其中上述第一堆叠包括介于上述第一薄层及上述第二薄层之间的一第一扩散界面，其中上述第一扩散界面具有大于0且小于或等于2纳米的一厚度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023097681A1 (zh) * 2021-12-03 2023-06-08 华为技术有限公司 一种场效应晶体管及其制备方法、电子设备

Families Citing this family (226)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11380797B2 (en) * 2017-06-20 2022-07-05 Intel Corporation Thin film core-shell fin and nanowire transistors
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
US11639811B2 (en) 2017-11-27 2023-05-02 Asm Ip Holding B.V. Apparatus including a clean mini environment
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
TWI819010B (zh) 2018-06-27 2023-10-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
KR20210027265A (ko) 2018-06-27 2021-03-10 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 막 및 구조체
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) * 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
US11769836B2 (en) * 2019-05-07 2023-09-26 Intel Corporation Gate-all-around integrated circuit structures having nanowires with tight vertical spacing
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
KR20200137259A (ko) * 2019-05-29 2020-12-09 삼성전자주식회사 집적회로 소자
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
JP2021019198A (ja) 2019-07-19 2021-02-15 エーエスエム・アイピー・ホールディング・ベー・フェー トポロジー制御されたアモルファスカーボンポリマー膜の形成方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP2021097227A (ja) 2019-12-17 2021-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム層および窒化バナジウム層を含む構造体を形成する方法
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
TW202129068A (zh) 2020-01-20 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 形成薄膜之方法及修飾薄膜表面之方法
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
US11769780B2 (en) * 2020-02-26 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensors with stress adjusting layers
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210121464A (ko) * 2020-03-30 2021-10-08 삼성전자주식회사 핀을 포함하는 반도체 소자 및 이의 제조 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
US11404554B2 (en) 2020-05-15 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and method of forming
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
US11302793B2 (en) 2020-06-15 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and method of forming
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
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USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
US20240071808A1 (en) * 2022-08-29 2024-02-29 Tokyo Electron Limited Methods for forming semiconductor devices with isolation structures

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461250A (en) * 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
US5523243A (en) * 1992-12-21 1996-06-04 International Business Machines Corporation Method of fabricating a triple heterojunction bipolar transistor
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5920088A (en) * 1995-06-16 1999-07-06 Interuniversitair Micro-Electronica Centrum (Imec Vzw) Vertical MISFET devices
US6329063B2 (en) * 1998-12-11 2001-12-11 Nova Crystals, Inc. Method for producing high quality heteroepitaxial growth using stress engineering and innovative substrates
DE19859429A1 (de) * 1998-12-22 2000-06-29 Daimler Chrysler Ag Verfahren zur Herstellung epitaktischer Silizium-Germaniumschichten
JP3592981B2 (ja) * 1999-01-14 2004-11-24 松下電器産業株式会社 半導体装置及びその製造方法
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US7355216B2 (en) * 2002-12-09 2008-04-08 The Regents Of The University Of California Fluidic nanotubes and devices
US7875958B2 (en) * 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US20110263098A1 (en) * 2010-04-23 2011-10-27 Applied Materials, Inc. Hybrid deposition chamber for in-situ formation of group iv semiconductors & compounds with group iii-nitrides
US20140091279A1 (en) * 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US9455150B2 (en) * 2013-12-24 2016-09-27 Intel Corporation Conformal thin film deposition of electropositive metal alloy films
US20150333162A1 (en) * 2014-05-16 2015-11-19 Globalfoundries Inc. Methods of forming nanowire devices with metal-insulator-semiconductor source/drain contacts and the resulting devices
TWI791199B (zh) * 2015-05-11 2023-02-01 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899398B1 (en) * 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10170378B2 (en) * 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all-around semiconductor device and manufacturing method thereof
US10263100B1 (en) * 2018-03-19 2019-04-16 International Business Machines Corporation Buffer regions for blocking unwanted diffusion in nanosheet transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023097681A1 (zh) * 2021-12-03 2023-06-08 华为技术有限公司 一种场效应晶体管及其制备方法、电子设备

Also Published As

Publication number Publication date
TW202009988A (zh) 2020-03-01
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US11817492B2 (en) 2023-11-14
US20230387267A1 (en) 2023-11-30
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