KR102030243B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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타이-춘 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스의 제조 방법은, 반도체 핀 및 게이트 스택 상에 스페이서 재료를 형성하는 단계를 포함하며, 상기 스페이서 재료를 형성하는 단계는, 상기 반도체 핀 상에 제1 재료를 퇴적하도록 원자 층 퇴적을 이용하는 단계와, 상기 제1 재료 상에, 상기 제1 재료와 상이한 제2 재료를 퇴적하도록 원자 층 퇴적을 이용하는 단계를 더 포함한다. 스페이서 재료는 반도체 핀으로부터 제거되며, 스페이서 재료를 제거하는 단계는, 개질된(modified) 스페이서 재료를 형성하도록 상기 스페이서 재료에 에칭 개질제(modifier)를 주입하는 단계와, 상기 개질된 스페이서 재료를 제거하는 단계를 더 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
반도체 디바이스들은 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라, 및 기타 전자 장치와 같은 다양한 전자 애플리케이션들에 사용된다. 반도체 디바이스는 일반적으로, 반도체 기판 위에 절연 층 또는 유전체 층, 도전 층 및 반도체 재료 층을 순차적으로 퇴적(deposit)하고 리소그래피를 사용하여 다양한 재료 층을 패터닝하여 그 위에 회로 구성요소 및 엘리먼트를 형성함으로써 제조된다.
반도체 산업은 주어진 영역에 보다 많은 구성요소를 집적할 수 있는, 최소 피처(feature) 크기의 연속 감소에 의해 다양한 전자 구성요소(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속 개선하고 있다.
그러나, 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가적인 문제점들이 발생한다.
실시형태에 따르면, 반도체 디바이스의 제조 방법은, 반도체 기판 위에 반도체 핀을 형성하는 단계와, 상기 반도체 핀의 부분 위에 게이트 스택을 형성하는 단계를 포함한다. 스페이서 재료는 상기 반도체 핀 및 상기 게이트 스택 상에 형성되며, 여기서 스페이서 재료를 형성하는 단계는, 상기 반도체 핀 상에 제1 재료를 퇴적하도록 원자 층 퇴적을 이용하는 단계, 상기 제1 재료 상에, 상기 제1 재료와 상이한 제2 재료를 퇴적하도록 원자 층 퇴적을 이용하는 단계를 더 포함한다. 상기 스페이서 재료는 반도체 핀으로부터 제거되며, 상기 스페이서 재료를 제거하는 단계는, 개질된 스페이서 재료를 형성하도록 상기 스페이서 재료에 에칭 개질제(etching modifier)를 주입하는 단계와, 상기 개질된 스페이서 재료를 제거하는 단계를 더 포함한다.
다른 실시형태에 따르면, 반도체 디바이스의 제조 방법은, 반도체 핀 바로 위에 제1 스페이서 재료를 퇴적하는 단계와, 2층 스페이서 재료를 형성하도록 상기 제1 스페이서 재료 바로 위에 제2 스페이서 재료를 퇴적하는 단계를 포함한다. 상기 2층 스페이서 재료의 제1 부분은 제1 사이클을 이용하여 제거되며, 여기서 제1 사이클은, 상기 2층 스페이서 재료에 에칭 개질제를 주입하는 것과, 상기 에칭 개질제를 주입한 이후에 상기 2층 스페이서 재료를 습식 에칭하는 것을 포함한다. 상기 2층 스페이서 재료의 제2 부분이 제거되며, 여기서 상기 2층 스페이서 재료의 제2 부분을 제거하는 단계는, 상기 제1 사이클을 1회 이상 반복하는 단계를 포함한다.
또 다른 실시형태에 따르면, 반도체 디바이스의 제조 방법은 반도체 핀과 직접 접촉하는 실리콘 질화물을 퇴적하는 단계와, 상기 실리콘 질화물과 직접 접촉하는 실리콘 옥시카보니트라이드(silicon oxycarbonitride)를 퇴적하는 단계를 포함한다. 상기 실리콘 옥시카보니트라이드에는 질소가 주입되며, 하나 이상의 습식 에칭으로, 상기 실리콘 옥시카보니트라이드 및 상기 실리콘 질화물이 제거된다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 일부 실시형태에 따른 반도체 핀 위의 게이트 전극을 도시한다.
도 2a-2d는 일부 실시형태에 따른 스페이서 재료의 형성을 도시한다.
도 3a 내지 도 4는 일부 실시형태에 따른 스페이서 재료의 부분의 제거를 도시한다.
도 5a-5b는 일부 실시형태에 따른 스페이서 재료를 제거하기 위한 반복을 도시한다.
도 6a 및 도 6b는 일부 실시형태에 따른 테스트 데이터를 도시한다.
도 7a 및 도 7b는 일부 실시형태에 따른 소스/드레인 영역의 성장을 도시한다.
다음의 개시는 발명의 상이한 피처를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로는 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
이제, 실시형태들은 5 나노미터 기술 노드에서의 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 특정 실시형태와 관련하여 설명될 것이다. 그러나, 실시형태들은 또한 다른 방식으로 적용될 수도 있다.
이제 도 1을 참조하면, 제1 트렌치(103) 및 핀(107)을 갖는 기판(101)이 도시되어 있다. 기판(101)은 실리콘-온-인슐레이터(semiconductor-on-insulator; SOI), 스트레인드(strained) SOI, 및 실리콘 게르마늄 온 인슐레이터와 같은 다른 기판이 사용될 수 있지만, 실리콘 기판일 수도 있다. 다른 실시 예에서, 기판(101)은 n-형 반도체일 수 있지만, 기판(101)은 p-형 반도체일 수도 있다.
제1 트렌치(103)는 제1 격리 영역(105)의 최종적인 형성의 초기 단계로서 형성될 수도 있다. 제1 트렌치(103)는 적절한 에칭 프로세스와 함께 마스킹 층(도 1에 별도로 도시되지 않음)을 사용하여 형성될 수도 있다. 예를 들어, 마스킹 층은 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 프로세스를 통해 형성된 실리콘 질화물을 포함하는 하드마스크일 수도 있지만, 산화물, 산질화물, 실리콘 탄화물, 이들의 조합 등과 같은 다른 재료, 및 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 또는 심지어 실리콘 산화물 형성에 이어지는 질화(nitridation)와 같은 다른 프로세스가 이용될 수도 있다. 일단 형성되면, 마스킹 층은 제1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 부분들을 노출시키기 위해 적절한 포토리소그래픽 프로세스를 통해 패터닝될 수도 있다.
일단 마스킹 층이 형성되고 패터닝되면, 기판(101) 내에 제1 트렌치(103)들이 형성된다. 노출된 기판(101)은, 임의의 적절한 프로세스가 사용될 수도 있지만, 기판(101) 내에 제1 트렌치(103)를 형성하도록 반응성 이온 에칭(reactive ion etching; RIE)과 같은 적절한 프로세스를 통해 제거될 수도 있다. 실시형태에서, 제1 트렌치(103)는 약 2,500Å과 같은 기판(101)의 표면으로부터 약 5,000Å 미만의 거리를 가지도록 형성될 수도 있다.
그러나, 당업자가 인식할 수 있는 바와 같이, 제1 트렌치(103)를 형성하기 위해 전술한 프로세스는 단지 하나의 잠재적인 프로세스이며, 유일한 실시형태일 것을 의미하지는 않는다. 오히려, 제1 트렌치(103)가 형성되는 임의의 적절한 프로세스가 사용될 수도 있다. 임의의 수의 마스킹 및 제거 단계를 포함하는 임의의 적절한 프로세스가 사용될 수도 있다.
제1 트렌치(103)의 형성 이외에, 마스킹 및 에칭 프로세스는 제거되지 않고 남겨지는 기판(101)의 부분으로부터 핀(107)을 추가로 형성한다. 편의상, 물리적 표시가 존재하거나 존재하지 않을 수도 있지만, 핀(107)은 점선으로 기판(101)으로부터 분리된 것으로 도면에 도시되어 있다. 이들 핀(107)은 후술하는 바와 같이, 다중 게이트 FinFET 트랜지스터의 채널 영역을 형성하는데 사용될 수도 있다. 도 1은 기판(101)으로부터 형성된 4개의 핀(107)만을 도시하지만, 임의의 수의 핀(107)이 이용될 수도 있다.
핀(107)은 약 7nm와 같은, 약 7nm 내지 약 12nm 사이의 기판(101)의 표면에서 제1 폭(W1)을 갖도록 형성될 수도 있다. 또한, 핀(107)은 약 13nm와 같은, 약 12nm 내지 약 19nm 사이의 제1 거리(D1) 만큼, 그리고 또한 약 24 nm와 같은, 약 10nm 내지 약 30nm 사이의 제2 거리(D2) 만큼 서로 이격될 수도 있다. 이러한 방식으로 핀(107)을 이격시킴으로써, 핀(107)은 개별적인 채널 영역을 각각 형성할 수도 있으며, 공통 게이트(이하에서 추가로 논의됨)를 공유하기에 충분히 근접한 상태로 여전히 유지될 수도 있다.
일단 제1 트렌치(103) 및 핀(107)이 형성되면, 제1 트렌치(103)는 유전체 재료로 충전될 수도 있고, 유전체 재료는 제1 트렌치(103) 내에서 리세싱되어 제1 격리 영역(105)을 형성할 수도 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수도 있다. 유전체 재료는, 화학적 기상 증착(CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법, 또는 다른 적절한 형성 방법 중 어느 하나를 사용하여, 제1 트렌치(103)의 선택적 세정 및 라이닝 후에 형성될 수도 있다.
제1 트렌치들(103)은 유전체 재료로 제1 트렌치(103) 및 기판(101)을 과충전(overfilling)한 후에, 화학적 기계적 연마(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 제1 트렌치(103) 및 핀(107)의 외부의 잉여(excess) 재료를 제거함으로써 충전될 수도 있다. 일 실시형태에서, 제거 프로세스는 핀(107) 위에 또한 위치되는 임의의 유전체 재료를 제거하여, 유전체 재료의 제거에 의해 핀(107)의 표면을 노출시키고, 추가적인 프로세싱 단계로 진행한다.
일단 제1 트렌치(103)가 유전체 재료로 충전되면, 그 후, 유전체 재료는 핀(107)의 표면으로부터 리세싱될 수도 있다. 리세싱은 핀(107)의 상부 표면에 인접한 핀(107)의 측벽의 적어도 일부를 노출시키도록 수행될 수도 있다. 유전체 재료는 H2와 같은 다른 에칭제 및 반응성 이온 에칭, NH3/NF3와 같은 에칭제를 이용한 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 방법들이 사용될 수도 있지만, HF와 같은 에칭제에 핀(107)의 상부 표면을 침지함으로써 습식 에칭을 사용하여 리세싱될 수도 있다. 유전체 재료는 약 42Å와 같은, 약 40Å 내지 약 500Å 사이의 핀(107)의 표면으로부터의 거리로 리세싱될 수도 있다. 또한, 리세싱은 또한, 핀(107)이 추가적인 프로세싱을 위해 노출됨을 보증하도록, 핀(107) 위에 위치된 임의의 잔여 유전체 재료를 제거할 수도 있다.
그러나, 당업자는 전술한 단계들이 유전체 재료를 충전하고 리세싱하는데 사용되는 전체 프로세스 흐름의 단지 일부일 수도 있음을 인식할 것이다. 예를 들어, 라이닝 단계들, 세정 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합 등은 또한, 유전체 재료로 제1 트렌치들(103)을 형성하고 충전하기 위하여 이용될 수도 있다. 잠재적인 모든 프로세스 단계는 완전히 본 실시형태의 범위 내에 포함되도록 의도된다.
제1 격리 영역(105)이 형성된 후에, 게이트 유전체 재료(109) 및 게이트 전극 재료(111)가 각각의 핀(107) 위에 형성될 수도 있다. 일 실시형태에서, 게이트 유전체 재료(109)는 열 산화, 화학적 기상 증착, 원자 층 증착, 스퍼터링, 또는 임의의 다른 적절한 방법에 의해 형성될 수도 있다. 게이트 유전체 형성의 기술에 의존하여, 핀(107)의 상부 상의 게이트 유전체 재료(109)의 두께는 핀(107)의 측벽 상의 게이트 유전체의 두께와 다를 수도 있다.
게이트 유전체 재료(109)는 약 10Å과 같은, 약 3Å 내지 약 100Å의 범위의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물과 같은 재료를 포함할 수도 있다. 또 다른 실시형태에서, 게이트 유전체 재료(109)는, 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 산화 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합과 같은 고유전율(하이-k) 재료(예를 들어, 약 5보다 더 큰 비유전율을 가짐)로부터 형성될 수도 있고, 약 10Å 이하와 같은, 약 0.5Å 내지 약 100Å의 등가 산화물 두께를 갖는다. 또한, 실리콘 산화물, 실리콘 산질화물 및/또는 하이-k 재료의 임의의 조합이 또한 게이트 유전체 재료(109)에 사용될 수도 있다.
게이트 전극 재료(111)는 도전성 재료를 포함할 수도 있으며, 다결정 실리콘(poly-Si), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물, 금속 규화물, 금속 산화물, 금속, 이들의 조합 등으로 이루어진 그룹으로부터 선택될 수도 있다. 금속 질화물의 예는, 텅스텐 질화물, 몰리브덴 질화물, 티타늄 질화물, 탄탈륨 질화물, 또는 이들의 조합을 포함한다. 금속 규화물의 예는, 텅스텐 규화물, 티타늄 규화물, 코발트 규화물, 니켈 규화물, 백금 규화물, 에르븀 규화물, 또는 이들의 조합을 포함한다. 금속 산화물의 예는 루테늄 산화물, 인듐 주석 산화물, 또는 이들의 조합을 포함한다. 금속의 예는 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 니켈, 백금 등을 포함한다.
게이트 전극 재료(111)는 화학적 기상 증착(CVD), 스퍼터링 증착, 또는 도전성 재료를 퇴적하기 위한 다른 적절한 기술에 의해 퇴적될 수도 있다. 이 시점에서 이온은 게이트 전극 재료(111)로 도입되거나 도입되지 않을 수도 있다. 이온은 예를 들어, 이온 주입 기술에 의해 도입될 수도 있다.
일단 형성되면, 게이트 유전체 재료(109) 및 게이트 전극 재료(111)의 패터닝의 일부로서 게이트 유전체 재료(109) 및 게이트 전극 재료(111) 위에 추가적인 재료가 형성될 수도 있다. 일단 패터닝되면, 게이트 유전체 재료(109) 및 게이트 전극 재료(111)는 게이트 유전체 재료(109) 아래의 핀(107)의 각각의 측부 상에 위치된 다중 채널 영역을 형성할 것이다. 일 실시형태에서, 패터닝은 게이트 전극 재료(111) 위에 제1 하드 마스크(도 1에 별도로 도시되지 않음) 및 제2 하드 마스크(도 1에 별도로 도시되지 않음)를 퇴적시킴으로써 개시될 수도 있다. 일 실시형태에서, 제1 하드 마스크는 실리콘 질화물, 티타늄 질화물, 실리콘 산질화물, 실리콘, 실리콘 산화물, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 이들의 조합 등과 같은 유전체 재료를 포함한다. 제1 하드 마스크는 화학적 기상 증착, 플라즈마 강화 화학적 기상 증착, 원자 층 증착 등과 같은 프로세스를 사용하여 형성될 수도 있고, 약 200Å의 두께로 형성될 수도 있다. 그러나, 임의의 다른 적절한 재료 및 형성 방법이 이용될 수도 있다.
일단 제1 하드 마스크가 형성되면, 제2 하드 마스크는, 게이트 전극 재료(111)의 비평면성에 기인한 제1 하드 마스크의 비평탄 부분을 충전하기 위하여 제1 하드 마스크 위에 형성된다. 일 실시형태에서, 제2 하드 마스크는, 화학적 기상 증착 또는 물리적 기상 증착과 같은 증착 프로세스를 통해 형성된, 폴리 실리콘, 실리콘 산화물, 실리콘, 실리콘 질화물, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 이들의 조합 등과 같은, 제1 하드 마스크와 상이한 재료일 수도 있다. 제2 하드 마스크는 약 900Å의 두께를 가지도록 형성될 수도 있다. 그러나, 임의의 적절한 재료, 형성 프로세스, 및 두께가 이용될 수도 있다.
일단 제2 하드 마스크가 형성되면, 평탄화 프로세스는 제2 하드 마스크 및 제1 하드 마스크를 평탄화시키고 이들 사이의 임의의 비평면성을 제거하기 위해 이용될 수도 있다. 일 실시형태에서, 평탄화 프로세스는 하부의 제1 하드 마스크를 노출시키는데 사용되는 화학적 기계적 연마일 수도 있다. 그러나, 제1 하드 마스크 및 제2 하드 마스크를 평탄화하는 임의의 적절한 방법이 이용될 수도 있다.
제1 하드 마스크 및 제2 하드 마스크가 평탄화되면, 제1 하드 마스크 및 제2 하드 마스크의 제거가 수행되고, 이는 또한 평탄성을 하부 게이트 전극 재료(111)로 전달한다. 일 실시형태에서, 제1 하드 마스크 및 제2 하드 마스크의 제거는 제1 하드 마스크의 재료 및 제2 하드 마스크의 재료 모두를 적절한 클로스(close) 레이트로 제거하는 에치 백 프로세스로 수행된다. 그러나, 임의의 적절한 제거 프로세스가 사용될 수도 있다.
일단 게이트 전극 재료(111)가 평탄화되면, 게이트 전극 재료(111) 위에 제3 하드 마스크(113), 제4 하드 마스크(115), 맨드렐(mandrel) 재료(도 1에 별도로 도시되지 않음) 및 포토레지스트(도 1에 별도로 도시되지 않음)가 배치된다. 일 실시형태에서, 제3 하드 마스크(113)는 실리콘 질화물, 티타늄 질화물, 실리콘 산질화물, 실리콘, 실리콘 산화물, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 이들의 조합 등과 같은 유전체 재료를 포함한다. 제3 하드 마스크(113)는 화학적 기상 증착, 플라즈마 강화 화학적 기상 증착, 원자 층 증착 등과 같은 프로세스를 사용하여 형성될 수도 있으며, 약 200Å과 같은, 약 10Å 내지 약 1000Å 사이의 두께로 형성될 수도 있다. 그러나, 임의의 다른 적절한 재료 및 형성 방법이 이용될 수도 있다.
일단 제3 하드 마스크(113)가 형성되면, 제3 하드 마스크(113) 위에 제4 하드 마스크(115)가 형성된다. 일 실시형태에서, 제4 하드 마스크(115)는 제3 하드 마스크(113)와 같은 퇴적 프로세스를 통해 형성된 실리콘 산화물, 실리콘, 실리콘 질화물, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 이들의 조합 등과 같은 제3 하드 마스크 화학 기상 증착 또는 물리적 기상 증착과 같은 증착 또는 증착 프로세스를 통해 형성될 수도 있다. 제4 하드 마스크(115)는 약 900Å와 같은, 약 100Å 내지 약 5000Å의 두께를 가지도록 형성될 수도 있다. 그러나, 임의의 적절한 재료, 형성 프로세스, 및 두께가 이용될 수도 있다.
실시형태에서, 맨드렐 재료는 더미 비정질 실리콘, 더미 폴리실리콘(dummy polysilicon; DPO) 또는 패터닝될 수도 있는 다른 재료와 같은 더미 재료일 수도 있다. 맨드렐 재료는, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 이들의 조합 등과 같은 증착 프로세스를 이용하여 증착될 수도 있다. 그러나, 임의의 적절한 재료 또는 증착 방법이 이용될 수도 있다.
일단 맨드렐 재료가 형성되면, 포토레지스트는 맨드렐 재료 위에 배치된다. 일 실시형태에서, 포토레지스트는 하부 반사 방지 코팅(bottom anti-reflective coating; BARC) 층, 중간 마스크 층, 및 상부 포토레지스트 층(도 1에 별도로 도시되지 않음)을 갖는 3층 포토 레지스트이다. 그러나, 적절한 유형의 감광성 재료 또는 재료들의 조합이 이용될 수도 있다.
일단 포토레지스트가 맨드렐 재료 위에 배치되면, 제3 하드마스크(113), 제4 하드 마스크(115), 포토레지스트가 패터닝된다. 일 실시형태에서, 포토레지스트는 포토레지스트(예를 들어, 3층 포토레지스트의 상부 포토레지스트 층) 내의 감광성 재료를, 예를 들어 레티클을 통해, 패터닝된 에너지 소스(예를 들어, 광)에 노출시킴으로써 패터닝될 수도 있다. 에너지의 영향은, 패터닝된 에너지 소스에 의해 영향을 받은 감광성 재료의 부분에서 화학 반응을 일으킴으로써, 포토레지스트의 노출된 부분의 물리적 특성이 포토레지스트의 노출되지 않은 부분의 물리적 특성과 상이하게 되도록, 포토레지스트의 노출된 부분의 물리적 특성을 변경한다. 그 후, 포토레지스트의 노출되지 않은 부분으로부터 포토레지스트의 노출된 부분을 분리하기 위해, 현상액(별도로 도시되지 않음)으로 포토레지스트가 현상될 수도 있다.
일단 포토레지스트가 패터닝되면, 포토레지스트의 패턴을 맨드렐 재료로 전사하고 맨드렐을 형성하는데 사용될 패터닝 프로세스가 시작될 수도 있다. 일 실시형태에서, 패터닝 프로세스는 포토레지스트로부터 맨드렐 재료로 패턴의 전사를 개시하여 맨드렐을 형성하기 위해 사용될 수도 있는 반응성 이온 에칭(RIE)과 같은 이방성 건식 에칭일 수도 있다. 그러나, 임의의 적절한 에칭 프로세스가 이용될 수도 있다.
맨드렐이 형성되면, 포토레지스트는 맨드렐로부터 제거될 수도 있다. 일 실시형태에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 프로세스가 사용될 수도 있으며, 이에 의해 포토레지스트의 온도는 포토레지스트가 열분해 될 때까지 증가될 수도 있고, 제거될 수도 있다. 그러나, 습식 스트립과 같은 임의의 다른 적절한 프로세스가 이용될 수도 있다.
또한, 일단 포토레지스트가 제거되면, 스페이서(별도로 도시되지 않음)가 맨드렐의 대향 측부 상에 형성될 수도 있다. 일 실시형태에서, 스페이서는 스페이서 재료(별도로 도시되지 않음)를 초기에 블랭킷 증착한 후, 예를 들어 이방성 에칭 프로세스를 사용하여 스페이서 재료의 수평 부분을 제거함으로써 형성된 유전체 재료일 수도 있다. 일단 스페이서가 형성되면, 예를 들어 습식 에칭 프로세스를 사용하여, 스페이서들 사이에서 맨드렐이 제거될 수도 있다. 그러나, 임의의 적절한 프로세스가 이용될 수도 있다.
일단 스페이서가 형성되면, 스페이서는 제3 하드 마스크(113) 및 제4 하드 마스크(115)에 스페이서의 패턴을 전사하기 위해 마스크로서 사용될 수도 있다. 일 실시형태에서, 패턴의 전사는 예를 들어, 반응성 이온 에칭과 같은 이방성 프로세스를 사용하여 수행될 수도 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수도 있다.
또한, 일단 제3 하드 마스크(113) 및 제4 하드 마스크(115)가 패터닝되면, 제3 하드 마스크(113) 및 제4 하드 마스크(115)는 게이트 전극 재료(111) 및 게이트 유전체 재료(109)를 하나 이상의 게이트 스택(117)으로 패터닝하기 위하여 마스크로서 이용될 수도 있다. 일 실시형태에서, 게이트 전극 재료(111)는 반응성 이온 에칭과 같은 이방성 에칭 프로세스를 이용하여 패터닝될 수도 있다. 그러나, 임의의 적절한 에칭 프로세스가 제3 하드 마스크(113) 및 제4 하드 마스크(115)의 패턴을 게이트 전극 재료(111)에 전사하는데 사용될 수도 있다.
일 실시형태에서, 게이트 스택(117)은 약 16nm와 같은, 약 10nm 내지 약 30nm 사이의 제2 폭(W2)을 가지도록 형성될 수도 있다. 또한, 개개의 게이트 스택(117)은 약 28nm와 같은, 약 10nm 내지 약 40nm 사이의 제3 거리(D3), 또는 약 44nm와 같은, 약 20nm 내지 약 60nm 사이의 제4 거리(D4) 만큼 서로 이격될 수도 있다. 그러나, 임의의 적절한 폭 및 거리가 이용될 수도 있다.
또한, 당업자는 게이트 전극 재료(111)를 패터닝하기 위해 일련의 단계들이 위에서 설명되었지만, 이들 단계는 예시적인 것으로 의도되며, 이들 단계로 프로세스를 한정하려는 것은 아니라는 것을 인식할 것이다. 오히려, 임의의 다른 적절한 단계들이 전술한 단계에 추가하여 또는 전술한 단계 대신에 사용될 수도 있다. 예를 들어, 추가적인 포토레지스트를 이용하여 게이트 전극 재료 트림(trim)을 수행하고, 트림 이후에 하부 반사 방지 코팅층을 에칭하거나, 다른 섹션 위에 추가적인 포토레지스트를 배치할 수도 있다. 임의의 적절한 조합 또는 일련의 단계들이 게이트 전극 재료(111)를 패터닝하는데 이용될 수도 있다.
도 2a 내지 도 2d는 증착 시스템(200)(도 2a 및 도 2b에 도시됨)을 이용하는 제1 스페이서 재료(201)(도 2c에 도시됨)의 형성을 도시하고, 도 2d는 D-D’라인에 따른, 도 2c의 핀(207) 중 하나에 대한 단면도이다. 일 실시형태에서, 제1 스페이서 재료(201)는, 2층 재료로서 형성될 수도 있으며, 이러한 2층은 실리콘 질화물과 같은 제1 유전체 재료를 포함하는 제1 층(203)(도 2d에 도시됨) 및 실리콘 옥시카보니트라이드(silicon oxycarbonitride; SiOCN)와 같은 제2 유전체 재료를 포함하는 제2 층(205)으로 구성된다. 그러나, 임의의 적절한 재료가 이용될 수도 있다.
먼저 도 2a를 살펴보면, 도 2a는 원자 층 증착과 같은 인-시츄(in-situ)의 컨포멀한 증착 프로세스를 사용하여 제1 층(203) 및 제2 층(205) 양자를 형성하는데 사용될 수도 있는 증착 시스템(200)을 도시한다. 일 실시형태에서, 증착 시스템(200)은, 게이트 스택(117) 및 핀(107)을 덮도록 일련의 재료의 단일층을 형성하도록, 제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215), 및 제4 전구체 전달 시스템(217)으로부터 전구 재료를 수용한다. 일 실시형태에서, 제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215), 및 제4 전구체 전달 시스템(217)은 서로 함께 동작하여 다양한 상이한 전구체 재료를, 기판(101)이 배치되는 증착 챔버(219)에 공급할 수도 있다. 그러나, 제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215), 및 제4 전구체 전달 시스템(217)은 서로 유사한 물리적 구성요소를 가질 수도 있다.
예를 들어, 제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215), 및 제4 전구체 전달 시스템(217)은 각각, 가스 공급부(221) 및 흐름 제어기(223)[제1 전구체 전달 시스템(211)에 관하여 도 2a에 라벨링되지만, 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215), 및 제4 전구체 전달 시스템(217)에 대하여 명료성을 위해 라벨링되지 않음)를 포함할 수도 있다. 제1 전구체가 기체 상태로 저장되는 실시형태에서, 가스 공급부(221)는 제1 전구체를 증착 챔버(219)에 공급할 수도 있다. 가스 공급부(221)는 가스 저장 탱크와 같은 용기일 수도 있으며, 이러한 용기는 증착 챔버(219)에 국부적으로 또는 그렇지 않으면 증착 챔버(219)로부터 멀리 떨어져 위치될 수도 있다. 대안적으로, 가스 공급부(221)는 제1 전구체를 독립적으로 준비하여 흐름 제어기(223)에 전달하는 설비일 수도 있다. 제1 전구체에 대한 임의의 적합한 소스가 가스 공급부(221)로서 이용될 수도 있으며, 이러한 모든 소스는 실시형태의 범위 내에 완전히 포함되도록 의도된다.
가스 공급부(221)는 원하는 전구체를 흐름 제어기(223)에 공급할 수도 있다. 흐름 제어기(223)는 전구체 가스 제어기(225)에 대한 전구체의 흐름을 제어하고 궁극적으로는 증착 챔버(219)로의 전구체의 흐름을 제어하는데 이용되어, 또한 증착 챔버(219) 내의 압력을 제어하는 것을 도울 수도 있다. 흐름 제어기(223)는 예를 들어, 비례 밸브, 조절 밸브, 니들 밸브, 압력 조절기, 질량 흐름 제어기, 이들의 조합 등일 수도 있다. 그러나, 흐름을 제어하고 조절하기 위한 임의의 적절한 방법이 이용될 수도 있으며, 이러한 모든 구성요소 및 방법은 실시형태의 범위 내에 완전히 포함되도록 의도된다.
그러나, 당업자는, 제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215), 및 제4 전구체 전달 시스템(217)이 동일한 구성 요소를 가지는 것으로서 본 명세서에 설명되고 있지만, 이는 단지 예시적인 예일 뿐이며, 임의의 방식으로 실시형태를 제한하려는 것이 아님을 인식할 것이다. 증착 시스템(200) 내의 임의의 다른 전구체 전달 시스템과 동일하거나 상이한 임의의 유형 및 수의 개별 구성요소를 갖는, 임의의 유형의 적절한 전구체 전달 시스템이 대안적으로 이용될 수도 있다. 모든 이러한 전구체 시스템은 실시형태의 범위 내에 포함되도록 완전히 의도된다.
또한, 제1 전구체가 고체 또는 액체 상태로 저장되는 실시형태에서, 가스 공급부(221)는 캐리어 가스를 저장할 수도 있고, 상기 캐리어 가스는 제1 전구체를 고체 또는 액체 상태로 저장하는 전구체 캐니스터(canister)(별도로 도시되지 않음) 내에 도입될 수도 있다. 그 후, 캐리어 가스는 전구체 가스 제어기(225)로 보내지기 전에 전구체 캐니스터의 가스 섹션 내로 증발되거나 승화될 때 제1 전구체를 푸시하고 운반하는데 사용된다. 임의의 적절한 방법 및 유닛들의 조합이 제1 전구체를 제공하기 위해 이용될 수도 있으며, 이러한 모든 유닛들의 조합은 실시형태의 범위 내에 완전히 포함되도록 의도된다.
제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215), 및 제4 전구체 전달 시스템(217)은, 개별 전구체 재료를 전구체 가스 제어기(225)에 공급할 수도 있다. 전구체 가스 제어기(225)는, 원하는 전구체 재료를 증착 챔버(219)에 전달하기 위하여, 제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215) 및 제4 전구체 전달 시스템(217)을, 증착 챔버(219)에 연결하고 이 증착 챔버(219)로부터 격리한다. 전구체 가스 제어기(225)는, 각 전구체의 전달 속도를 제어하기 위한 밸브, 유량계, 센서 등과 같은 디바이스를 포함할 수도 있으며, 제어 유닛(227)(도 2b와 관련하여 이하에서 더 설명됨)으로부터 수신된 명령어들에 의해 제어될 수도 있다.
전구체 가스 제어기(225)는, 제어 유닛(227)으로부터 명령어를 수신하면, 제1 전구체 전달 시스템(211), 제2 전구체 전달 시스템(213), 제3 전구체 전달 시스템(215) 및 제4 전구체 전달 시스템(217) 중 하나를 증착 챔버(219)에 연결하고, 원하는 전구체 재료를 매니폴드(229)를 통해, 증착 챔버(219) 내로 그리고 샤워 헤드(231)로 향하게 하도록, 밸브를 개방 및 폐쇄할 수도 있다. 샤워 헤드(231)는 선택된 전구체 재료를 증착 챔버(219) 내로 분산시키는데 이용될 수도 있고, 불균일한 분산으로부터 발생할 수도 있는 바람직하지 않은 프로세스 조건을 최소화하기 위해 전구체 재료를 균일하게 분산시키도록 설계될 수도 있다. 일 실시형태에서, 샤워 헤드(231)는 증착 챔버(219) 내로 원하는 전구체 재료의 분산을 허용하도록, 샤워 헤드(231) 주위에 균일하게 분산된 개구부를 갖는 원형 디자인을 가질 수도 있다.
그러나, 당업자는, 단일 샤워 헤드(231)를 통해 또는 전술한 바와 같이 단일 도입 지점을 통해 증착 챔버(219)에 전구체 재료를 도입하는 것은, 단지 예시적인 것으로 의도되며, 실시형태를 제한하도록 의도되지 않음을 인식할 것이다. 증착 챔버(219) 내로 전구체 재료를 도입하기 위한 임의의 수의 별개의 독립적인 샤워 헤드(231) 또는 다른 개구부가 대안적으로 이용될 수도 있다. 샤워 헤드의 이러한 모든 조합 및 다른 도입 지점은 완전히 실시형태의 범위 내에 포함되도록 의도된다.
증착 챔버(219)는 원하는 전구체 재료를 수용할 수도 있고, 게이트 스택(117) 및 핀(107)의 측벽에 전구체 재료를 노출시킬 수 있으며, 증착 챔버(219)는 전구체 재료를 분산시키고 게이트 스택(117) 및 핀(107)의 측벽들과 전구체 재료를 접촉시키기 위해 적합할 수도 있는 임의의 원하는 형상일 수도 있다. 도 2a에 도시된 실시형태에서, 증착 챔버(219)는 원통형 측벽 및 바닥을 갖는다. 그러나, 증착 챔버(219)는 원통형 형상으로 제한되지 않으며, 중공의 정사각형 튜브, 팔각형 형상 등과 같은 임의의 다른 적합한 형상이 이용될 수도 있다. 또한, 증착 챔버(219)는 다양한 프로세스 재료에 대해 비활성인 재료로 제조된 하우징(233)에 의해 둘러싸일 수도 있다. 이와 같이, 하우징(233)은 증착 프로세스에 포함된 화학물(chemistry) 및 압력을 견딜수 있는 임의의 적절한 재료일 수도 있지만, 일 실시형태에서, 하우징(233)은 강철, 스테인리스 스틸, 니켈, 알루미늄, 이들의 합금, 이들의 조합 등일 수도 있다.
증착 챔버(219) 내에서, 기판(101)은 증착 프로세스 동안에 기판(101)을 위치시키고 제어하기 위해, 장착 플랫폼(235) 상에 배치될 수도 있다. 장착 플랫폼(235)은 증착 프로세스 동안에 기판(101)을 가열하기 위하여 가열 메카니즘을 포함할 수도 있다. 또한, 도 2a에는 단일 장착 플랫폼(235)이 도시되어 있지만, 임의의 수의 장착 플랫폼(235)이 추가로 증착 챔버(219) 내에 포함될 수도 있다.
또한, 증착 챔버(219) 및 장착 플랫폼(235)은 클러스터 툴 시스템(도시하지 않음)의 일부일 수도 있다. 클러스터 툴 시스템은, 증착 프로세스 이전에 증착 챔버(219) 내에 기판(101)을 위치 결정 및 배치하여, 증착 프로세스 동안에 기판(101)을 위치 결정 및 유지하고, 증착 프로세스 이후에 증착 챔버(219)로부터 기판(101)을 제거하기 위하여, 자동화된 핸들링 시스템과 함께 사용될 수도 있다.
증착 챔버(219)는 또한, 배기 가스가 증착 챔버(219)를 빠져나가기 위하여 배기 가스를 위한 배기 출구(237)를 가질 수도 있다. 진공 펌프(239)는 배기 가스를 배출시키는 것을 돕기 위해 증착 챔버(219)의 배기 출구(237)에 연결될 수도 있다. 또한, 제어 유닛(227)의 제어 하에 있는 진공 펌프(239)는, 증착 챔버(219) 내의 압력을 원하는 압력으로 감소시키고 제어하는데 이용될 수도 있으며, 또한 다음 전구 재료의 도입을 위한 준비로 증착 챔버(219)로부터 전구체 재료를 배출시키기 위해 이용될 수도 있다.
도 2b는 (도 2a에 도시된 바와 같이) 전구체 가스 제어기(225) 및 진공 펌프(239)를 제어하는데 이용될 수도 있는 제어 유닛(227)의 일 실시형태를 도시한다. 제어 유닛(227)은 프로세스 머신을 제어하기 위한 산업 환경에서 사용될 수 있는 임의의 형태의 컴퓨터 프로세서일 수도 있다. 일 실시형태에서, 제어 유닛(227)은 데스크톱 컴퓨터, 워크스테이션, 랩톱 컴퓨터, 또는 특정 애플리케이션을 위해 맞춤화된 전용 유닛과 같은 프로세싱 유닛(251)을 포함할 수도 있다. 제어 유닛(227)은 명령어 출력, 센서 입력, 마우스, 키보드, 프린터, 이들의 조합 등과 같은, 디스플레이(253) 및 하나 이상의 입/출력 구성요소(255)를 구비할 수도 있다. 프로세싱 유닛(251)은 중앙 처리 장치(CPU)(257), 메모리(259), 대용량 저장 디바이스(261), 비디오 어댑터(263) 및 버스(267)에 연결된 I/O 인터페이스(265)를 포함할 수도 있다.
버스(267)는 메모리 버스 또는 메모리 제어기, 주변 버스, 또는 비디오 버스를 포함하는 임의의 유형의 몇몇 버스 아키텍처 중 하나 이상일 수도 있다. CPU(257)는 임의의 유형의 전자 데이터 프로세서를 포함할 수도 있으며, 메모리(259)는 정적 랜덤 액세스 메모리(static random access memory; SRAM), 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 또는 판독 전용 메모리(read-only memory; ROM)와 같은 임의의 유형의 시스템 메모리를 포함할 수도 있다. 대용량 저장 디바이스(261)는 데이터, 프로그램, 및 다른 정보를 저장하고 버스(267)를 통해 액세스가능한 데이터, 프로그램, 및 다른 정보를 생성하도록 구성된 임의의 유형의 저장 디바이스를 포함할 수도 있다. 대용량 저장 디바이스(261)는 예를 들어 하드 디스크 드라이브, 자기 디스크 드라이브, 또는 광 디스크 드라이브 중 하나 이상을 포함할 수도 있다.
비디오 어댑터(263) 및 I/O 인터페이스(265)는 외부 입력 및 출력 디바이스를 프로세싱 유닛(251)에 결합하기 위한 인터페이스를 제공한다. 도 2b에 도시된 바와 같이, 입력 및 출력 디바이스의 예는, 비디오 어댑터(263)에 결합된 디스플레이(253), 및 마우스, 키보드, 프린터 등과 같은, I/O 인터페이스(265)에 결합된 I/O 구성 요소(255)를 포함한다. 다른 디바이스가 프로세싱 유닛(251)에 결합될 수도 있고, 추가적인 또는 더 적은 인터페이스 카드가 이용될 수도 있다. 예를 들어, 직렬 인터페이스 카드(도시되지 않음)는 프린터에 대한 직렬 인터페이스를 제공하는데 사용될 수도 있다. 프로세싱 유닛(251)은 또한, 근거리 통신망(local area network; LAN) 또는 광역 통신망(WAN)(271) 및/또는 무선 링크에 대한 유선 링크일 수도 있는 네트워크 인터페이스(269)를 포함할 수도 있다.
제어 유닛(227)는 다른 구성 요소들을 포함할 수도 있음을 주목해야 한다. 예를 들어, 제어 유닛(227)은 전원 공급기, 케이블, 마더보드, 분리형 저장 매체, 케이스 등을 포함할 수도 있다. 도 2b에 도시되지는 않았지만, 이들 다른 구성 요소는 제어 유닛(227)의 일부로 간주된다.
도 2a로 돌아가서 그리고 또한 도 2d를 살펴보면, 일 실시형태에서 제1 층(203)의 형성은 제1 전구체 재료를 제1 전구체 전달 시스템(211)에 집어 넣음으로써 개시될 수도 있다. 예를 들어, 제1 층(203)이 실리콘 질화물인 실시형태에서, 제1 전구체 재료는 헥사클로로디실란(hexachlorodisilane; Si2Cl6)과 같은 전구체일 수도 있고, 제1 전구체 전달 시스템(211) 내에 배치될 수도 있다. 그러나, 당업자는, 이 전구체가 실리콘 질화물의 층을 형성하는데 이용될 수도 있는 유일한 전구체가 아니며, 헥사클로로디실란의 사용이 실시형태를 제한하려는 것이 아님을 인식할 것이다. 디클로로실란과 같은 실리콘 질화물의 층, 또는 다른 재료를 형성하는데 사용될 수도 있는 임의의 다른 전구체를 형성하기 위한 임의의 적합한 상(phase)(고체, 액체, 또는 기체)의 임의의 적합한 전구체 재료가 이용될 수도 있다.
또한, 제2 전구체 재료는 제2 전구체 전달 시스템(213) 내에 배치될 수도 있다. 실리콘 질화물의 층이 제1 층(203)에 대한 바람직한 재료인 실시형태에서, 제2 전구체 재료는 실리콘 질화물의 단일 층을 형성하기 위해 제1 전구체 재료와 반응하기 위하여, 질소를 함유할 수도 있는 전구체 재료일 수도 있다. 예를 들어, 헥사클로로디실란이 제1 전구체 재료로서 이용되는 실시형태에서, 암모니아(NH3)가 제2 전구체 재료로서 사용될 수도 있고, 제2 전구체 전달 시스템(213) 내에 배치될 수도 있다. 그러나, 제2 전구체 재료로서의 암모니아에 대한 설명은 실시형태를 제한하려는 의도가 아니며, N2 등과 같은 임의의 다른 적절한 전구체 재료가 제2 전구체 재료로서 이용될 수도 있다.
일단 제1 전구체 재료 및 제2 전구체 재료가 제1 전구체 전달 시스템(211) 및 제2 전구체 전달 시스템(213) 내에 각각 배치되면, 제1 층(203)의 형성은, 제1 전구체 전달 시스템(211)을 증착 챔버(219)에 연결시키기 위하여 제2 전구체 가스 제어기(225)에 명령어를 전송하는 제어 유닛(227)에 의해 개시될 수도 있다. 일단 연결되면, 제1 전구체 전달 시스템(211)은, 제1 전구체 재료(예를 들어, 헥사클로로디실란)를 전구체 가스 제어기(225) 및 매니폴드(229)를 통해 샤워헤드(231)로 전달할 수 있다. 그 후, 샤워헤드(231)는 제1 전구체 재료를 증착 챔버(219) 내로 분산시킬 수 있으며, 제1 전구체 재료는 흡착되어 게이트 스택(117) 및 핀(107)의 노출된 표면과 반응할 수도 있다.
실리콘 질화물의 층을 형성하는 실시형태에서, 제1 전구체 재료는 사이클 당 약 12초 동안 약 0.1 slm 내지 약 3 slm의 유속으로 증착 챔버(219) 내로 유입될 수도 있다. 또한, 증착 챔버(219)는 약 0.5 torr와 같은, 약 0.1 torr 내지 약 5 torr 사이의 압력 그리고 약 570℃ 내지 약 650℃ 사이의 온도로 유지될 수도 있다. 그러나, 당업자는 이들 프로세스 조건이 단지 예시적일 뿐이며, 임의의 적절한 프로세스 조건이 실시형태의 범위 내에 남겨지는 동안에 이용될 수도 있음을 인식할 것이다.
제1 전구체 재료가 게이트 스택(117) 및 핀(107)의 표면 상에 흡착됨에 따라, 제1 전구체 재료는 노출된 표면 상에 위치한 개방된 활성 사이트와 반응할 것이다. 그러나, 일단 노출된 표면 상의 모든 개방된 활성 사이트가 제1 전구체 재료와 반응하면, 제1 전구체 재료가 본딩될 개방된 활성 사이트가 더 이상 존재하지 않으므로, 반응이 중지될 것이다. 이 제한은 게이트 스택(117) 및 핀(107)의 노출된 표면과의 제1 전구체 재료의 반응을 자기 제한적인 것으로 만들고, 게이트 스택(117) 및 핀(107)의 표면 상에 반응된 제1 전구체 재료의 단일 층을 형성하게 함으로써, 제1 층(203)의 두께를 보다 정밀하게 제어할 수 있다.
자기 제한 반응이 완료된 후, 증착 챔버(219)는 제1 전구체 재료로 퍼지될 수도 있다. 예를 들어, 제어 유닛(227)은 전구체 가스 제어기(225)에 지시하여 제1 전구체 전달 시스템(211)[증착 챔버(219)로부터 퍼지될 제1 전구체 재료를 함유함]을 연결해제하고, 퍼지 가스를 증착 챔버(219)에 전달하기 위하여 퍼지 가스 전달 시스템(241)을 연결할 수도 있다. 일 실시형태에서, 퍼지 가스 전달 시스템(241)은 질소, 아르곤, 크세논. 또는 다른 비반응성 가스와 같은 퍼지 가스를 증착 챔버(219)에 제공하는 가스 탱크 또는 다른 설비일 수도 있다. 부가적으로, 제어 유닛(227)은 또한, 제1 전구체 재료의 제거를 돕기 위해 증착 챔버(219)에 압력 차를 가하기 위해 진공 펌프(239)를 개시할 수도 있다. 퍼지 가스는, 진공 펌프(239)와 함께, 약 3초 동안 증착 챔버(219)로부터 제1 전구체 재료를 퍼지할 수도 있다.
제1 전구체 재료의 퍼지가 완료된 후에, 증착 챔버(219)로의 제2 전구체 재료(예를 들어, 암모니아)의 도입은, 퍼지 가스 전달 시스템(241)을 연결해제하고 제2 전구체 전달 시스템(213)[제2 전구체 재료를 함유함]을 증착 챔버(219)에 연결하기 위하여, 전구체 가스 제어기(225)에 명령어를 전송하는 제어 유닛(227)에 의해 개시될 수도 있다. 일단 연결되면, 제2 전구체 전달 시스템(213)은 샤워헤드(231)에 제2 전구체 재료를 전달할 수 있다. 그 후, 샤워헤드(231)는 증착 챔버(219) 내로 제2 전구체 재료를 분산시킬 수 있으며, 제2 전구체 재료는 게이트 스택(117) 및 핀(107)의 노출된 표면 상에 흡착될 수 있고, 게이트 스택(117) 및 핀(107)의 노출된 표면 상에 원하는 재료, 예를 들어 실리콘 질화물의 단일 층을 형성하도록 제1 전구체 재료와 또 다른 자기 제한 반응의 형태로 반응한다. 특정 실시형태에서, 반응은 식 (1)에 기재된 바와 같이 일어날 수도 있다.
3Si2Cl6 + 26NH3 → 2Si3N4 + 18NH4Cl + 3H2 (1)
헥사클로로디실란으로 실리콘 질화물의 층을 형성하기 위한 전술한 실시형태에서, 암모니아는 약 30초 동안 약 4.5 slm와 같은, 약 1 slm 내지 약 10 slm 사이의 유량으로 증착 챔버(219) 내에 도입될 수도 있다. 또한, 증착 챔버(219)는 약 6.98 torr와 같은, 약 1 torr 내지 약 10 torr 사이의 압력 그리고 약 570℃ 내지 약 650℃ 사이의 온도로 유지될 수도 있다. 그러나, 당업자는, 임의의 적절한 프로세스 조건이 실시형태의 범위 내에 남아있는 동안에 제2 전구체 재료를 도입하는데 이용될 수도 있으므로, 이들 프로세스 조건은 단지 예시적인 것으로 의도됨을 인식할 것이다.
원하는 재료, 예를 들어 실리콘 질화물의 단일 층이 형성된 후에, 증착 챔버(219)는 예를 들어 [게이트 스택(117) 및 핀(107)의 노출된 표면 상에 원하는 재료의 단일 층을 남겨두고] 퍼지 가스 전달 시스템(241)으로부터 퍼지 가스를 약 3초 동안 이용함으로써 퍼지될 수도 있다. 증착 챔버(219)가 퍼지된 후, 원하는 재료의 형성을 위한 제1 사이클이 완료되고, 제1 사이클과 유사한 제2 사이클이 시작될 수도 있다. 예를 들어, 반복된 사이클은 제1 전구체 재료를 도입하고, 퍼지 기체로 퍼지하고, 제2 전구체로 펄싱하고, 퍼지 기체로 퍼지할 수도 있다. 이러한 사이클은 제1 층(203)이 약 2 ㎚와 같은, 약 10Å 내지 약 40Å 사이의 제1 두께(T1)를 가질 때까지 반복될 수도 있다.
그러나, 당업자는, 제1 층(203)을 형성하기 위한 전술한 프로세스가 예시적인 것으로 의도되고, 실시형태를 제한하려는 것이 아님을 인식할 것이다. 제2 전구체 재료(예를 들어, 암모니아)을 초기에 펄싱하고, 퍼지 기체로 퍼징하고, 제1 전구체 재료(예를 들어, 헥사클로로디실란)을 도입하고, 퍼지 가스로 퍼지하여 제1 사이클을 완료한 다음, 제1 사이클을 반복하는 것과 같은 임의의 다른 적절한 프로세스가 이용될 수도 있다. 제1 층(203)을 형성하기 위한 이러한 및 임의의 다른 적절한 프로세스는, 완전히 실시형태의 범위 내에 포함되도록 의도된다.
일단 제1 층(203)이 원하는 두께로 형성되면, 제2 층(205)은, 대기로의 브레이킹없이 동일한 증착 챔버(219) 내에 그리고 인-시츄로 제1 층(203) 위에 형성될 수도 있다. 일 실시형태에서, 제2 층(205)의 형성은, 제1 전구체를 제1 전구체 전달 시스템(211) 내에 배치하고 제2 전구체를 제2 전구체 전달 시스템(213) 내에 배치한 이후에, 제3 전구체를 제3 전구체 전달 시스템(215) 내에 배치하고 제4 전구체를 제4 전구체 전달 시스템(217) 내에 배치함으로써, 개시될 수도 있다. 예를 들어, 제2 층(205)이 SiOCN인 실시형태에서, 제3 전구체 재료 및 제4 전구체 재료는, 제2 층(205)[예를 들어, SiOCN]에 대한 재료를 형성하기 위하여 제1 전구체 재료 및 제2 전구체 재료와 함께 사용될 수 있는 전구체일 수도 있다. 제1 전구체 재료가 Si2Cl6이고 제2 전구체 재료가 암모니아인 특정 실시형태에서, 제3 전구체 재료는 산소와 같은 전구체일 수도 있고 제3 전구체 전달 시스템(215) 내에 배치될 수도 있다. 그러나, 당업자는, 이 전구체가 SiOCN 층을 형성하기 위해 이용될 수도 있는 유일한 전구체가 아니며, 산소의 사용이 실시형태를 제한하려는 것이 아님을 인식할 것이다. 오존, 또는 사용될 수도 있는 임의의 다른 전구체와 같은 SiOCN 층을 형성하기 위한 임의의 적합한 상(고체, 액체, 또는 기체)의 임의의 적절한 전구체 재료가 이용될 수도 있다.
또한, 제4 전구체 재료는 제4 전구체 전달 시스템(217) 내에 배치될 수도 있다. SiOCN 층이 제2 층(205)을 위한 원하는 재료인 실시형태에서, 제4 전구체 재료는, 제1 전구체 재료, 제2 전구체 재료, 및 제3 전구체 재료와 반응하여 SiOCN의 단일 층을 형성하기 위하여, 탄소를 함유할 수도 있는 전구체 재료일 수도 있다. 예를 들어, 제1 전구체 재료가 Si2Cl6이고, 제2 전구체 재료가 암모니아이고, 제3 전구체 재료가 산소인 실시형태에서, 프로판(C3H6)이 제4 전구체 재료로서 사용될 수도 있고, 제4 전구체 전달 시스템(217) 내에 배치될 수도 있다. 그러나, 제4 전구체 재료로서의 프로판의 설명은 실시형태를 제한하려는 것이 아니며, 임의의 다른 적절한 전구체 재료, 이들의 조합 등이 제4 전구체 재료로서 이용될 수도 있다.
일단 제3 전구체 재료 및 제4 전구체 재료가 제3 전구체 전달 시스템(215) 및 제4 전구체 전달 시스템(217) 내에 각각 배치되면, 제2 층(205)의 형성은 제1 전구체 전달 시스템(211)을 증착 챔버(219)에 연결시키기 위하여 전구체 가스 제어기(225)에 명령어를 전송하는 제어 유닛(226)에 의해 개시될 수도 있다. 일단 연결되면, 제1 전구체 전달 시스템(211)은 제1 전구체 재료(예를 들어, 헥사클로로디실란)를 전구체 가스 제어기(225) 및 매니폴드(229)를 통해 샤워헤드(231)로 전달할 수도 있다. 그 후, 샤워 헤드(231)는 제1 전구체 재료를 증착 챔버(219) 내에 분산시킬 수 있으며, 제1 전구체 재료는 흡착되어 제1 층(203)의 노출된 표면과 반응할 수 있다.
SiOCN 층을 형성하는 실시형태에서, 제1 전구체 재료는 사이클 당 약 20초 동안 약 0.1 slm 내지 약 0.6 slm 사이의 유량으로 증착 챔버(219) 내에 유입될 수도 있다. 또한, 증착 챔버(219)는 약 0.825 torr와 같은, 약 0.2 torr 내지 약 1 torr 사이의 압력으로 유지될 수도 있다. 또한, 제2 층(205)의 형성 온도는 제1 층(203)의 형성과 동일할 수도 있으며, 약 570℃ 내지 약 650℃ 사이에 있을 수도 있다. 그러나, 당업자는, 이들 프로세스 조건이 단지 예시적일 뿐이며, 임의의 적절한 프로세스 조건이 실시형태의 범위 내에서 남겨지는 동안에 이용될 수도 있음을 인식할 것이다.
제1 전구체 재료가 제1 층(203)의 표면 상에 흡착됨에 따라, 제1 전구체 재료는 노출된 표면 상에 위치된 개방된 활성 사이트와 반응할 것이다. 그러나, 일단 노출된 표면 상의 모든 개방된 활성 사이트가 제1 전구체 재료와 반응하면, 제1 전구체 재료가 본드될 개방된 활성 사이트가 더 이상 존재하지 않으므로 반응이 중지될 것이다. 이러한 제한은 제1 층(203)의 노출된 표면과 제1 전구체 재료의 반응을 자기 제한적인 것으로 만들고, 제1 층(203)의 표면 상에 반응된 제1 전구체 재료의 단일 층을 형성함으로써, 제2 층(205)의 두께의 제어를 보다 정확하게 행할 수 있다.
자기 제한 반응이 완료된 후, 증착 챔버(219)는 제1 전구체 재료로 퍼지될 수도 있다. 예를 들어, 제어 유닛(227)은, 제1 전구체 전달 시스템(211)(증착 챔버(219)로부터 퍼지될 제1 전구체 재료를 함유함)을 연결 해제하고, 퍼지 가스를 증착 챔버(219)에 전달하기 위하여 퍼지 가스 전달 시스템(241)을 연결하도록, 전구체 가스 제어기(225)에게 지시할 수도 있다. 퍼지 가스는, 진공 펌프(239)와 함께, 약 3초 동안 증착 챔버(219)로부터 제1 전구체 재료를 퍼지할 수도 있다.
제1 전구체 재료의 퍼지가 완료된 후에, 제3 전구체 재료(예를 들어, 산소)의 증착 챔버(219)로의 도입은, 퍼지 가스 전달 시스템(241)을 연결해제하고 제3 전구체 전달 시스템(215)(제3 전구체 재료를 함유함)을 증착 챔버(219)에 연결하도록, 전구체 가스 제어기(225)에 명령어를 전송하는 제어 유닛(227)에 의해 개시될 수도 있다. 일단 연결되면, 제3 전구체 전달 시스템(215)은 제3 전구체 재료를 샤워헤드(231)에 전달할 수 있다. 그 후, 샤워헤드(231)는 제3 전구체 재료를 증착 챔버(219) 내에 분산시킬 수 있으며, 제3 전구체 재료는 제1 층(203)의 노출된 표면 상에 흡착될 수 있고 제1 층(203)의 노출된 표면 상의 제1 전구체 재료와 또 다른 자기 제한 반응의 형태로 반응할 수 있다.
헥사클로로디실란, 산소, 프로판, 및 암모니아로 SiOCN 층을 형성하기 위해 위에서 논의된 실시형태에서, 산소는 약 14초 동안, 약 5 slm와 같은, 약 1 slm 내지 약 10 slm 사이의 유량으로 증착 챔버(219) 내에 도입될 수도 있다. 또한, 증착 챔버(219)는 약 9 torr와 같은, 약 1 torr 내지 약 10 torr 사이의 압력으로 그리고 약 570℃ 내지 약 650℃ 사이의 온도로 유지될 수도 있다. 그러나, 당업자는, 실시형태의 범위 내에 남겨지는 동안에 임의의 적절한 프로세스 조건이 산소를 도입하는 데 이용될 수도 있으므로, 이들 프로세스 조건이 단지 예시적인 것으로 의도된다는 것을 인식할 것이다.
자기 제한 반응이 완료된 후, 증착 챔버(219)는 제3 전구체 재료로 퍼지될 수도 있다. 예를 들어, 제어 유닛(227)은, 제3 전구체 전달 시스템(215)[증착 챔버(219)로부터 퍼지될 제3 전구체 재료를 함유함]을 연결해제하고, 퍼지 가스를 증착 챔버(219)에 전달하기 위해 퍼지 가스 전달 시스템(241)을 연결하도록, 전구체 가스 제어기(225)에게 지시할 수도 있다. 퍼지 가스는, 진공 펌프(239)와 함께, 약 3초 동안, 증착 챔버(219)로부터 제3 전구체 재료를 퍼지할 수도 있다.
제3 전구체 재료의 퍼지가 완료된 후에, 제4 전구체 재료(예를 들어, 프로판)의 증착 챔버(219)로의 도입은, 퍼지 가스 전달 시스템(241)을 연결 해제하고, 제4 전구체 전달 시스템(217)[제4 전구체 재료를 함유함]을 증착 챔버(219)에 연결하도록, 전구체 가스 제어기(225)에 명령어를 전송하는 제어 유닛(227)에 의해 개시될 수도 있다. 일단 연결되면, 제4 전구체 전달 시스템(217)은 샤워헤드(231)에 제4 전구체 재료를 전달할 수 있다. 그 후, 샤워헤드(231)는 제4 전구체 재료를 증착 챔버(219) 내로 분산시킬 수 있으며, 제4 전구체 재료는 제1 층(203)의 노출된 표면 상에 흡착될 수 있고, 제1 층(203)의 노출된 표면 상에 제1 전구체 재료와 제3 전구체 재료의 생성물과 또 다른 자기 제한 반응의 형태로 반응한다.
헥사클로로디실란, 산소, 및 암모니아로 SiOCN 층을 형성하기 위해 위에서 논의된 실시형태에서, 프로펜은 약 60초 동안, 약 5.5 slm와 같은, 약 1 slm 내지 약 10 slm 사이의 유속으로 증착 챔버(219) 내로 도입될 수도 있다. 또한, 증착 챔버(219)는 약 34.87 torr와 같은, 약 10 torr 내지 약 50 torr 사이의 압력 그리고 약 570℃ 내지 약 650℃ 사이의 온도로 유지될 수도 있다. 그러나, 당업자는, 임의의 적절한 프로세스 조건이 실시형태의 범위 내에 남겨지는 동안에 산소를 도입하는 데 이용될 수도 있으므로, 이들 프로세스 조건이 단지 예시적인 것으로 의도된다는 것을 인식할 것이다.
자기 제한 반응이 완료된 후, 증착 챔버(219)는 제4 전구체 재료로 퍼지될 수도 있다. 예를 들어, 제어 유닛(227)은, 제4 전구체 전달 시스템(217)[증착 챔버(219)로부터 퍼지될 제4 전구체 재료를 함유함]을 연결해제하고, 퍼지 가스를 증착 챔버(219)에 전달하기 위해 퍼지 가스 전달 시스템(241)을 연결하도록, 전구체 가스 제어기(225)에게 지시할 수도 있다. 퍼지 가스는, 진공 펌프(239)와 함께, 약 3초 동안, 증착 챔버(219)로부터 제4 전구체 재료를 퍼지할 수도 있다.
제4 전구체 재료의 퍼지가 완료된 후에, 제2 전구체 재료(예를 들어, 암모니아)의 증착 챔버(219)로의 도입은, 퍼지 가스 전달 시스템(241)을 연결 해제하고, 제2 전구체 전달 시스템(213)[제2 전구체 재료를 함유함]을 증착 챔버(219)에 연결하도록, 전구체 가스 제어기(225)에 명령어를 전송하는 제어 유닛(227)에 의해 개시될 수도 있다. 일단 연결되면, 제2 전구체 전달 시스템(213)은 샤워헤드(231)에 제2 전구체 재료를 전달할 수 있다. 그 후, 샤워헤드(231)는 제2 전구체 재료를 증착 챔버(219) 내로 분산시킬 수 있으며, 제2 전구체 재료는 제1 층(203)의 노출된 표면 상에 흡착될 수 있고, 제1 층(203)의 노출된 표면 상에, 예를 들어, SiOCN과 같은 원하는 재료의 단일 층을 형성하도록, 또 다른 자기 제한 반응의 형태로 제1 전구체 재료, 제3 전구체 재료, 및 제4 전구체 재료의 생성물과 반응할 수 있다. 특정 실시형태에서, 단일 층의 형성은 식 2에 기재된 바와 같이 발생할 수도 있다.
Si2Cl6 + O2 + C3H6 + NH3 → SiwOxCyNz (2)
헥사클로로디실란, 산소, 및 프로판으로 SiOCN 층을 형성하기 위해 위에서 논의된 실시형태에서, 암모니아는 약 18초 동안, 약 4.5 slm와 같은, 약 1 slm 내지 약 10 slm 사이의 유량으로 증착 챔버(219) 내로 도입될 수도 있다. 또한, 증착 챔버(219)는 약 6.98 torr와 같은, 약 1 torr 내지 약 10 torr 사이의 압력 그리고 약 570℃ 내지 약 650℃ 사이의 온도로 유지될 수도 있다. 그러나, 당업자는, 임의의 적절한 프로세스 조건이 실시형태의 범위 내에 남겨지는 동안에 암모니아를 도입하는데 이용될 수도 있으므로, 이들 프로세스 조건이 단지 예시적인 것으로 의도된다는 것을 인식할 것이다.
원하는 재료, 예를 들어, SiOCN의 단일 층이 형성된 후에, 약 3초 동안 퍼지 가스 전달 시스템(241)으로부터 예를 들어, 퍼지 가스를 사용하여 증착 챔버(219)가 (제1 층(203)의 노출된 표면 상에 원하는 재료의 단일 층을 남기면서) 퍼지될 수도 있다. 증착 챔버(219)가 퍼지된 후에, 원하는 재료의 형성을 위한 제1 사이클이 완료되고, 제1 사이클과 유사한 제2 사이클이 시작될 수도 있다. 예를 들어, 반복된 사이클은 제1 전구체 재료를 도입하고, 퍼지 가스로 퍼지하고, 제3 전구체로 펄싱하고, 퍼지 가스로 퍼지하고, 제4 전구체 재료로 펄싱하고, 퍼지 가스로 퍼지하고, 제2 전구체로 펄싱하고, 퍼지 가스로 퍼지할 수도 있다. 이러한 사이클은 제2 층(205)이 약 2nm와 같은, 약 10Å 내지 약 40Å 사이의 제2 두께(T2)를 가질 때까지 반복될 수도 있다.
그러나, 당업자는, 제1 층(203)을 형성하기 위한 전술한 프로세스가 예시적인 것으로 의도되며, 실시형태를 제한하려는 것이 아님을 인식할 것이다. 제2 전구체 재료(예를 들어, 암모니아)를 초기에 펄싱하고, 퍼지 가스로 퍼징하고, 제1 전구체 재료(예를 들어, 헥사클로로디실란)을 도입하고, 퍼지 가스로 퍼징하고, 제3 전구체 재료를 도입하고, 퍼지 가스로 퍼징하고, 상기 제4 전구체 재료를 도입하고, 상기 퍼지 가스로 퍼징하여 제1 사이클을 완료한 후, 상기 제1 사이클을 반복하는 것과 같은 임의의 다른 적절한 프로세스가 이용될 수도 있다. 제2 층(205)을 형성하기 위한 이러한 및 임의의 다른 적절한 프로세스는, 완전히 실시형태의 범위 내에 포함되도록 의도된다.
도 3a 및 도 3b는 제거 사이클의 시작을 도시하며, 이에 의해 개질된 층(303)이 제2 층(205) 내에 형성되고, 이어서 개질된 층(303)이 제거 프로세스에서 제거되며, 도 3b는 라인 B-B’를 따른 도 3a의 핀(107)의 단면도를 도시한다. 일 실시형태에서, 개질된 층(303)은 제2 층(205)의 재료(예를 들어, SiOCN)를 개질시키기 위해 제2 층(205) 내에 에칭 개질제의 제1 주입(도 3b에서 301로 라벨링된 화살표로 나타냄)을 이용하여 형성될 수도 있다. 일 실시형태에서, 에칭 개질제의 주입은, 제2 층(205)의 에칭 특성이 제1 층(203)의 에칭 특성에 더 근접하도록 제2 층(205)의 재료의 에칭 특성을 변경하도록 설계된다. 제2 층(205)이 SiOCN인 특정 실시형태에서, 에칭 개질제는 임의의 적절한 재료가 이용될 수도 있지만, 질소와 같은 원소이다.
일 실시형태에서, 제1 주입(301)은 이온 주입과 같은 프로세스일 수도 있으며, 이에 의해 원하는 에칭 개질제의 이온은 가속화되어 제2 층(205)을 향하여 지향된다. 이온 주입 프로세스는 가속기 시스템을 이용하여 약 0.7 keV와 같은, 약 0.2 keV 내지 약 1.5 keV의 에너지로 에칭 개질제의 이온을 가속시킬 수도 있다.
또한, 원하는 표면을 따라 에칭 개질제를 주입하기 위하여, 주입 각도가 연속적으로 변화함에 따라 제1 주입(301)이 수행될 수도 있다. 일 실시형태에서, 제1 주입(301)은 약 30°와 같은, 약 30°와 약 42°사이의 제1 각도(α1)에서 시작될 수도 있다(단일의 솔리드 화살표(301)로 표시됨). 일단 시작되면, 제1 주입(301)의 주입 각도는 제1 주입(301)이 에칭 개질제를 제2 층(205)의 대향하는 측벽으로 주입할 때까지 약 2°/초(sec)와 같은, 약 1°/초 내지 약 10°/초 사이의 레이트로 변경될 수도 있다. 일 실시형태에서, 주입 각도는 제1 주입(301)이 약 42°와 같은, 약 30°내지 약 42°사이의 제2 각도(α2)로 에칭 개질제를 제2 층(205)에 주입할 때까지 변경될 수도 있다. 그러나, 임의의 적절한 각도가 이용될 수도 있다.
제1 주입(301)을 사용하여 에칭 개질제를 제2 층(205)에 주입함으로써, 제1 개질층(303)이 제2 층(205) 내에 형성된다. 일 실시형태에서, 임의의 적절한 농도가 대안적으로 이용될 수도 있지만, 제1 개질층(303)은 약 5E15/cm3와 같은, 약 1E15/cm3 내지 약 1E16/cm3 사이의 에칭 개질제의 농도를 가질 수도 있다. 또한, 제1 개질층(303)은 약 4 nm와 같은, 약 2 nm 내지 약 4 nm 사이의 제3 두께(T3)를 가질 수도 있다. 그러나, 임의의 적절한 두께가 이용될 수도 있다.
그러나, 제1 주입(301)은 에칭 개질제를 제2 층(205)의 3개의 표면(예를 들어, 상부 표면 및 2개의 측면)에 주입하지만, 제1 주입(301)은 에칭 개질제를 다른 표면에 주입하지 않는다(또는, 단지 부수적으로 주입하게 된다). 예를 들어, 핀(107)의 종축과 평행한 방향으로 향하는 제2 층의 표면은 제1 주입(301)에 의해 주입되지 않을 것이다.
도 4는 일단 제1 개질층(303)이 제2 층(205) 내에 형성되면, 제1 개질층(303)이 제거될 수 있음을 나타낸다. 일 실시형태에서, 제1 개질층(303)은 개질된 층의 재료(예를 들어, 질소가 도핑된 SiOCN)에 선택적인 에칭제를 사용하는 습식 에칭과 같은 에칭 프로세스(도 4에서 401로 라벨링된 “X”로 표시됨)를 이용하여 제거될 수도 있다. 특정 실시형태에서, 1:500 비율의 희석된 HF와 같은 임의의 적절한 에칭제가 이용될 수도 있지만, 에칭제는 인산(H3PO4)과 같은 에칭제일 수도 있다.
에칭 프로세스(401)가 습식 에칭인 실시형태에서, 에칭 프로세스(401)는 약 160℃와 같은, 약 80℃ 내지 약 200℃ 사이의 온도에서 수행될 수도 있다. 또한, 습식 에칭은 약 20초와 같은, 약 10초 내지 약 60초 사이의 시간 동안 수행될 수도 있다. 그러나, 임의의 적절한 파라미터가 이용될 수도 있다.
또한, 게이트 전극 재료(111)에 인접하고 핀(107) 바로 위에 있는 제2 층(205)의 측벽은 에칭 개질제를 갖지 않거나 내부에 통합된 에칭 개질제를 단지 부수적으로 갖게 되고 직접 주입되지 않기 때문에, 재료가 완전히 제거되지 않는다면, 습식 에칭 프로세스 동안에. 게이트 전극 재료(111)에 인접하고 핀(107)(이는 스페이서(703)가 될 부분) 바로 위에 있는 제2 층(205)의 측벽은, 습식 에칭 프로세스 동안에 단지 최소한도로 제거된다.
도 5a-5b(도 5b는 도 5a의 핀들(107) 중 하나를 라인 B-B'를 따라 절단한 단면도를 도시함)는, 일단 제1 주입(301)(도 3a-3b 참조)이 개질된 층(303)을 형성하도록 수행되고, 에칭 프로세스(401)(도 4 참조)가 개질된 층(303)을 제거하기 위해 수행되면, 제거 프로세스는 제2 층(205)의 제거를 계속하기 위해 1회 이상 반복될 수도 있고, 그 후, 핀(107)의 표면 위로부터 제1 층(203)을 제거하고 추가의 프로세싱을 위해 핀(107)을 완전히 노출시킨다. 일 실시형태에서, 개질된 영역을 형성하기 위한 제1 주입(301)에 이어서 개질된 영역을 제거하기 위한 에칭 프로세스가 후속하는 사이클은 (도 3a-4에 관하여 전술한 제1 사이클 이후에) 추가적으로 1 또는 2회 수행될 수도 있고, 제거하는 각각의 사이클은 제2 층(205) 또는 제1 층(203)의 약 20Å와 같은, 약 10Å 내지 약 30Å 사이에 있다.
선택적으로, 최종 사이클이 완료되어 핀(107)으로부터 제1 층(203)의 최종 부분을 제거하면, 제1 층의 임의의 잔여 재료(예를 들어, 실리콘 질화물)가 제거되고 핀(107)이 추가의 프로세싱을 위해 준비된다는 것을 보증하기 위하여, 마지막 여분의 제거 프로세스가 수행될 수도 있다. 일 실시형태에서, 여분의 제거 프로세스는 개질된 층을 제거하기 위해 이전에 사용된 에칭 프로세스의 반복을 포함할 수도 있다. 예를 들어, 임의의 적절한 제거 프로세스가 이용될 수도 있지만, 여분의 제거 프로세스는 약 20초의 시간 동안 인산을 사용하는 습식에칭일 수도 있다.
다른 실시형태에서, 제1 층(203)은 제1 주입(301)을 사용하지 않고 제거될 수도 있다. 이 실시형태에서, (위에서 논의된 바와 같이) 일단 제2 층(205)이 제거되면, 제1 층(203)의 재료(예를 들어, 실리콘 질화물)를 완전히 제거하기 위하여 습식 에칭 프로세스(예를 들어, 인산을 사용하는 습식 에칭)을 사용하여 제1 층(203)(예컨대, 실리콘 질화물)이 제거된다. 그러나, 임의의 적절한 프로세스가 제1 층(203)을 제거하는데 사용될 수도 있다.
제1 층(203)과 제2 층(205)의 2층(bi-layer) 구조물을 이용함으로써, 핀(107)의 측벽은 제2 층(205) 자체의 단일 재료의 제거보다 더 청결하게 될 수도 있고, 총 프로세싱 시간이 감소될 수도 있다. 예를 들어, 8nm에서의 SiOCN 층이 0.7KeV의 전력, 30°내지 42°사이의 틸트 각도에서의 5E15의 농도를 포함하는 프로세스과 함께 자체적으로 사용되는 경우, 20초 동안 인산을 12회(12X) 주입하는 것의 반복이 4회 되고, 핀(107)의 측벽을 따르는 잔여물은 2.8 nm 내지 3.2 nm의 범위에 있을 수도 있다. 그러나, 본 명세서에서 설명된 실시형태에서, SiN 층(1nm에서) 및 SiOCN 층(7nm에서)에 있어서, 0.7KeV의 전력, 30°내지 38°사이의 틸트 각도에서의 5E15의 농도, 및 20초 동안 인산을 12회 주입하는 것을 3회 반복한 다음, 35초 동안 인산의 세정 에칭을 수행하면 잔류물은 0.89 nm 내지 0.99 nm와 같이, 1 nm 미만이 된다.
또한, 게이트 전극 재료(111)에 직접 인접한 제1 층(203)을 사용함으로써, 제1 층(203)의 재료(예를 들어, 질화 실리콘)의 고품질은, 다른 방법으로 핀 측벽에 발생하는 주입 및 에칭 손상을 피하는 것을 도울수 있고, 소실된 RPG I/O(recess poly gate interlayer oxide) 제거 내부 필름을 감소시키는 것을 돕는다. 마지막으로, 2층 구조물을 채택함으로써, 핀 측벽 풀백 에칭율의 50% 향상이 달성될 수도 있다.
도 6a 및 도 6b는 2층 구조물을 사용하는 결과의 테스트 데이터를 도시한다. 도 6a를 먼저 살펴보면, 4가지 상이한 유형의 재료 즉, (1) 질소로 도핑된 SiOCN의 단일 층, (2) 질소로 도핑되지 않은 SiOCN의 단일 층, (3) SiOCN이 주입된 실리콘 질화물 및 SiOCN의 2층 구조물, 및 (4) SiOCN이 주입되지 않은 실리콘 질화물 및 SiOCN의 2층 구조물의 총 제거량이 도시된다. 보여지는 바와 같이, SiOCN이 주입된 실리콘 질화물 및 SiOCN의 2층 구조물은 H3PO4를 사용하여 20초 동안 제1 에칭한 후에 19.82Å 만큼 제거되고, 이는 16.06Å 만큼 제거되는 SiOCN의 도핑된 단일 층보다 더 크며, SiOCN의 단일 층은 1.92Å 만큼, 그리고 SiOCN이 주입되지 않은 실리콘 질화물 및 SiOCN의 2층 구조물은 2.65Å 만큼 제거된다.
또한, H3PO4를 또 다른 20초 동안 사용하는 제2 습식 에칭 후에, SiOCN이 주입된 실리콘 질화물 및 SiOCN의 2층 구조물은 17.47Å 만큼 제거되고, 이는 8.4Å만큼 제거되는 SiOCN의 도핑된 단일 층보다 더 크며. SiOCN의 단일 층은 2.12Å 만큼, SiOCN이 주입되지 않는 실리콘 질화물 및 SiOCN의 2층 구조물은 1.33Å 만큼 제거된다. 이러한 경우, 재료의 제거율의 50% 보다 더 큰 개선이 획득될 수도 있다.
도 6b는 (1) 주입된 8nm에서의 SiOCN의 단일 층뿐만 아니라 (2) 주입되어 있는 실리콘 질화물(1nm에서) 및 SiOCN(7nm에서)의 2층 구조물 모두에 대한 상이한 원소의 비교를 도시한다. 이 데이터는 SiOCN 또는 SiOCN 및 실리콘 질화물이 본 명세서에 기술된 바와 같이 제거된 후에 핀(107)으로부터의 결과를 도시한다. 도시된 바와 같이, 탄소 신호가 없기 때문에, SiOCN은 핀(107)으로부터 제거되고, 질소의 존재는 발생된 주입에 기인한다. 그러나, SiOCN의 단일 층은 실리콘 질화물 층없이 질소 주입으로 인한 추가 손상이 있음을 나타내는 보다 높은 산소 피크를 갖는다. 마지막으로, 99eV 피크에서 단일 실리콘 피크는 Si-Si 결합이 존재함을 나타내며, 이는 임의의 에피택셜 성장이 더 좋은 재료 품질을 제공한다는 것을 나타낸다.
도 7a 및 7b는 일단 스페이서(703)가 형성되면, 소스/드레인 영역(701)이 핀(107) 상에 성장될 수도 있음을 나타낸다. 일 실시형태에서, 소스/드레인 영역(701)은 성장될 수도 있고, 일부 실시형태에서, 소스/드레인 영역(701)은 SiGeB와 같은 게이트 스택(117) 아래에 위치된 핀(107)의 채널 영역에 응력을 부여하는 스트레서(stressor)를 형성하도록 성장될 수도 있다. 핀(107)이 실리콘을 포함하고 FinFET이 p-형 디바이스인 실시형태에서, 소스/드레인 영역(701)은 실리콘과 같은 재료, 또는 채널 영역과 다른 격자 상수를 갖는 실리콘 게르마늄과 같은 재료로 선택 에피택셜 프로세스를 통해 성장될 수도 있다. 에피택셜 성장 프로세스는 실란, 디클로로실란, 게르만 등과 같은 전구체를 사용할 수도 있으며, 예를 들어 약 30분과 같은, 약 5분 내지 약 120분 동안 지속될 수도 있다.
일단 소스/드레인 영역(701)이 형성되면, 도펀트는 핀(107) 내의 도펀트를 보완하기 위해 적절한 도펀트를 주입함으로써 소스/드레인 영역(701)에 주입될 수도 있다. 예를 들어, 붕소, 갈륨, 인듐 등과 같은 p-형 도펀트가 주입되어 PMOS 디바이스를 형성할 수도 있다. 대안적으로, 인, 비소, 안티몬 등과 같은 n-형 도펀트가 주입되어 NMOS 디바이스를 형성할 수도 있다. 이들 도펀트는 게이트 스택(117) 및 제1 스페이서(703)를 마스크로서 사용하여 주입될 수도 있다. 당업자는 많은 다른 프로세스, 단계 등이 도펀트를 주입하는데 사용될 수도 있음을 알 수 있다는 것에 주목해야 한다. 예를 들어, 특정 목적에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 영역을 형성하기 위해 스페이서 및 라이너의 다양한 조합을 사용하여 복수의 주입이 수행될 수 있음을 당업자는 알 것이다. 이들 프로세스들 중 임의의 프로세스가 도펀트를 주입하는데 사용될 수도 있으며, 상기 설명은 본 발명을 상기 제시된 단계로 제한하는 것을 의미하지 않는다.
도 7b는 질소 주입을 갖는 실리콘 질화물(1nm에서)과 SiOCN(7nm에서)의 2층이 이용되는 특정 실시형태를 도시한다. 이 실시형태에서, 2층 실리콘 질화물 및 SiOCN은 H3PO4와 같은 에칭제를 이용한 습식 에칭을 사용하는 습식 에칭 프로세스를 사용하여 제거된다. 일단 습식 에칭 프로세스가 완료되면, 건식 에칭 프로세스(예를 들어, NF3 및 NH3를 가짐)를 이용하여 핀을 트림하고 다음 에피택셜 프로세스에 대비하여 핀 측벽 표면 상의 잔류물을 세정한다. 이러한 2층 접근법을 이용함으로써, 형성되는 에피택셜 실리콘 게르마늄 또는 실리콘 인은 개선된 품질을 가질 것이다. 또한, 핀(107)의 측벽의 세정 및 잔류물의 양의 대응하는 감소로, 보다 양호한 에피택셜 프로파일이 달성될 수도 있고, 더 큰 전체 프로세스의 제어를 허용할 수도 있다.
또한, 소스/드레인 영역(701)의 형성 후에 추가의 프로세싱이 수행될 수도 있다. 일부 실시형태에서, 실리콘 게르마늄 또는 실리콘 인과 같은 실리사이드는 소스/드레인 영역(701) 상에 형성될 수도 있고, 층간 유전체(별도로 도시되지 않음)가 소스/드레인 영역(701) 위에 형성될 수도 있으며, 게이트 전극 재료(111)의 재료가 제거되어 다른 도전 재료로 대체될 수 있는 대체 게이트 프로세스가 수행될 수도 있다. 임의의 적절한 추가 프로세싱이 수행될 수도 있으며 이러한 모든 프로세스는 실시형태의 범위 내에 완전히 포함된다.
<부기>
1. 반도체 디바이스의 제조 방법에 있어서,
반도체 기판 위에 반도체 핀을 형성하는 단계와,
상기 반도체 핀의 부분 위에 게이트 스택을 형성하는 단계와,
상기 반도체 핀 및 상기 게이트 스택 상에 스페이서 재료를 형성하는 단계와,
상기 반도체 핀으로부터 상기 스페이서 재료를 제거하는 단계
를 포함하며,
상기 스페이서 재료를 형성하는 단계는,
상기 반도체 핀 상에 제1 재료를 퇴적(deposit)하도록 원자 층 퇴적을 이용하는 단계와,
상기 제1 재료 상에, 상기 제1 재료와 상이한 제2 재료를 퇴적하도록 원자 층 퇴적을 이용하는 단계를 더 포함하며,
상기 스페이서 재료를 제거하는 단계는,
개질된(modified) 스페이서 재료를 형성하도록 상기 스페이서 재료에 에칭 개질제(etching modifier)를 주입하는 단계와,
상기 개질된 스페이서 재료를 제거하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
2. 부기 1에 있어서, 상기 스페이서 재료를 제거하는 단계는,
상기 개질된 스페이서 재료를 제거하는 단계 이후에, 제2의 개질된 스페이서 재료를 형성하도록 상기 스페이서 재료에 상기 에칭 개질제를 주입하는 단계와,
상기 제2의 개질된 스페이서 재료를 제거하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
3. 부기 2에 있어서, 상기 스페이서 재료를 제거하는 단계는,
상기 제2의 개질된 스페이서 재료를 제거하는 단계 이후에, 제3의 개질된 스페이서 재료를 형성하도록 상기 스페이서 재료에 상기 에칭 개질제를 주입하는 단계와,
상기 제3의 개질된 스페이서 재료를 제거하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
4. 부기 3에 있어서, 상기 스페이서 재료를 제거하는 단계는, 상기 제3의 개질된 스페이서 재료를 제거하는 단계 이후에 습식 에칭을 수행하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
5. 부기 1에 있어서, 상기 제1 재료는 실리콘 질화물인 것인 반도체 디바이스의 제조 방법.
6. 부기 5에 있어서, 상기 제2 재료는 SiOCN인 것인 반도체 디바이스의 제조 방법.
7. 부기 6에 있어서, 상기 에칭 개질제는 질소인 것인 반도체 디바이스의 제조 방법.
8. 부기 7에 있어서, 상기 개질된 스페이서 재료를 제거하는 단계는, 인산을 사용한 습식 에칭을 적어도 부분적으로 포함하는 것인 반도체 디바이스의 제조 방법.
9. 반도체 디바이스의 제조 방법에 있어서,
반도체 핀 바로 위에 제1 스페이서 재료를 퇴적하는 단계와,
2층(bi-layer) 스페이서 재료를 형성하도록 상기 제1 스페이서 재료 바로 위에 제2 스페이서 재료를 퇴적하는 단계와,
제1 사이클을 이용하여 상기 2층 스페이서 재료의 제1 부분을 제거하는 단계와,
상기 2층 스페이서 재료의 제2 부분을 제거하는 단계
를 포함하며,
상기 제1 사이클은,
상기 2층 스페이서 재료에 에칭 개질제를 주입하는 것과,
상기 에칭 개질제를 주입한 이후에 상기 2층 스페이서 재료를 습식 에칭하는 것을 포함하며,
상기 2층 스페이서 재료의 제2 부분을 제거하는 단계는, 상기 제1 사이클을 1회 이상 반복하는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
10. 부기 9에 있어서, 상기 제1 스페이서 재료를 퇴적하는 단계는, 제1 전구체를 이용하는 원자 층 퇴적 프로세스와 적어도 부분적으로 수행되고, 상기 제2 스페이서 재료를 퇴적하는 단계는, 상기 제1 전구체를 이용하는 원자 층 퇴적 프로세스와 적어도 부분적으로 수행되는 것인 반도체 디바이스의 제조 방법.
11. 부기 10에 있어서, 상기 제1 전구체 재료는 헥사클로로디실란인 것인 반도체 디바이스의 제조 방법.
12. 부기 11에 있어서, 상기 제1 스페이서 재료를 퇴적하는 단계와 상기 제2 스페이서 재료를 퇴적하는 단계는, 서로 인-시츄(in-situ)로 수행되는 것인 반도체 디바이스의 제조 방법.
13. 부기 12에 있어서, 상기 제1 스페이서 재료를 퇴적하는 단계는, 제1 온도에서 수행되고, 상기 제2 스페이서 재료를 퇴적하는 단계는 상기 제1 온도에서 수행되는 것인 반도체 디바이스의 제조 방법.
14. 부기 9에 있어서, 상기 제1 사이클을 1회 이상 반복하는 단계는 적어도 2회 수행되는 것인 반도체 디바이스의 제조 방법.
15. 부기 14에 있어서, 상기 제1 사이클을 반복하는 단계 이후에 세정 에칭을 수행하는 단계를 더 포함하고,
상기 세정 에칭은 제1 에칭제를 이용하고, 상기 습식 에칭은 상기 제1 에칭제를 이용하는 것인 반도체 디바이스의 제조 방법.
16. 반도체 디바이스의 제조 방법에 있어서,
반도체 핀과 직접 접촉하는 실리콘 질화물을 퇴적하는 단계와,
상기 실리콘 질화물과 직접 접촉하는 실리콘 옥시카보니트라이드(silicon oxycarbonitride)를 퇴적하는 단계와,
상기 실리콘 옥시카보니트라이드에 질소를 주입하는 단계와,
하나 이상의 습식 에칭으로, 상기 실리콘 옥시카보니트라이드 및 상기 실리콘 질화물을 제거하는 단계
를 포함하는 반도체 디바이스의 제조 방법.
17. 부기 16에 있어서, 상기 질소를 주입하는 단계는, 이동 주입 프로세스를 이용하여 수행되는 것인 반도체 디바이스의 제조 방법.
18. 부기 16에 있어서, 상기 실리콘 질화물을 퇴적하는 단계는, 상기 실리콘 질화물을 약 2nm의 두께로 퇴적하는 것인 반도체 디바이스의 제조 방법.
19. 부기 16에 있어서, 상기 실리콘 옥시카보니트라이드를 퇴적하는 단계는, 상기 실리콘 옥시카보니트라이드를 약 2nm의 두께로 퇴적하는 것인 반도체 디바이스의 제조 방법.
20. 부기 16에 있어서, 상기 실리콘 옥시카보니트라이드 및 상기 실리콘 질화물을 제거함으로써 노출된 표면 상에 소스/드레인 영역을 성장시키는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
앞에서는 당업자들이 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태의 특징을 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수도 있다는 것을 알 수 있다. 당업자들은 또한 이러한 등가의 구성들이 본 개시의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 교체를 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판 위에 반도체 핀을 형성하는 단계와,
    상기 반도체 핀의 부분 위에 게이트 스택을 형성하는 단계와,
    상기 반도체 핀 및 상기 게이트 스택 상에 스페이서 재료를 형성하는 단계와,
    상기 반도체 핀으로부터 상기 스페이서 재료를 제거하는 단계
    를 포함하며,
    상기 스페이서 재료를 형성하는 단계는,
    상기 반도체 핀 상에 제1 재료를 퇴적(deposit)하도록 원자 층 퇴적을 이용하는 단계와,
    상기 제1 재료 상에, 상기 제1 재료와 상이한 제2 재료를 퇴적하도록 원자 층 퇴적을 이용하는 단계를 더 포함하며,
    상기 스페이서 재료를 제거하는 단계는,
    개질된(modified) 스페이서 재료를 형성하도록 상기 스페이서 재료에 에칭 개질제(etching modifier)를 주입하는 단계와,
    상기 개질된 스페이서 재료를 제거하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 스페이서 재료를 제거하는 단계는,
    상기 개질된 스페이서 재료를 제거하는 단계 이후에, 제2의 개질된 스페이서 재료를 형성하도록 상기 스페이서 재료에 상기 에칭 개질제를 주입하는 단계와,
    상기 제2의 개질된 스페이서 재료를 제거하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
  3. 제2항에 있어서, 상기 스페이서 재료를 제거하는 단계는,
    상기 제2의 개질된 스페이서 재료를 제거하는 단계 이후에, 제3의 개질된 스페이서 재료를 형성하도록 상기 스페이서 재료에 상기 에칭 개질제를 주입하는 단계와,
    상기 제3의 개질된 스페이서 재료를 제거하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서, 상기 스페이서 재료를 제거하는 단계는, 상기 제3의 개질된 스페이서 재료를 제거하는 단계 이후에 습식 에칭을 수행하는 단계를 더 포함하는 것인 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 제1 재료는 실리콘 질화물인 것인 반도체 디바이스의 제조 방법.
  6. 제5항에 있어서, 상기 제2 재료는 SiOCN인 것인 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서, 상기 에칭 개질제는 질소인 것인 반도체 디바이스의 제조 방법.
  8. 제7항에 있어서, 상기 개질된 스페이서 재료를 제거하는 단계는, 인산을 사용한 습식 에칭을 적어도 부분적으로 포함하는 것인 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스의 제조 방법에 있어서,
    반도체 핀 바로 위에 제1 스페이서 재료를 퇴적하는 단계와,
    2층(bi-layer) 스페이서 재료를 형성하도록 상기 제1 스페이서 재료 바로 위에 제2 스페이서 재료를 퇴적하는 단계와,
    제1 사이클을 이용하여 상기 2층 스페이서 재료의 제1 부분을 제거하는 단계와,
    상기 2층 스페이서 재료의 제2 부분을 제거하는 단계
    를 포함하며,
    상기 제1 사이클은,
    상기 2층 스페이서 재료에 에칭 개질제를 주입하는 것과,
    상기 에칭 개질제를 주입한 이후에 상기 2층 스페이서 재료를 습식 에칭하는 것을 포함하며,
    상기 2층 스페이서 재료의 제2 부분을 제거하는 단계는, 상기 제1 사이클을 1회 이상 반복하는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스의 제조 방법에 있어서,
    반도체 핀과 직접 접촉하는 실리콘 질화물을 퇴적하는 단계와,
    상기 실리콘 질화물과 직접 접촉하는 실리콘 옥시카보니트라이드(silicon oxycarbonitride)를 퇴적하는 단계와,
    상기 실리콘 옥시카보니트라이드에 질소를 주입하는 단계와,
    하나 이상의 습식 에칭으로, 상기 실리콘 옥시카보니트라이드 및 상기 실리콘 질화물을 제거하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102580108B1 (ko) * 2018-03-20 2023-09-18 도쿄엘렉트론가부시키가이샤 통합된 단부-대-단부 영역-선택적 침착 프로세스를 위한 플랫폼 및 동작 방법
US10930767B2 (en) 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
CN110047749B (zh) * 2019-03-21 2020-12-18 中国电子科技集团公司第五十五研究所 一种射频ldmos平坦化工艺中氮化硅的去除方法
DE102020114867A1 (de) 2020-01-29 2021-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11430865B2 (en) * 2020-01-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11398384B2 (en) 2020-02-11 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for manufacturing a transistor gate by non-directional implantation of impurities in a gate spacer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150249017A1 (en) * 2014-03-03 2015-09-03 Tokyo Electron Limited Spacer material modification to improve k-value and etch properties
US20160300709A1 (en) * 2012-12-28 2016-10-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for forming spacers for a transistor gate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094194A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90NM CMOS technology
US8716797B2 (en) * 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
JP6024484B2 (ja) * 2013-01-29 2016-11-16 東京エレクトロン株式会社 成膜方法及び成膜装置
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9337316B2 (en) 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
KR102224849B1 (ko) * 2015-03-24 2021-03-08 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 제조 방법
US9935199B2 (en) * 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US9876098B2 (en) * 2016-01-15 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a gate spacer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160300709A1 (en) * 2012-12-28 2016-10-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for forming spacers for a transistor gate
US20150249017A1 (en) * 2014-03-03 2015-09-03 Tokyo Electron Limited Spacer material modification to improve k-value and etch properties

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