KR20050095692A - 반도체 소자의 플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 플러그 형성방법을 개시한다. 개시된 본 발명의 플러그 형성방법은, 소자 형성 영역 상에 게이트 전극이 형성되고, 상기 게이트 전극 양측 부분에 소오스/드레인 영역이 형성된 실리콘 기판을 제공하는 단계; 상기 게이트 전극 및 실리콘 기판 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 불순물 확산을 방지하기 위해 중이온 불순물을 포함한 플라즈마 이온주입을 실시하는 단계; 상기 제1폴리실리콘막 상에 게이트 전극을 완전 매립하도록 인(P)이 도핑된 제2폴리실리콘막을 형성하는 단계; 및 상기 게이트 전극이 노출되도록 제2 및 제1폴리실리콘막을 전면 식각하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 게이트 전극 및 실리콘 기판 상에 불순물을 포함하지 않은 폴리실리콘막을 형성한 후에 플라즈마 도핑 기술을 이용하여 확산이 잘 일어나지 않는 As 또는 Sb와 같은 중이온 불순물을 강제적으로 주입함으로써 측면 확산에 의해 채널 내부로 불순물이 유입되는 것을 방지할 수 있으며, 게이트 전극의 불순물 농도를 줄여 반도체 소자 동작시 읽기/쓰기의 오동작을 방지하여 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 플러그 형성방법에 관한 것으로, 보다 상세하게는, 리프레쉬(Refresh) 특성을 개선할 수 있는 반도체 소자의 플러그 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 콘택 사이즈 및 패턴 사이즈가 축소되고 있음은 주지의 사실이다. 그런데, 이 경우에는 캐패시터 용량도 함께 감소되기 때문에, 메모리 소자에서의 리프레쉬(Refresh) 특성은 매우 취약해진다. 따라서, 메모리 소자를 제조함에 있어서, 캐패시터 용량을 증가시키는 것은 매우 중요하며, 아울러, 리프레쉬 특성을 향상시키는 것도 매우 중요하다.
한편, 메모리 소자에서의 리프레쉬 특성을 향상시키기 위하여, 종래에는 도 1에 도시된 바와 같이, 플러그 전극(13)과 실리콘 기판(1)이 만나는 플러그 이온 주입 영역(7b)에 플러그 이온을 주입하기 위해 인(P)를 사용하는 경우, 플러그 이온 주입 영역(7b)에서 실리콘 기판(1)의 측면 확산(Lateral Out Diffusion) 정도에 따라 채널 영역(9)의 크기가 매우 달라질 수 있다.
또한, 플러그 이온 주입 영역(7b)이 커지면 커질수록 채널 영역(9)이 좁아져서 보론(B)의 절대적 양이 줄어드는 결과를 나타내어 리프레쉬 특성이 나빠지는 결과를 초래하였다. 이러한 문제를 해결하기 위해 플러그 이온 주입 영역(5)과 채널 영역(9) 사이의 포켓(Pocket) 영역(11)에 이온을 주입하여 소자의 특성을 향상시키기 위한 방법을 사용하고 있다.
여기서, 도면부호 3은 소자분리막, 5는 게이트 전극을 나타낸다.
그러나, 포켓 영역에 이온을 주입하게 되면 플러그 전극의 농도가 변화하게 되며 동시에 포켓 이온의 양과 크기를 변경하여야 하는 공정상의 어려움을 가지고 있다.
또한, 반도체 소자의 리프레쉬 특성을 개선하기 위해 플러그 전극의 인(P)의 양을 작게 주입하면, 플러그가 전극으로서의 역할을 담당하지 못하게 되어 반도체 소자가 정상적으로 동작하지 못하게 되는 단점을 가지고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 리프레쉬 특성을 개선할 수 있는 반도체 소자의 플러그 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 소자 형성 영역 상에 게이트 전극이 형성되고, 상기 게이트 전극 양측 부분에 소오스/드레인 영역이 형성된 실리콘 기판을 제공하는 단계; 상기 게이트 전극 및 실리콘 기판 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 불순물 확산을 방지하기 위해 중이온 불순물을 포함한 플라즈마 이온주입을 실시하는 단계; 상기 제1폴리실리콘막 상에 게이트 전극을 완전 매립하도록 인(P)이 도핑된 제2폴리실리콘막을 형성하는 단계; 및 상기 게이트 전극이 노출되도록 제2 및 제1폴리실리콘막을 전면 식각하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 제1폴리실리콘막을 형성하는 단계는 SiH4, Si2H6 및 Si
2H2Cl2로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 N2, Ar 및 He의 혼합가스가 단독 또는 적정량 혼합된 가스를 사용하여 수행하는 것을 특징으로 한다.
상기 제1폴리실리콘막을 형성하는 단계는 460∼650℃의 온도 및 0.1∼5.0Torr의 압력 하에서 수행하여 100∼800Å의 두께로 형성하는 것을 특징으로 한다.
상기 중이온 불순물은 As 또는 Sb이며, 5.0E17∼5.0E20 원자/㎤의 농도로 도핑된 것을 특징으로 한다.
상기 플라즈마 이온주입을 실시하는 단계는 AsH3 및 SbHx의 가스를 사용하여 30∼3000W의 RF 파워 및 0.1∼100Torr의 압력에서 수행하는 것을 특징으로 한다.
상기 제2폴리실리콘막을 형성하는 단계는 SiH4, Si2H6 및 Si2H
2Cl2로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 PH3, N2, Ar, He 및 H2의 혼합가스가 단독 또는 적정량 혼합된 가스를 사용하여 수행하는 것을 특징으로 한다.
상기 제2폴리실리콘막은 500∼5000Å의 두께로 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 의한 반도체 소자의 플러그 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 소자 영역을 한정하는 소자분리막들(23)을 형성한 상태에서, 소자 영역 및 상기 소자분리막(23) 상에 측벽 스페이서를 갖는 게이트 전극들(25)을 형성한다. 그 다음, 소자 영역 상에 형성된 게이트 전극(25) 양측의 실리콘 기판(21) 부분에 소정 도전형의 불순물을 이온주입하여 소오스 영역(27a) 및 드레인 영역(27b)을 형성한다.
도 2b에 도시된 바와 같이, 상기 게이트 전극(25) 및 실리콘 기판(21) 상에 제1폴리실리콘막(29)을 형성한다. 이때, 제1폴리실리콘막(29)을 형성하는 방법은 LP(Low Pressure)CVD, PE(Plasma Enhanced)CVD, ALD(Atomic Layer Deposition) 방식 중 하나를 선택하여 진행할 수 있다.
여기에서, 제1폴리실리콘막(29)을 형성하는 방법은 460∼650℃의 온도 및 0.1∼5.0Torr의 압력 하에서 SiH4, Si2H6 및 Si2H2Cl
2로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 N2, Ar 및 He의 혼합가스가 단독 또는 적정량 혼합된 가스를 사용하여 100∼800Å의 두께로 형성되도록 수행한다.
도 2c에 도시된 바와 같이, 상기 제1폴리실리콘막(29) 상에 플라즈마 이온주입을 실시한다. 여기에서, 플라즈마 이온주입은 n형 불순물 As 또는 Sb가 포함되어 있는 AsH3 및 SbHx의 가스를 사용하여 30∼3000W의 RF 파워 및 0.1∼100Torr의 압력에서 수행한다. 이때, 불순물을 함유하지 않은 폴리실리콘막에 강제적으로 5.0E17∼5.0E20 원자/㎤ 의 농도를 갖는 불순물 As를 칩임형 형태로 주입한다.
이렇게 제1폴리실리콘막(29)에 As 불순물을 도핑하는 이유는 인(P)을 포함한 폴리실리콘을 증착하는 후속 공정에서 인(P)이 실리콘 내부에서 측면 확산이 될 수 있는 경로를 막아주는 역할을 하기 때문이다.
도 2d에 도시된 바와 같이, 상기 제1폴리실리콘막(29) 상에 게이트 전극(25)을 완전 매립하도록 인(P)이 도핑된 제2폴리실리콘막(31)을 형성한다. 이때, 제2폴리실리콘막(31)을 형성하기 위해 SiH4, Si2H6 및 Si2H2
Cl2로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 PH3, N2, Ar, He 및 H2의 혼합가스가 단독 또는 적정량 혼합된 가스를 사용하여 500∼5000Å의 두께로 형성되도록 수행한다.
도 2e에 도시된 바와 같이, 상기 게이트 전극(25)이 노출되도록 제2폴리실리콘막(31) 및 제1폴리실리콘막(29)을 전면 식각 또는 폴리싱(Polishing)하여 플러그(33)를 형성한다.
본 발명에서는 제1폴리실리콘막을 형성하기 전과 제2폴리실리콘막을 형성하기 전에 HF를 포함한 세정공정을 실시한다.
전술한 바와 같이, 본 발명은 게이트 전극 및 실리콘 기판 상에 불순물을 포함하지 않은 폴리실리콘막을 형성한 후에 플라즈마 도핑 기술을 이용하여 확산이 잘 일어나지 않는 As 또는 Sb와 같은 중이온 불순물을 강제적으로 주입함으로써 측면 확산에 의해 채널 내부로 불순물이 유입되는 것을 방지하고, 게이트 전극의 불순물 농도를 줄여 반도체 소자 동작시 읽기/쓰기의 오동작을 방지하여 수율을 향상시킬 수 있다.
이상, 본 발명은 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 게이트 전극 및 실리콘 기판 상에 불순물을 포함하지 않은 폴리실리콘막을 형성한 후에 플라즈마 도핑 기술을 이용하여 확산이 잘 일어나지 않는 As 또는 Sb와 같은 중이온 불순물을 강제적으로 주입함으로써 측면 확산에 의해 채널 내부로 불순물이 유입되는 것을 방지할 수 있으며, 게이트 전극의 불순물 농도를 줄여 반도체 소자 동작시 읽기/쓰기의 오동작을 방지하여 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다.
도 1은 종래 반도체 소자의 플러그 형성방법의 문제점을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 23 : 소자분리막
25 : 게이트 전극 27a : 소오스 영역
27b : 드레인 영역 29 : 제1폴리실리콘막
31 : 제2폴리실리콘막 33 : 플러그
Claims (8)
- 소자 형성 영역 상에 게이트 전극이 형성되고, 상기 게이트 전극 양측 부분에 소오스/드레인 영역이 형성된 실리콘 기판을 제공하는 단계;상기 게이트 전극 및 실리콘 기판 상에 제1폴리실리콘막을 형성하는 단계;상기 제1폴리실리콘막 상에 불순물 확산을 방지하기 위해 중이온 불순물을 포함한 플라즈마 이온주입을 실시하는 단계;상기 제1폴리실리콘막 상에 게이트 전극을 완전 매립하도록 인(P)이 도핑된 제2폴리실리콘막을 형성하는 단계; 및상기 게이트 전극이 노출되도록 제2 및 제1폴리실리콘막을 전면 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 1 항에 있어서, 상기 제1폴리실리콘막을 형성하는 단계는 SiH4, Si2H6 및 Si2H2Cl2로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 N2 , Ar 및 He의 혼합가스가 단독 또는 적정량 혼합된 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 1 항에 있어서, 상기 제1폴리실리콘막을 형성하는 단계는 460∼650℃의 온도 및 0.1∼5.0Torr의 압력 하에서 수행하여 100∼800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 1 항에 있어서, 상기 중이온 불순물은 As 또는 Sb인 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 4 항에 있어서, 상기 중이온 불순물은 5.0E17∼5.0E20 원자/㎤의 농도로 도핑된 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 1 항에 있어서, 상기 플라즈마 이온주입을 실시하는 단계는 AsH3 및 SbHx의 가스를 사용하여 30∼3000W의 RF 파워 및 0.1∼100Torr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 1 항에 있어서, 상기 제2폴리실리콘막을 형성하는 단계는 SiH4, Si2H6 및 Si2H2Cl2로 구성된 그룹으로부터 선택되는 어느 하나의 가스와 PH3 , N2, Ar, He 및 H2의 혼합가스가 단독 또는 적정량 혼합된 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 1 항에 있어서, 상기 제2폴리실리콘막은 500∼5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
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|---|---|---|---|---|
| CN107464782A (zh) * | 2016-06-03 | 2017-12-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
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2004
- 2004-03-25 KR KR1020040020237A patent/KR20050095692A/ko not_active Application Discontinuation
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