CN107464782A - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底中形成有多个隔离结构；在隔离结构之间限定的半导体衬底上形成栅极结构；在栅极结构两侧形成侧壁结构；沉积内连层，覆盖栅极结构、侧壁结构、隔离结构和半导体衬底；图案化内连层，露出栅极结构，通过内连层将源极和漏极延伸至邻近的隔离结构上。根据本发明，可以大幅缩减MOS源/漏极占用芯片有源区的面积，MOS寄生电容值也随之显著降低，进而有效提升射频收发开关的性能。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
射频收发开关(RF T/R switch)作为无线宽带收发芯片的最前端电路，主要作用是控制整个收发机芯片的接收与发射状态的切换，它连接着收发天线、低噪声放大器和功率放大器，是收发芯片中的关键模块。
目前，在设计射频收发开关时，通常需要具有非常大宽度的器件来满足射频收发开关大的输入/输出功率，这些器件的宽度甚至达到um级别。在采用体硅(bulk)CMOS工艺制作射频收发开关器件时，高频条件下的耦合会造成功率的损失，进而造成射频收发开关性能的下降。因此，目前产业上普遍采用SOI衬底工艺来制作射频收发开关器件。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成有多个隔离结构；在所述隔离结构之间限定的半导体衬底上形成栅极结构；在所述栅极结构两侧形成侧壁结构；沉积内连层，覆盖所述栅极结构、所述侧壁结构、所述隔离结构和所述半导体衬底；图案化所述内连层，露出所述栅极结构，通过所述内连层将源极和漏极延伸至邻近的所述隔离结构上。
在一个示例中，所述半导体衬底为体硅衬底。
在一个示例中，所述栅极结构包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
在一个示例中，所述源极和漏极的特征尺寸取决于所述栅极结构之间的最小特征尺寸。
在一个示例中，在形成所述隔离结构之前，还包括在所述半导体衬底中形成深N阱的步骤，在形成所述隔离结构之后，还包括在所述隔离结构之间限定的半导体衬底中形成P阱的步骤。
在一个示例中，所述内连层的材料包括多晶硅。
在一个示例中，在形成所述侧壁结构之前，还包括以所述栅极结构为掩膜，实施LDD注入的步骤。
在一个示例中，在图案化所述内连层之后，还包括实施离子注入形成源极和漏极的步骤。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件，所述半导体器件为射频收发开关。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，可以大幅缩减MOS源/漏极占用芯片有源区的面积，MOS寄生电容值也随之显著降低，进而有效提升射频收发开关的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为根据现有技术制作的射频收发开关的示意性剖面图；
图1B为本发明提出的射频收发开关的示意性剖面图；
图2A-图2B为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图；
图4为根据本发明示例性实施例三的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如图1A所示，其为根据现有技术制作的射频收发开关的示意性剖面图。
在半导体衬底100上形成有栅极结构，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等体硅衬底。
作为示例，栅极结构包括自下而上层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c。
栅极介电层102a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层102c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。
栅极介电层102a、栅极材料层102b以及栅极硬掩蔽层102c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
在半导体衬底100上形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构103。其中，侧壁结构103由氧化物、氮化物或者二者的组合构成。在形成侧壁结构103之前，实施LDD注入以形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成侧壁结构103之后，实施源/漏注入以形成源/漏注入区。为了简化，图示中未示出轻掺杂漏结构和源/漏注入区。
在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离结构。在隔离结构101之间限定的半导体衬底100中形成有P阱，在P阱下方的半导体衬底100中形成有深N阱。
在半导体衬底100上形成有层间介电层104，在层间介电层104中形成有多个接触塞105，其中，接触塞105的底端分别电性连接NMOS的源极和漏极，接触塞105的顶端电性连接不同的金属互连层。
目前，在设计射频收发开关时，通常需要具有非常大宽度的器件来满足射频收发开关大的输入/输出功率，这些器件的宽度甚至达到um级别。在采用体硅(bulk)CMOS工艺制作射频收发开关器件时，高频条件下的耦合会造成功率的损失，进而造成射频收发开关性能的下降。产生上述问题的主要原因在于体硅衬底工艺中的寄生电容。而MOS晶体管的源/漏极与体硅之间的寄生电容构成了上述体硅衬底工艺中的寄生电容的主要因素，而源/漏极与体硅之间的寄生电容的大小则与源/漏极的面积成正比。在上述现有技术中，在隔离结构101之间限定的半导体衬底100上形成的MOS的源极/漏极占用芯片有源区的面积取决于电性连接源极/漏极的接触塞105的特征尺寸和接触塞105与MOS的栅极之间间距的设计准则。在接触塞105的特征尺寸和接触塞105与MOS的栅极之间间距的设计准则难以进一步减小的前提下，MOS的源极/漏极占用芯片有源区的面积始终较大，导致MOS寄生电容较大。
为了解决上述技术问题，本发明提出了一种新型的射频开关器件。如图1B所示，其为本发明提出的射频收发开关的示意性剖面图。
在半导体衬底100上形成有栅极结构，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等体硅衬底。
作为示例，栅极结构包括自下而上层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c。
栅极介电层102a包括氧化物层，例如二氧化硅层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨、镍或钛；导电性金属氮化物层包括氮化钛层；导电性金属氧化物层包括氧化铱层；金属硅化物层包括硅化钛层。栅极硬掩蔽层102c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃、磷硅玻璃、正硅酸乙酯、未掺杂硅玻璃、旋涂玻璃、高密度等离子体或旋涂电介质；氮化物层包括氮化硅层；氮氧化物层包括氮氧化硅层。
栅极介电层102a、栅极材料层102b以及栅极硬掩蔽层102c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。
在半导体衬底100上形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构103。其中，侧壁结构103由氧化物、氮化物或者二者的组合构成。在形成侧壁结构103之前，实施LDD注入以形成轻掺杂漏结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成侧壁结构103之后，实施源/漏注入以形成源/漏注入区。为了简化，图示中未示出轻掺杂漏结构和源/漏注入区。
在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离结构。在隔离结构101之间限定的半导体衬底100中形成有P阱，在P阱下方的半导体衬底100中形成有深N阱。
在半导体衬底100上形成有内连层106，内连层106覆盖隔离结构101、侧壁结构103、以及位于隔离结构101与侧壁结构103之间的MOS源/漏极。所述内连层的材料可以包括多晶硅，在采用多晶硅材料时，其同时可以作为衬底上其它部件的M0内连层。
内连层106将MOS源/漏极延伸至隔离结构101上，同时，不需要形成电性连接MOS源/漏极的接触塞，MOS源/漏极的特征尺寸大为减小且仅取决于MOS栅极结构之间的最小特征尺寸，由此可以大幅缩减MOS源/漏极占用芯片有源区的面积(降幅可以达到50％)，MOS寄生电容值也随之显著降低，进而有效提升射频收发开关的性能。
如图3所示，本发明提供了一种半导体器件的制造方法，以形成本发明提出的射频收发开关，该方法包括：
在步骤301中，提供半导体衬底，在半导体衬底中形成有多个隔离结构；
在步骤302中，在隔离结构之间限定的半导体衬底上形成栅极结构；
在步骤303中，在栅极结构两侧形成侧壁结构；
在步骤304中，沉积内连层，覆盖栅极结构、侧壁结构、隔离结构和半导体衬底；
在步骤305中，图案化内连层，露出栅极结构，通过内连层将源极和漏极延伸至邻近的隔离结构上。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
参照图2A-图2B，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等体硅衬底。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
在半导体衬底200中形成有隔离结构201，作为示例，隔离结构201为浅沟槽隔离(STI)结构。在隔离结构201之间限定的半导体衬底200中形成有P阱，在P阱下方的半导体衬底200中形成有深N阱。
以浅沟槽隔离结构为例，先在所述基底上形成硬掩膜层，采用本领域技术人员所熟习的各种适宜的工艺技术形成所述硬掩膜层，例如化学气相沉积工艺，所述硬掩膜层的材料优选氮化硅。
再图案化所述硬掩膜层，以在所述硬掩膜层中形成构成浅沟槽隔离结构图案的开口，该过程包括：在所述硬掩膜层上形成具有浅沟槽隔离结构图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻所述硬掩膜层直至露出所述基底，采用灰化工艺去除所述光刻胶层。
接着，以所述图案化的硬掩膜层为掩膜，在所述基底中蚀刻出用于形成浅沟槽隔离结构的沟槽。然后，在所述沟槽中以及硬掩膜层上沉积隔离材料，所述隔离材料通常为氧化物，优选HARP。接下来，执行化学机械研磨工艺以研磨所述隔离材料，直至露出所述硬掩膜层。
在上述过程中，为了确保在所述沟槽中实现隔离材料的无隙填充，所述隔离材料的沉积分多次(通常为三次)完成，每一次所形成的隔离材料的构成是相同的。在所述沉积之后，执行退火，以使形成的隔离材料致密化，提升其机械强度。在所述研磨之后，执行另一退火，以修复上述过程对所述基底的损伤，改善浅沟槽隔离结构与所述基底之间的界面特性。
需要说明的是，在上述示例中，形成所述硬掩膜层之前，可以先形成一层薄层氧化物作为缓冲层，以释放所述硬掩膜层和所述基底之间的应力；沉积所述隔离材料之前，在所述硬掩膜层上以及用于形成浅沟槽隔离结构的沟槽的侧壁和底部形成另一薄层氧化物构成衬里层。
在半导体衬底200上依次形成栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。
栅极介电层202a的构成材料包括氧化物，例如二氧化硅(SiO2)。栅极材料层202b的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。栅极硬掩蔽层202c的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
形成栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
接下来，通过光刻、蚀刻工艺图案化依次层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c，形成MOS栅极。
接下来，在MOS栅极两侧形成侧壁结构203。作为示例，侧壁结构203包括至少氧化物层和/或氮化物层。形成侧壁结构203的工艺为本领域技术人员所熟习，在此不再赘述。
形成侧壁结构203之前，实施LDD注入以在MOS栅极两侧的半导体衬底200中形成轻掺杂漏(LDD)结构，并实施Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。形成侧壁结构203之后，实施源/漏注入以在MOS栅极两侧的半导体衬底200中形成源/漏注入区。为了简化，图示中未示出轻掺杂漏结构和源/漏注入区。
作为示例，LDD注入的掺杂离子可以是磷离子或者砷离子等。当LDD注入的掺杂离子为磷离子时，离子注入的能量范围为1keV-20keV，离子注入的剂量为1.0×e14cm-2-1.0×e15cm-2。当LDD注入的掺杂离子为砷离子时，离子注入的能量范围为2keV-35keV，离子注入的剂量为1.0×e14cm-2-1.0×e15cm-2。
作为示例，Halo注入的掺杂离子可以是硼离子或者铟离子等。当Halo注入的掺杂离子为硼离子时，离子注入的能量范围为3keV-20keV，离子注入的剂量为1.0×e13cm-2-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底200相垂直的方向偏移一定的角度，所述角度的范围为0度-45度。当Halo注入的掺杂离子为铟离子时，离子注入的能量范围为100keV-150keV，离子注入的剂量为1.0×e13cm-2-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底200相垂直的方向偏移一定的角度，所述角度的范围为0度-45度。
接着，如图2B所示，在半导体衬底200上沉积内连层206，覆盖MOS栅极、侧壁结构203和隔离结构201。作为示例，内连层206的厚度为250埃-450埃，内连层206的材料可以为多晶硅等。
接下来，通过光刻、蚀刻工艺图案化内连层206，露出MOS栅极。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，根据本发明提出的方法，通过形成内连层206将MOS源/漏极延伸至隔离结构201上，同时，不需要形成电性连接MOS源/漏极的接触塞，MOS源/漏极的特征尺寸大为减小且仅取决于栅极结构之间的最小特征尺寸，由此可以大幅缩减MOS源/漏极占用芯片有源区的面积(降幅可以达到50％)，MOS寄生电容值也随之显著降低，进而有效提升射频收发开关的性能。
[示例性实施例二]
首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，如图2B所示，包括：半导体衬底200，在半导体衬底200中形成有隔离结构201，作为示例，隔离结构201为浅沟槽隔离结构。在隔离结构201之间限定的半导体衬底200中形成有P阱，在P阱下方的半导体衬底200中形成有深N阱。
半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等体硅衬底。
在隔离结构201之间限定的半导体衬底200上形成有MOS栅极。作为示例，MOS栅极包括自下而上层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。
栅极介电层202a的构成材料包括氧化物，例如二氧化硅(SiO2)。栅极材料层202b的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。栅极硬掩蔽层202c的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
形成栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
在MOS栅极两侧形成侧壁结构203，其中，侧壁结构203由氧化物、氮化物或者二者的组合构成。在形成侧壁结构203之前，实施LDD注入以形成轻掺杂漏结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通，在形成侧壁结构203之后，实施源/漏注入以形成源/漏注入区，为了简化，图示中未示出轻掺杂漏结构和源/漏注入区。
在半导体衬底200上形成有内连层206，内连层206覆盖隔离结构201、侧壁结构203、以及位于隔离结构201与侧壁结构203之间的MOS源/漏极。
内连层206将MOS源/漏极延伸至隔离结构201上，不需要形成电性连接MOS源/漏极的接触塞，MOS源/漏极的特征尺寸大为减小且仅取决于栅极结构之间的最小特征尺寸，由此可以大幅缩减MOS源/漏极占用芯片有源区的面积(降幅可以达到50％)，MOS寄生电容值也随之显著降低，进而有效提升射频收发开关的性能。
然后，通过后续工艺完成整个半导体器件的制作，包括：在半导体衬底200上形成层间介电层，在层间介电层中形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。
其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
所述电子装置的内部元件包括示例性实施例二所述的半导体器件。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底中形成有多个隔离结构；
在所述隔离结构之间限定的半导体衬底上形成栅极结构；
在所述栅极结构两侧形成侧壁结构；
沉积内连层，覆盖所述栅极结构、所述侧壁结构、所述隔离结构和所述半导体衬底；
图案化所述内连层，露出所述栅极结构，通过所述内连层将源极和漏极延伸至邻近的所述隔离结构上。
2.根据权利要求1所述的方法，其特征在于，所述半导体衬底为体硅衬底。
3.根据权利要求1所述的方法，其特征在于，所述栅极结构包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
4.根据权利要求1所述的方法，其特征在于，所述源极和漏极的特征尺寸取决于所述栅极结构之间的最小特征尺寸。
5.根据权利要求1所述的方法，其特征在于，在形成所述隔离结构之前，还包括在所述半导体衬底中形成深N阱的步骤，在形成所述隔离结构之后，还包括在所述隔离结构之间限定的半导体衬底中形成P阱的步骤。
6.根据权利要求1所述的方法，其特征在于，所述内连层的材料包括多晶硅。
7.根据权利要求1所述的方法，其特征在于，在形成所述侧壁结构之前，还包括以所述栅极结构为掩膜，实施LDD注入的步骤。
8.根据权利要求1所述的方法，其特征在于，在图案化所述内连层之后，还包括实施离子注入形成源极和漏极的步骤。
9.一种采用权利要求1-8之一所述的方法制造的半导体器件，其特征在于，所述半导体器件为射频收发开关。
10.一种电子装置，其特征在于，所述电子装置包括权利要求9所述的半导体器件。
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