CN109728010A - 集成芯片及其形成方法 - Google Patents

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Abstract

在一些实施例中，本发明涉及具有光电探测器的集成芯片及其形成方法，其中，光电探测器布置在具有第一掺杂类型的半导体衬底内。在由半导体衬底的内表面限定的沟槽内设置一种或多种介电材料。在沟槽内且在横向位于一种或多种介电材料与光电探测器之间的位置处布置掺杂外延材料。掺杂外延材料具有与第一掺杂类型不同的第二掺杂类型。

Description

集成芯片及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成芯片及其形成方法。
背景技术
例如，具有图像传感器的集成电路(IC)广泛用于诸如，例如手机和医学影像设备的现代电子器件中。近年来，互补金属氧化物半导体(CMOS)图像传感器已经开始广泛使用，大规模地取代电荷耦合器件(CCD)图像传感器。与CCD图像传感器相比，CMOS图像传感器由于低功耗、小尺寸、快速数据处理、数据的直接输出以及低制造成本而受到欢迎。一些类型的CMOS图像传感器包括前照式(FEI)图像传感器和背照式(BSI)图像传感器。
发明内容
根据本发明的一个方面，提供了一种集成芯片，包括：光电探测器，布置在具有第一掺杂类型的半导体衬底内；一种或多种介电材料，设置在由所述半导体衬底的内表面限定的沟槽内；以及掺杂外延材料，布置在所述沟槽内且在横向位于所述一种或多种介电材料和所述光电探测器之间的位置处，其中，所述掺杂外延材料具有与所述第一掺杂类型不同的第二掺杂类型。
根据本发明的另一个方面，提供了一种集成芯片，包括：衬底，具有限定沟槽的内表面；第一阱区，设置在所述衬底内且位于所述沟槽和第一光电二极管区之间；浮置扩散区，通过设置在所述衬底内的第二阱区围绕；栅极结构，布置在所述衬底上方且位于所述第一光电二极管区与所述浮置扩散区之间；一种或多种介电材料，设置在所述沟槽内；以及掺杂外延材料，布置在所述沟槽内且位于所述一种或多种介电材料与所述第一阱区之间。
根据本发明的又一个方面，提供了一种形成集成芯片的方法，包括：掺杂具有第一掺杂类型的衬底以形成第一阱区和第二阱区，其中，所述第一阱区和所述第二阱区具有第二掺杂类型；选择性地图案化所述衬底以限定延伸到所述第一阱区中的沟槽；用一种或多种介电材料填充所述沟槽；掺杂位于所述衬底内的第一光电二极管区，其中，所述第一光电二极管区通过所述第一阱区与所述沟槽分隔；从所述沟槽内去除所述一种或多种介电材料的部分；以及沿着所述沟槽的靠近所述第一光电二极管区的侧壁形成掺杂外延材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的一些实施例的截面图。
图2示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的一些额外的实施例的截面图。
图3示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的一些可选实施例的截面图。
图4A至图4B示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的一些额外的实施例。
图5示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的一些额外的可选实施例的截面图。
图6至图15示出形成具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的方法的一些实施例的截面图。
图16示出形成具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
集成图像传感器通常包含像素区的大阵列，其分别包括设置在半导体衬底内的光电探测器。像素区通过设置在位于半导体衬底中的沟槽内的隔离结构(例如，浅沟槽隔离结构)而彼此电隔离。在制造隔离结构期间，蚀刻半导体结构以形成沟槽，其中，随后用一种或多种介电材料填充沟槽。用于形成沟槽的蚀刻工艺会损坏半导体衬底，导致沿着半导体衬底的限定沟槽的内表面的缺陷(例如，悬空键等)。这些缺陷可能捕获电荷载流子(例如电子)并且导致不期望的泄漏电流在相邻像素区之间流动，从而导致集成图像传感器内的暗电流和白色像素问题。
为了防止相邻像素区之间的不期望的泄漏电流，可以实施注入工艺以沿着沟槽的边缘形成阱区。阱区被选择为具有防止电荷载流子朝向沟槽移动的掺杂类型，由此减轻泄漏电流。然而，这样的注入工艺也同时用于形成在位于像素区内的传输晶体管的沟道区下方延伸的额外的阱区(例如，以调节传输晶体管的阈值电压)。如果以高掺杂浓度实施注入工艺，则可以减轻不期望的泄漏电流，但是增大传输晶体管的图像滞后。可选地，如果以低掺杂浓度实施注入工艺，则可以改善传输晶体管的图像滞后，但不期望的泄漏电流更糟。
在一些实施例中，本发明涉及配置为提供低图像滞后和低泄漏电流两者的集成图像传感器。集成图像传感器包括布置在半导体衬底内并且通过第一阱区与位于衬底内的沟槽分隔的光电探测器。在沟槽内设置包括一种或多种介电材料的隔离结构。还在横向地位于一种或多种介电材料与第一阱区之间的位置处的沟槽内布置掺杂外延材料。掺杂外延材料具有配置为增加第一阱区的掺杂浓度的第一掺杂浓度。通过增加第一阱区的掺杂浓度，光电探测器和沟槽之间的隔离加强并且相邻像素区之间的不期望的泄漏电流减小。此外，位于传输晶体管下方的第二阱区可以被选择为具有小于第一掺杂浓度的第二掺杂浓度，以便减轻图像滞后。
图1示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器100的一些实施例的截面图。
集成图像传感器100包括设置在衬底102内的光电探测器104。在一些实施例中，光电探测器104可以包括光电二极管(例如，钉扎光电二极管)。在这种实施例中，光电探测器104具有第一掺杂类型(例如，n型掺杂)的第一掺杂区和具有第二掺杂类型(例如，p型掺杂)的上面的第二掺杂区。在一些实施例中，可以在衬底102内设置第一掺杂区和第二掺杂区两者。在其他实施例中，第一掺杂区可以设置在衬底102内，以及第二掺杂区可以包括位于衬底102上方的外延层。在一些实施例中，集成图像传感器100可以包括前照式(FSI)图像传感器，其中，前照式(FSI)图像传感器配置为在辐射到达衬底102的第二表面102b(即，背侧)之前，沿着衬底102的第一表面102a(即，前侧)接收入射辐射。在其他实施例中，集成图像传感器100可以包括背照式(BSI)图像传感器，其中，背照式(BSI)图像传感器配置为在辐射到达第一表面102a之前，沿着第二表面102b接收入射辐射。
在位于衬底102内的光电探测器104和浮置扩散区106之间的位置处的衬底102上方设置栅极结构108。栅极结构108包括通过栅极介电层110与衬底102分隔的导电栅极材料112。在一些实施例中，侧壁间隔件118位于导电栅极材料112的两侧。浮置扩散区106包括具有第一掺杂类型(例如，n型掺杂)的掺杂区。在栅极结构108上方布置导电接触件114。通过位于衬底102上方的介电结构116(例如，层间介电(ILD)层)围绕导电接触件114。
衬底102包括限定设置在衬底102的第一表面102a内的沟槽120的内表面(例如，侧壁和下表面)。在一些实施例中，可以在位于衬底102内的第一阱区124a内布置沟槽120，并且可以在位于衬底102内的第二阱区124b内布置浮置扩散区106。第一阱区124a和第二阱区124b具有第二掺杂类型(例如，p型掺杂)。在一些实施例中，第二阱区124b可以从浮置扩散区106周围延伸至栅极结构108下面。通过使第二阱区124b延伸到栅极结构108下面，可以使用第二阱区124b来调节栅极结构108的阈值电压。
在沟槽120内设置一种或多种介电材料122。在各个实施例中，一种或多种介电材料122可以包括氧化物、氮化物等。还在沟槽120内设置具有第二掺杂类型(例如，p型掺杂)的掺杂材料。在一些实施例中，掺杂材料可以包括设置在沟槽120内的掺杂外延材料126，而在其他实施例中，可以通过非外延方法形成掺杂材料。沿着衬底102的限定沟槽120的侧壁来布置掺杂外延材料126。在一些实施例中，掺杂外延材料126的第一侧横向接触衬底102的侧壁，并且掺杂外延材料126的第二侧横向接触位于沟槽120内的一种或多种介电材料122。在一些实施例中，掺杂外延材料126从沟槽120向外突出至衬底102上方。
掺杂外延材料126具有比第一阱区124a和/或第二阱区124b更大的掺杂浓度。例如，在一些实施例中，第一阱区124a和第二阱区124b可以具有在约1×1015原子/cm3和约1×1017原子/cm3之间的范围内的掺杂浓度，而掺杂外延材料126可以具有大于约1×1017原子/cm3的掺杂浓度。掺杂外延材料126的较高掺杂浓度导致第一阱区124a在沟槽120和光电探测器104之间具有比第二阱区124b在栅极结构108下面的掺杂浓度更高的掺杂浓度。这是因为掺杂外延材料126的较高掺杂浓度导致来自掺杂外延材料126的掺杂剂扩散到第一阱区124a的周围区域中，由此增加了第一阱区124a在沟槽120附近的掺杂浓度而没有增加第二阱区124b在栅极结构108下方的掺杂浓度。
第一阱区124a在沟槽120附近的较高掺杂浓度通过增加光电探测器104和沟槽120之间的隔离和/或通过中和由在蚀刻衬底102期间沿着沟槽120的内表面形成的缺陷所捕获的电荷载流子(例如电子)来减小相邻像素区之间的泄漏电流。第二阱区124b在栅极结构108下面的较低掺杂浓度降低了栅极结构108的阈值电压和相关联的图像滞后。因此，掺杂外延材料126能够通过减轻泄漏电流来提高集成图像传感器100的性能，同时改善栅极结构108的图像滞后。
图2示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器200的一些额外的实施例的截面图。
集成图像传感器200包括设置在衬底102内的光电探测器104。在一些实施例中，光电探测器104包括具有第一光电二极管区202和上面的第二光电二极管区204的光电二极管。第一光电二极管区202是设置在衬底102内并且具有沿着衬底102的上表面(例如，与衬底102的上表面大致共面)布置的最上表面的掺杂区。第二光电二极管区204包括在布置在衬底102的上表面上方的掺杂外延材料126内。
光电探测器104与布置在衬底102内的浮置扩散区106横向分隔。在一些实施例中，第一光电二极管区202可以具有第一掺杂类型(例如，n型掺杂)，第二光电二极管区204可以具有与第一掺杂类型不同的第二掺杂类型(例如，p型掺杂)，衬底102可以具有第一掺杂类型(例如，n型掺杂)，并且浮置扩散区106可以具有第一掺杂类型(例如，n型掺杂)。在一些实施例中，光电探测器104邻接具有第二掺杂类型(例如，p型掺杂)的第一阱区124a以及通过具有第二掺杂类型(例如，p型掺杂)的第二阱区124b围绕浮置扩散区106。第二阱区124b可以从浮置扩散区106周围连续延伸至栅极结构108下面。
在位于光电探测器104和浮置扩散区106之间的位置处的衬底102上方设置栅极结构108。栅极结构108包括通过栅极介电层110与衬底102分隔的导电栅极材料112。介电保护层206沿着导电栅极材料112的相对两侧并且在衬底102上方延伸。在一些实施例中，沿着导电栅极材料112的相对两侧在介电保护层206上方布置侧壁间隔件118。
在一些实施例中，导电栅极材料112包括多晶硅。在这种实施例中，栅极介电层110可以包括诸如氧化物(诸如二氧化硅)、氮化物(例如，氮化硅)等的介电材料。在其他实施例中，导电栅极材料112可以包括诸如铝、铜、钛、钽、钨、钼、钴等的金属。在这种实施例中，栅极介电层110可以包括诸如氧化铪、氧化铪硅、氧化铪钽、氧化铝、氧化锆等的高k介电材料。在一些实施例中，介电保护层206可以包括氧化物(例如二氧化硅)、氮化物(例如，氮化硅)等。在一些实施例中，侧壁间隔件118可以包括氧化物、氮化物、碳化物等。
衬底102具有限定布置在第一阱区124a内的沟槽120的内表面。在沟槽120内设置一种或多种介电材料122(例如，氧化物、氮化物等)。还在沟槽120内设置掺杂外延材料126。掺杂外延材料126具有比第一阱区124a更高的掺杂浓度的第二掺杂类型(例如，p型掺杂)。在一些实施例中，掺杂外延材料126可以包括诸如硅(例如，单晶硅或多晶硅)、锗、铟等的半导体材料。
掺杂外延材料126的第一侧壁横向接触沟槽120内的一种或多种介电材料122，并且掺杂外延材料126的第二侧壁横向接触衬底102的限定沟槽120的第一侧壁120a。在一些实施例中，掺杂外延材料126通过一种或多种介电材料122与衬底102的第二侧壁120b分隔。通过用掺杂外延材料126衬垫衬底102的第一侧壁120a，可以增加第一阱区124a在沟槽120附近的掺杂浓度，由此增加光电探测器104和沟槽120之间的电隔离并且减少光电探测器104和相邻像素区之间的泄漏电流。在一些实施例中，第一阱区124a可以具有从第一光电二极管区202至衬底102的限定沟槽120的第一侧壁120a的增加的(例如，单调增加)的渐变掺杂浓度。此外，通过将掺杂外延材料126与第二侧壁120b分隔，一种或多种介电材料122也能够提供光电探测器104和相邻像素区之间的电隔离。
在一些实施例中，掺杂外延材料126从沟槽120内连续地延伸至第一光电二极管区202之上。在其他实施例中(未示出)，沟槽120内的掺杂外延材料126可以与第一光电二极管区202上方的掺杂外延材料126不连续。在一些实施例中，介电保护层206可具有横向接触掺杂外延材料126的侧壁的侧壁。在一些实施例中，掺杂外延材料126的侧壁可以进一步接触侧壁间隔件118。
在操作期间，撞击光电探测器104的电磁辐射210(例如，光子)产生电荷载流子208，在第一光电二极管区202中聚集电荷载流子208。当栅极结构108(其配置为作为传输晶体管操作)导通时，由于光电探测器104和浮置扩散区106之间存在电位差，第一光电二极管区202中的电荷载流子208传输至浮置扩散区106。电荷通过源极跟随器晶体管214转换为电压信号。行选择晶体管216用于寻址。在电荷转移之前，通过导通复位晶体管212，将浮置扩散区106设定为预定的低电荷状态，从而导致浮置扩散区106中的电子流入电压源(VDD)。尽管图2的像素区描述为具有设置在衬底102内的传输晶体管，但应当理解，复位晶体管212、源极跟随器晶体管214和行选择晶体管216也可以布置在衬底102内(例如，如图5所示)。
图3示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器300的一些可选的实施例的截面图。
集成图像传感器300包括光电探测器104，其中，光电探测器104设置在衬底102内的与设置在衬底102内的浮置扩散区106横向分隔的位置处。光电探测器104包括光电二极管，其中，光电二极管具有设置在衬底102内的第一掺杂区302和第二掺杂区304两者。在一些实施例中，第一掺杂区302可以具有第一掺杂类型(例如，n型掺杂)，第二掺杂区304可以具有与第一掺杂类型不同的第二掺杂类型(例如，p型掺杂)，衬底102可以具有第一掺杂类型(例如，n型掺杂)，以及浮置扩散区106可以具有第一掺杂类型(例如，n型掺杂)。
在位于衬底102中的沟槽120内设置一种或多种介电材料122(例如，氧化物、氮化物等)。在一些实施例中，可以在具有第二掺杂类型(例如，p型掺杂)的第一阱区124a内布置沟槽120。在沟槽120内设置具有第二掺杂类型(例如，p型掺杂)的掺杂外延材料126。在一些实施例中，掺杂外延材料126的上表面可以包括布置在沟槽120上方的凹陷(divot)308。
在一些实施例中，掺杂外延材料126可以具有通过非零距离306与沟槽120的底部分隔的最底面。在这种实施例中，掺杂外延材料126可以通过一种或多种介电材料122与衬底102横向且垂直分隔(例如，掺杂外延材料126可以通过一种或多种介电材料122沿着第一方向且沿着与第一方向垂直的第二方向与衬底102分隔)。
图4A示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器400的一些额外的实施例的截面图。
集成图像传感器400包括具有布置在衬底102上方的第一栅极结构108和第二栅极结构402的像素区401。第一栅极结构108与布置在光电探测器104和浮置扩散区106之间的传输晶体管相关联。第二栅极结构402与布置在浮置扩散区106和源极/漏极区404之间的复位晶体管相关联。导电接触件114配置为将第一栅极结构108和第二栅极结构402连接至布置在介电结构116内的一个或多个金属互连层406，该介电结构116包括设置在衬底102上方的一个或多个堆叠的层间介电(ILD)层。
在介电结构116上方设置栅格结构408。栅格结构408包括限定开口409的侧壁，开口409位于衬底102的像素区(例如，像素区401)上方。在各个实施例中，栅格结构408可以包括金属(例如，铝、钴、铜、银、金、钨等)和/或介电材料(例如SiO2、SiN等)。在位于栅格结构408中的开口409内布置多个滤色器410a至410b。多个滤色器410a至410b分别配置为传输特定波长的入射辐射。例如，多个滤色器410a至410b中的第一滤色器410a可以传输具有在第一范围(例如，对应于绿光)内的波长的辐射，而多个滤色器410a至410b中的第二滤色器410b可以传输具有在与第一范围不同的第二范围(例如，对应于红光)内的波长的辐射等。在多个滤色器410a至410b上方布置多个微透镜412。多个微透镜412中的相应透镜与多个滤色器410a至410b横向对准。多个微透镜412配置为将入射辐射(例如，光)聚焦到下面的像素区(例如，像素区401)。
图4B示出图4A的集成图像传感器400的一些实施例的顶视图414。图4A示出在顶视图414中沿着截面A-A’的集成图像传感器400。应当理解，顶视图414示出所选择的集成图像传感器400的组件同时排除其他组件以简化该图。此外，尽管顶视图414示出单个像素区401，将理解，像素区401是像素区阵列的部分。
如顶视图414所示，沟槽120作为连续的结构在像素区401周围延伸。掺杂外延材料126沿着第一方向416和第二方向418从第一光电二极管区202上方延伸到沟槽120内。像素区401包括与传输晶体管相关联的第一栅极结构、与复位晶体管相关联的第二栅极结构402、源极跟随器晶体管214和行选择晶体管216。
图5示出具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器500的一些额外的可选实施例的截面图。
如截面图500所示，集成图像传感器500包括设置在像素区401内的光电二极管。衬底102包括沿着像素区401的相对两侧限定设置在衬底102的前侧表面502f内的沟槽120的内表面(例如，侧壁和下表面)。在沟槽120内设置一种或多种介电材料122。还在沟槽120内设置具有第二掺杂类型(例如，p型掺杂)的掺杂材料126。沿着限定沟槽的衬底102的相对侧壁120a和120b布置掺杂材料126，从而使得掺杂材料将一种或多种介电材料122与衬底102的第一侧壁120a和衬底102的第二侧壁120b横向分隔。
在一些实施例中，集成图像传感器500包括背照式(BSI)传感器。在这种实施例中，沿着衬底102的背侧502b设置栅格结构408。在位于栅格结构408中的开口内布置多个滤色器410a至410b，并且通过多个滤色器410a至410b将多个微透镜412与衬底102分隔。
图6至图15示出形成具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的方法的一些实施例的截面图600至1500。尽管参考方法示出图6至图15所示的截面图600至1500，但是应当理解，图6至图15所示的结构不限制于该方法，而是可以独立于该方法。
如图6的截面图600所示，在具有第一掺杂类型(例如，n型掺杂)的衬底102内形成具有第二掺杂类型(例如，p型掺杂)的第一阱区124a和第二阱区124b。在各个实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)以及与其相关的任何其他类型的半导体、外延层、介电层和/或金属层。在一些实施例中，可以通过将掺杂物质602选择性地注入到衬底102中来形成第一阱区124a和第二阱区124b。在一些实施例中，可以根据第一掩蔽层604来将掺杂物质602选择性地注入到衬底102中。在各个实施例中，掺杂物质可以包括p型掺杂剂(例如硼、镓等)或n型掺杂剂(例如磷、砷等)。在一些实施例中，在将掺杂物质注入到衬底102中之后，可以实施驱入退火以将掺杂物质扩散到衬底102内。在一些实施例中，第一阱区124a和第二阱区124b可以延伸到衬底102内的大致相等的深度。
如图7的截面图700所示，选择性地蚀刻衬底102以形成由衬底102在第一阱区124a内的内表面限定的沟槽120。在一些实施例中，可以通过在衬底102上方形成第二掩蔽层702并且后续将衬底102暴露于第一蚀刻剂704来选择性地蚀刻衬底102，该第一蚀刻剂704配置为通过选择性地去除衬底102的未掩蔽部分来形成一个或多个沟槽120。在各个实施例中，第一蚀刻剂704可以包括干蚀刻剂或湿蚀刻剂，其中，干蚀刻剂具有包括氟物质(例如，CF4、CHF3、C4F8等)的蚀刻化学物质，湿蚀刻剂包括氢氟酸(HF)、氢氧化钾(KOH)等。在一些实施例中，可以在沿着衬底102的上表面布置的垫氧化物层上方形成第二掩蔽层702。
如图8的截面图800所示，在沟槽120内形成一种或多种介电材料122。在一些实施例中，一种或多种介电材料122可以包括氧化物(例如，氧化硅)、氮化物、碳化物等。
在一些实施例中，可以通过沉积工艺(例如物理汽相沉积(PVD)、化学汽相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)的方式形成一种或多种介电材料122。在一些实施例中，可以在衬底102上方存在第二掩蔽层702的情况下通过实施热氧化工艺，接着进行沉积工艺以用一种或多种介电材料122填充沟槽120来形成一种或多种介电材料。在用一种或多种介电材料122填充沟槽120之后，可以实施平坦化工艺(例如化学机械平坦化工艺)以去除第二掩蔽层702和一种或多种介电材料122在衬底102上方的多余部分。
如图9的截面图900所示，在衬底102上方形成栅极结构108。栅极结构108包括通过栅极介电层110与衬底102分隔的导电栅极材料112。在一些实施例中，可以通过在衬底102上形成介电层并且随后在介电层上方形成导电材料来形成栅极结构108。随后根据光刻工艺图案化介电层和导电材料以形成栅极结构108。
如图10的截面图1000所示，在衬底102内形成第一光电二极管区202和浮置扩散区106。在衬底102内且在通过第一阱区124a与沟槽120分隔的位置处形成第一光电二极管区202。在一些实施例中，第一光电二极管区202可以接触第一阱区124a。在第二阱区124b内形成浮置扩散区106。在一些实施例中，第一光电二极管区202可以具有与衬底102的掺杂类型相同的第一掺杂类型，但是具有比衬底102更高的掺杂浓度。在一些实施例中，浮置扩散区106可以具有第一掺杂类型，但是具有比第一光电二极管区202更高的掺杂浓度。
在一些实施例中，可以根据包括光刻胶的一个或多个图案化的掩蔽层(未示出)通过将掺杂物质(例如，硼)选择性地注入到衬底102中来形成第一光电二极管区202和浮置扩散区106。在一些实施例中，使用能量在从约35KeV至约200KeV的范围内、剂量在从约5×1014原子/cm3至约1×1018原子/cm3的范围内的第一注入工艺形成第一光电二极管区202。在一些实施例中，使用具有比第一注入工艺更高的剂量的第二注入工艺来形成浮置扩散区106。
如图11的截面图1100所示，在衬底102上方并且沿着栅极结构108的侧壁形成介电保护层206。在各个实施例中，介电保护层206可以包括氧化物、氮化物、碳化物等。介电保护层206可以具有在约1nm至约100nm的范围内的厚度。在各个实施例中，可通过使用快速氧化工艺、低压化学汽相沉积(LPCVD)工艺或等离子体增强化学汽相沉积(PECVD)工艺来形成介电保护层206。
在一些实施例中，在介电保护层206上方形成侧壁间隔件118。可以通过在衬底102和栅极结构108上方沉积间隔件层来形成侧壁间隔件118。在一些实施例中，可通过沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)将间隔件层沉积至在约400埃和约600埃之间的范围内的厚度。随后蚀刻间隔件层以从水平面去除间隔件层，留下沿着栅极结构108的相对两侧的间隔件层以作为侧壁间隔件118。在各个实施例中，间隔件层可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)等。
如图12的截面图1200所示，在衬底102上方形成第三掩蔽层1202。第三掩蔽层1202限定位于沟槽120和第一光电二极管区202上方的开口1204。在一些实施例中，第三掩蔽层1202可以包括通过旋涂工艺形成的光刻胶层。
如图13的截面图1300所示，根据第三掩蔽层1202实施蚀刻工艺。蚀刻工艺从衬底102上方去除介电保护层206的部分，并且还从沟槽120内去除一种或多种介电材料122的部分。在一些实施例中，蚀刻工艺可以使用包括湿蚀刻剂(诸如氢氟酸(HF)、四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)等)的第二蚀刻剂1302。在其他实施例中，第二蚀刻剂1302可以包括干蚀刻剂。
如图14的截面图1400所示，在沟槽120内形成掺杂外延材料126。掺杂外延材料126可以包括诸如硅(例如，单晶硅或多晶硅)、硅锗、铟等的掺杂半导体材料。掺杂外延材料126具有比第一阱区124a或第二阱区124b更高的掺杂浓度的第二掺杂类型(例如，p型掺杂)。在一些实施例中，掺杂外延材料126可具有在从约5×1015原子/cm3至约1×1019原子/cm3的范围内的掺杂浓度。因为掺杂外延材料126的掺杂浓度高于第一阱区124a的掺杂浓度，所以来自掺杂外延材料126的掺杂剂可以扩散到第一阱区124a中以使第一阱区124a具有比第二阱区124b更高的掺杂浓度。在一些实施例中，掺杂剂从掺杂外延材料126至第一阱区124a的扩散可以使第一阱区124a具有从第一光电二极管区202附近处的第一浓度增大至沟槽附近的更大的第二掺杂浓度的渐变掺杂浓度。
在一些实施例中，也可以在第一光电二极管区202上方形成掺杂外延材料126，从而使得掺杂外延材料126具有位于第一光电二极管区202上方的第一区域和位于沟槽120内的第二区域。在这种实施例中，第一区域配置为用作光电探测器104的部分，以及第二区域配置为增加第一阱区124a在沟槽120附近处的掺杂浓度(例如，通过将掺杂剂从掺杂外延材料126扩散到第一阱区124a)。
在一些实施例中，可以使用选择性外延生长和原位掺杂工艺来形成掺杂外延材料126。选择性外延生长工艺在未被介电保护层206覆盖的位置处的衬底102上方生长掺杂外延材料126。
如图15的截面图1500所示，在位于衬底102上方的介电结构116(例如，ILD层)内形成导电接触件114。导电接触件114延伸穿过介电结构116以接触导电栅极材料112。在一些实施例中，可以通过镶嵌工艺的方式形成导电接触件114。在这种实施例中，在衬底102上方形成介电结构116。随后蚀刻介电结构116以形成填充有导电材料(例如，钨、铜和/或铝)的接触孔。随后实施化学机械平坦化(CMP)工艺以从介电结构116上方去除多余的导电材料。
图16示出形成具有布置在位于衬底中的沟槽内的一种或多种介电材料和掺杂外延材料的集成图像传感器的方法1600的一些实施例的流程图。
虽然方法1600在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文描述和示出之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可以在一个或多个单独的步骤和/或阶段中执行这里描述的一个或多个步骤。
在步骤1602处，在具有第一掺杂类型的衬底内形成具有第二掺杂类型的第一阱区和第二阱区。图6示出与步骤1602相对应的一些实施例的截面图600。
在步骤1604处，选择性地蚀刻衬底以在第一阱区内形成沟槽。图7示出与步骤1604相对应的一些实施例的截面图700。
在步骤1606处，在沟槽内形成一种或多种介电材料。图8示出与步骤1606相对应的一些实施例的截面图800。
在步骤1608处，在衬底上方形成栅极结构。图9示出与步骤1608相对应的一些实施例的截面图900。
在步骤1610处，在衬底内形成与第一阱区相邻的具有第一掺杂类型的第一光电二极管区。图10示出与步骤1610相对应的一些实施例的截面图1000。
在步骤1612处，在第二阱区内形成具有第一掺杂类型的浮置扩散区。图10示出与步骤1612相对应的一些实施例的截面图1000。
在步骤1614处，在衬底上并且沿着栅极结构的相对两侧形成介电保护层。图11示出与步骤1614相对应的一些实施例的截面图1100。
在步骤1616处，在介电保护层上方并且沿着栅极结构的相对两侧形成侧壁间隔件。图11示出与步骤1616相对应的一些实施例的截面图1100。
在步骤1618处，去除沟槽内的一种或多种介电材料的部分。图12至图13示出与步骤1618相对应的一些实施例的截面图1200至1300。
在步骤1620处，去除介电保护层的位于第一光电二极管区正上方的部分。图12至图13示出与步骤1620相对应的一些实施例的截面图1200至1300。
在步骤1622处，在沟槽内并且在第一光电二极管区上方形成具有第二掺杂类型的掺杂外延材料。掺杂外延材料可以包括接触第一光电二极管区的上表面的第二光电二极管区。图14示出与步骤1622相对应的一些实施例的截面图1400。
在步骤1624处，在位于衬底上方的介电结构内形成导电接触件。图15示出与步骤1624相对应的一些实施例的截面图1500。
因此，在一些实施例中，本发明涉及具有隔离沟槽的集成图像传感器，其中，隔离沟槽包括一种或多种介电材料和配置为减少相邻像素区之间的泄漏电流的掺杂外延材料。
在一些实施例中，本发明涉及一种集成芯片。集成芯片包括布置在具有第一掺杂类型的半导体衬底内的光电探测器；设置在由半导体衬底的内表面限定的沟槽内的一种或多种介电材料；以及布置在一种或多种介电材料和光电探测器之间的横向位置处的沟槽内的掺杂外延材料，掺杂外延材料具有与第一掺杂类型不同的第二掺杂类型。在一些实施例中，集成芯片还包括设置在位于沟槽和光电探测器之间的半导体衬底内的第一阱区，第一阱区具有第二掺杂类型以及比掺杂外延材料的掺杂浓度更小的掺杂浓度。在一些实施例中，集成芯片还包括设置在半导体衬底内的浮置扩散区；设置在光电探测器与浮置扩散区之间且在半导体衬底上方的栅极结构；以及设置在半导体衬底内并围绕浮置扩散区的第二阱区，第二阱区具有第二掺杂类型和比位于沟槽和光电探测器之间的第一阱区的掺杂浓度更小的掺杂浓度。在一些实施例中，掺杂外延材料将一种或多种介电材料从限定沟槽的半导体衬底的第一侧壁分隔；以及一种或多种介电材料将掺杂外延材料与限定沟槽的半导体衬底的第二侧壁分隔。在一些实施例中，掺杂外延材料直接接触第一侧壁。在一些实施例中，光电探测器包括设置在衬底内并具有第一掺杂类型的第一光电二极管区；并且掺杂外延材料从沟槽内连续地延伸至第一光电二极管区的正上方，掺杂外延材料位于第一光电二极管区的正上方以限定第二光电二极管区。在一些实施例中，掺杂外延材料直接接触第一光电二极管区的上表面。在一些实施例中，掺杂外延材料从沟槽内向外突出到半导体衬底上方。在一些实施例中，集成芯片还包括布置在位于沟槽内的一种或多种介电材料上方的介电保护层，介电保护层横向接触掺杂外延材料的侧壁。
在其他实施例中，本发明涉及一种集成芯片。集成芯片包括具有限定沟槽的内表面的衬底；设置在位于沟槽和第一光电二极管区之间的衬底内的第一阱区；由设置在衬底内的第二阱区围绕的浮置扩散区；布置在衬底上方且位于第一光电二极管区和浮置扩散区之间的栅极结构；设置在沟槽内的一种或多种介电材料；以及布置在位于一种或多种介电材料和第一阱区之间的沟槽内的掺杂外延材料。在一些实施例中，掺杂外延材料将一种或多种介电材料从限定沟槽的衬底的第一侧壁分隔；以及一种或多种介电材料将掺杂外延材料与限定沟槽的衬底的第二侧壁分隔。在一些实施例中，掺杂外延材料从沟槽内连续延伸以直接接触第一光电二极管区的顶部。在一些实施例中，掺杂外延材料具有比第一阱区或第二阱区更大的掺杂浓度。在一些实施例中，集成芯片还包括沿着栅极结构的相对侧布置的侧壁间隔件，掺杂外延材料横向接触侧壁间隔件。在一些实施例中，衬底具有第一掺杂类型，第一阱区和第二阱区具有与第一掺杂类型不同的第二掺杂类型，第一光电二极管区具有第一掺杂类型，以及掺杂外延材料具有第二种掺杂类型。
还在其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括掺杂衬底以形成具有第一掺杂类型的第一阱区和第二阱区，第一阱区和第二阱区具有第二掺杂类型；选择性地图案化衬底以限定延伸到第一阱区中的沟槽；用一种或多种介电材料填充沟槽；掺杂位于衬底的第一光电二极管区，第一光电二极管区通过第一阱区与沟槽分隔；从沟槽内去除一种或多种介电材料的部分；以及沿着沟槽的靠近第一光电二极管区的侧壁生长掺杂外延材料。在一些实施例中，该方法还包括在位于沟槽内的一种或多种介电材料上方形成介电保护层；以及使用选择性外延生长工艺形成掺杂外延材料，该选择性外延生长工艺在未被介电保护层覆盖的表面上形成掺杂外延材料。在一些实施例中，该方法还包括在与第一光电二极管区相邻的位置处在衬底上方形成栅极结构；以及沿着栅极结构的相对两侧形成侧壁间隔件，介电保护层在衬底和侧壁间隔件之间延伸。在一些实施例中，掺杂外延材料具有比第一阱区和第二阱区更大的掺杂浓度。在一些实施例中，该方法还包括在第二阱区内形成浮置扩散区；以及在衬底上方且在浮置扩散区与第一光电二极管区之间形成栅极结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
光电探测器，布置在具有第一掺杂类型的半导体衬底内；
一种或多种介电材料，设置在由所述半导体衬底的内表面限定的沟槽内；以及
掺杂外延材料，布置在所述沟槽内且在横向位于所述一种或多种介电材料和所述光电探测器之间的位置处，其中，所述掺杂外延材料具有与所述第一掺杂类型不同的第二掺杂类型。
2.根据权利要求1所述的集成芯片，还包括：
第一阱区，设置在所述半导体衬底内且在所述沟槽与所述光电探测器之间，其中，所述第一阱区具有所述第二掺杂类型以及比所述掺杂外延材料更小的掺杂浓度。
3.根据权利要求2所述的集成芯片，还包括：
浮置扩散区，设置在所述半导体衬底内；
栅极结构，设置在所述半导体衬底上方且在所述光电探测器与所述浮置扩散区之间；以及
第二阱区，设置在所述半导体衬底内并且围绕所述浮置扩散区，其中，所述第二阱区具有第二掺杂类型和比位于所述沟槽与所述光电探测器之间的所述第一阱区更小的掺杂浓度。
4.根据权利要求1所述的集成芯片，
其中，所述掺杂外延材料将所述一种或多种介电材料与所述半导体衬底的限定所述沟槽的第一侧壁分隔；以及
其中，所述一种或多种介电材料将所述掺杂外延材料与所述半导体衬底的限定所述沟槽的第二侧壁分隔。
5.根据权利要求4所述的集成芯片，其中，所述掺杂外延材料直接接触所述第一侧壁。
6.根据权利要求1所述的集成芯片，
其中，所述光电探测器包括设置在所述衬底内并且具有所述第一掺杂类型的第一光电二极管区；以及
其中，所述掺杂外延材料从所述沟槽内连续地延伸至所述第一光电二极管区的正上方，位于所述第一光电二极管区正上方的所述掺杂外延材料限定了第二光电二极管区。
7.一种集成芯片，包括：
衬底，具有限定沟槽的内表面；
第一阱区，设置在所述衬底内且位于所述沟槽和第一光电二极管区之间；
浮置扩散区，通过设置在所述衬底内的第二阱区围绕；
栅极结构，布置在所述衬底上方且位于所述第一光电二极管区与所述浮置扩散区之间；
一种或多种介电材料，设置在所述沟槽内；以及
掺杂外延材料，布置在所述沟槽内且位于所述一种或多种介电材料与所述第一阱区之间。
8.根据权利要求7所述的集成芯片，其中，所述第一阱区124a具有在约1×1015原子/cm3至约1×1017原子/cm3之间的范围内的掺杂浓度。
9.一种形成集成芯片的方法，包括：
掺杂衬底以形成具有第一掺杂类型的第一阱区和第二阱区，其中，所述第一阱区和所述第二阱区具有第二掺杂类型；
选择性地图案化所述衬底以限定延伸到所述第一阱区中的沟槽；
用一种或多种介电材料填充所述沟槽；
掺杂位于所述衬底内的第一光电二极管区，其中，所述第一光电二极管区通过所述第一阱区与所述沟槽分隔；
从所述沟槽内去除所述一种或多种介电材料的部分；以及
沿着所述沟槽的靠近所述第一光电二极管区的侧壁形成掺杂外延材料。
10.根据权利要求9所述的方法，还包括：
在位于所述沟槽内的所述一种或多种介电材料上方形成介电保护层；以及
使用选择性外延生长工艺形成所述掺杂外延材料，其中，所述选择性外延生长工艺在未被所述介电保护层覆盖的表面上形成所述掺杂外延材料。
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