KR101617950B1 - 포토다이오드 게이트 유전체 보호 층 - Google Patents
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Abstract
본 개시는 제조 및 관련 형성 방법 동안 아래의 게이트 유전체 층에의 손상을 감소시키는 게이트 유전체 보호 층을 갖는 능동 픽셀 센서 및 방법에 관련된다. 일부 실시예에서, 능동 픽셀 센서는 반도체 기판 내에 배치된 광검출기를 갖는다. 제1 게이트 구조물을 갖는 트랜스퍼 트랜지스터가 반도체 기판 위에 배치된 제1 게이트 유전체 층 상에 위치된다. 제2 게이트 구조물을 갖는 리셋 트랜지스터가 제1 게이트 유전체 층 상에 위치된다. 게이트 유전체 보호 층은 제1 게이트 구조물과 제2 게이트 구조물 사이에 연장하는 자리에 게이트 산화물 위로 그리고 광검출기 위에 배치된다. 게이트 유전체 보호 층은 능동 픽셀 센서의 제조 중의 에칭 절차로부터 제1 게이트 유전체 층을 보호한다.
Description
본 발명은 포토다이오드 게이트 유전체 보호 층에 관한 것이다.
포토다이오드(photodiode)는 광을 전기 신호(예를 들어, 전압 또는 전류)로 변환하기 위해 많은 현대 전자 디바이스에 널리 사용되고 있다. 포토다이오드는 p-n 접합(즉, p 타입 영역과 n 타입 영역 사이의 계면) 또는 반도체 기판 내의 PIN 구조이다. 포토다이오드는 통상적으로 포토다이오드가 광을 수신할 수 있게 해주도록 반도체 기판의 노출된 표면 내에 형성된다.
동작 동안, 충분한 에너지의 광자가 포토다이오드에 부딪힐 때, 광자는 포토다이오드의 반도체 기판 내의 전자를 여기시킴으로써, 전자-정공 쌍을 생성한다. 전자 및 정공이 생성됨에 따라, 전류를 발생하도록 정공은 전자와 반대 방향으로 반도체 기판 내에서 이동한다.
본 개시는 제조 및 관련 형성 방법 동안 아래의 게이트 유전체 층에의 손상을 감소시키는 게이트 유전체 보호 층을 갖는 능동 픽셀 센서 및 방법에 관련된다. 일부 실시예에서, 능동 픽셀 센서는 반도체 기판 내에 배치된 광검출기를 갖는다. 제1 게이트 구조물을 갖는 트랜스퍼 트랜지스터가 반도체 기판 위에 배치된 제1 게이트 유전체 층 상에 위치된다. 제2 게이트 구조물을 갖는 리셋 트랜지스터가 제1 게이트 유전체 층 상에 위치된다. 게이트 유전체 보호 층은 제1 게이트 구조물과 제2 게이트 구조물 사이에 연장하는 자리에 게이트 산화물 위로 그리고 광검출기 위에 배치된다. 게이트 유전체 보호 층은 능동 픽셀 센서의 제조 중의 에칭 절차로부터 제1 게이트 유전체 층을 보호한다.
도 1a 및 도 1b는 게이트 유전체 보호 층을 포함하는 능동 픽셀 센서의 일부 실시예의 단면도를 예시한다.
도 2는 게이트 유전체 보호 층을 포함하는 능동 픽셀 센서를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 3 내지 도 12는 도 2의 방법에 따라 능동 픽셀 센서를 형성하는 방법이 수행되는 반도체 기판의 일부 실시예를 예시한다.
도 2는 게이트 유전체 보호 층을 포함하는 능동 픽셀 센서를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 3 내지 도 12는 도 2의 방법에 따라 능동 픽셀 센서를 형성하는 방법이 수행되는 반도체 기판의 일부 실시예를 예시한다.
도면을 참조하여 설명이 이루어지며, 유사한 참조 번호는 일반적으로 전반에 걸쳐 유사한 구성요소를 지칭하는데 이용되고, 다양한 구조들은 반드시 축척대로 도시된 것은 아니다. 다음의 기재에서, 설명을 위한 목적으로, 다수의 구체적 세부사항들이 이해를 용이하게 하기 위해 서술되어 있다. 도면의 세부사항들은 본 개시를 한정하고자 하는 것이 아니고, 오히려 비한정적인 실시예임을 알아야 할 것이다. 예를 들어, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 여기에 기재된 하나 이상의 양상이 이들 구체적 세부사항의 더 적은 정도를 가지고 실시될 수 있다는 것이 명백할 수 있다. 다른 경우로, 공지된 구조 및 디바이스는 이해를 용이하게 하기 위해 블록도 형태로 도시되어 있다.
능동 픽셀 센서는 복수의 트랜지스터 디바이스에 접속된 광검출기를 갖는 반도체 기판을 포함한다. 트랜지스터 디바이스의 제조 동안, 반도체 기판은 다수의 에칭 프로세스를 겪는다. 에칭 프로세스는 트랜지스터 디바이스의 게이트 유전체 재료 및 아래의 반도체 기판에 손상을 입힐 수 있다. 예를 들어, 게이트 구조물의 제조 동안, 폴리실리콘은 건식 에칭 프로세스를 사용하여 선택적으로 에칭될 수 있으며, 이는 게이트 유전체 재료의 손실을 야기할 수 있고 그리고/또는 아래의 반도체 기판에 손상을 입힐 수 있다. 게이트 유전체 재료 및/또는 아래의 반도체 기판에의 유사한 손상은 예를 들어 하드 마스크 제거, 측벽 스페이서 에칭, 및 포토레지스트 애싱 프로세스 동안 발생할 수 있다.
게이트 유전체 재료의 제거로 인해 트랜지스터 디바이스 외부의 게이트 유전체 재료는 더 얇아지며, 능동 픽셀 센서의 암전류(dark current) 및/또는 화이트 픽셀(white pixel) 수에 악영향을 미친다. 예를 들어, 측벽 스페이서 형성 중의 오버에칭은 능동 픽셀 센서의 화이트 픽셀 수를 감소시킬 수 있다. 능동 픽셀 센서의 암전류 및/또는 화이트 픽셀에 미치는 이러한 악영향을 막기 위해, 보다 두꺼운 게이트 유전체 재료가 사용될 수 있지만, 더 두꺼운 게이트 유전체 재료는 능동 픽셀 센서의 리드 노이즈(read noise), 랜덤 전신 신호, 및/또는 전력 소비를 증가시킬 것이다.
따라서, 본 개시는 제조 및 관련 형성 방법 동안 아래의 게이트 유전체 층 및/또는 반도체 기판에의 손상을 감소시키도록 구성된 게이트 유전체 보호 층을 갖는 능동 픽셀 센서에 관한 것이다. 일부 실시예에서, 능동 픽셀 센서는 반도체 기판 내에 배치된 광검출기를 포함한다. 제1 게이트 구조물을 포함하는 트랜스퍼 트랜지스터가 반도체 기판 위에 배치된 제1 게이트 유전체 층 상에 위치된다. 제2 게이트 구조물을 포함하는 리셋 트랜지스터가 제1 게이트 유전체 층 상에 위치된다. 게이트 유전체 보호 층은 제1 게이트 구조물과 제2 게이트 구조물 사이로 연장하는 자리의 게이트 유전체 위로 그리고 광검출기 위에 배치된다. 게이트 유전체 보호 층은 능동 픽셀 센서의 제조 중의 에칭 절차로부터 게이트 유전체를 보호하도록 구성된다.
도 1a 및 도 1b는 게이트 유전체 보호 층(118)을 포함하는 능동 픽셀 센서(100)의 일부 실시예에 대응하는 단면도를 예시한다.
도 1a에 도시된 바와 같이, 능동 픽셀 센서(APS; active pixel sensor)(100)는 반도체 기판(102) 내에 배치된 광검출기(107)를 포함한다. 일부 실시예에서, 광검출기(107)는 핀드(pinned) 포토다이오드를 포함할 수 있다. 광검출기(107)는 반도체 기판(102) 내에 배치된 제1 도핑 영역(108) 및 제2 도핑 영역(110)을 갖는다. 일부 실시예에서, 제1 도핑 영역(108)은 제1 도핑 타입(예를 들어, p 타입 도핑)을 가질 수 있고, 제2 도핑 영역(110)은 제1 도핑 타입과 상이한 제2 도핑 타입(예를 들어, n 타입 도핑)을 가질 수 있고, 반도체 기판(102)은 제1 도핑 타입(예를 들어, p 타입 도핑)을 가질 수 있다.
인접한 능동 픽셀 센서로부터 APS(100)의 격리를 제공하도록 격리 영역(104)이 APS(100)의 주변을 따라 배치된다. 일부 실시예에서, 격리 영역(104)은 쉘로우 트렌치 격리 영역을 포함할 수 있다. 게이트 유전체 층(116)은 격리 영역들(104) 사이의 자리에서 반도체 기판(102) 위에 배치된다. 일부 실시예에서, 게이트 유전체 층(116)은 실리콘 이산화물(SiO2) 층을 포함할 수 있다. 게이트 유전체 층(116)은 대략 50 옹스트롬 이하인 두께를 가질 수 있다.
제1 게이트 구조물(122a) 및 제2 게이트 구조물(122b)은 게이트 유전체 층(116) 위에 배치된다. 제1 게이트 구조물(112a)은 측벽 스페이서(128a)가 측면에 배치된, 게이트 재료(124a) 및 실리아시드 층(126a)을 갖는 스택을 포함한다. 제2 게이트 구조물(122b)은 측벽 스페이서(128b)가 측면에 배치된, 게이트 재료(124b) 및 실리사이드 층(126b)을 갖는 스택을 포함한다. 일부 실시예에서, 측벽 스페이서(128a 및 128b)는 질화물 스페이서를 포함할 수 있다. 제1 게이트 구조물(122a)은 트랜스퍼 트랜지스터(125a) 내에 구성된다. 제2 게이트 구조물(122b)은 리셋 트랜지스터(125b) 내에 구성된다. 트랜스퍼 트랜지스터(125a) 및 리셋 트랜지스터(125b)를 하나 이상의 금속 상호접속 층에 접속시키도록 구성된 게이트 컨택(130a 및 130b)이 각각 실리사이드 층(126a 및 126b) 위에 위치된다.
동작 동안, 광검출기(107)의 표면에 부딪히는 광자는 제1 도핑 영역(108) 내에 모이는 전자를 발생시킨다. 트랜스퍼 트랜지스터(125a)가 턴온될 때, 제1 도핑 영역(108) 내의 광자가 발생시킨 전자는, 광검출기(107)와 플로팅 확산 영역(112)(이는 도시되지 않은 리드아웃 트랜지스터의 게이트에 더 접속됨) 사이에 존재하는 전위 차의 결과로서 플로팅 확산 영역(112)으로 이동된다. 전하는 소스 팔로워 트랜지스터(도시되지 않음)에 의해 전압 신호로 변환된다. 전하 이동 전에, 플로팅 확산 영역(112)은 리셋 트랜지스터(125b)를 턴온함으로써 미리 결정된 낮은 전하 상태로 설정되며, 이는 플로팅 확산 영역(112) 내의 전자가 소스/드레인 영역(114)에 접속된 전압 소스로 흐르게 한다.
게이트 유전체 보호 층(118)은 게이트 유전체 층(116)을 덮는 자리에서 반도체 기판(102) 위에 배치된다. 게이트 유전체 보호 층(118)은 제1 게이트 구조물(122a) 또는 제2 게이트 구조물(122b)의 상부를 덮지 않고서 제1 게이트 구조물(122a)과 제2 게이트 구조물(122b) 사이에 연장한다. 일부 실시예에서, 게이트 유전체 보호 층(118)은, 제1 게이트 구조물(122a)의 측면에 배치된 제1 측벽 스페이서(128a)와 제1 게이트 유전체 층(116) 사이의 제1 자리로부터 제2 게이트 구조물(122b) 측면에 배치된 제2 측벽 스페이서(128b)와 제1 게이트 유전체 층(116) 사이의 제2 자리로 연장한다. 게이트 유전체 보호 층(118)은 또한 광검출기(107)를 덮는 자리로 연장한다. 일부 실시예에서, 게이트 유전체 보호 층(118)은 컨택 에칭 정지 층(CESL; contact etch stop layer)(120) 아래에 더 배치된다.
일부 실시예에서, 게이트 유전체 보호 층(118)은 격리 영역(104), 게이트 유전체 층(116) 및 게이트 재료(124)와 인접해 있는 등각의 박막으로서 배치된다. 일부 실시예에서, 게이트 유전체 보호 층(118)은 게이트 재료(124)의 측벽의 적어도 하부 부분을 따라 연장할 수 있다. 다양한 실시예에서, 게이트 유전체 보호 층(118)은 산화물(예를 들어, SiO2), 실리콘 질화물 층(SiN), 또는 하이-k(high-k) 유전체 재료(예를 들어, 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 등)를 포함할 수 있다.
게이트 유전체 층(116)은, 게이트 구조(112a) 아래로 낮은 두께(예를 들어, 50 옹스트롬보다 작음)를 가지며 게이트 구조(112a) 외부로 더 두꺼운 유전체 재료를 갖는 유전체 재료(즉, 게이트 유전체 층(116) 및 게이트 유전체 보호 층(118))를 제공한다. 유전체 재료의 낮은 두께는 APS(100)에 대한 양호한 전력 소비, 리드 노이즈, 및 무선 전신 신호를 제공한다. 더 두꺼운 유전체는 양호한 암전류 및 화이트 픽셀 수를 제공한다.
도 1b에 도시된 바와 같이, 게이트 유전체 보호 층(118)은 트랜지스터 디바이스(125a 및 125b)의 측벽 스페이서(128) 아래에 있는 위치에서 제1 두께 t1를 갖고 트랜지스터 디바이스(125a 및 125b)의 측벽 스페이서(128) 외부의 위치에서 제2 두께 t2를 갖는다. 일부 실시예에서, 제1 두께 t1은 대략 50 옹스트롬과 대약 250 옹스트롬 사이의 범위를 가질 수 있다. 제1 두께 t1와 제2 두께 t2 간의 차이(즉, t1-t2)는 대략 10 옹스트롬과 대략 200 옹스트롬 사이의 범위일 수 있다.
도 2는 포토다이오드 게이트 유전체 보호 층을 포함하는 능동 픽셀 센서를 형성하는 방법(200)의 일부 실시예의 흐름도를 예시한다.
방법(200)은 일련의 동작 또는 이벤트로서 아래에 예시되고 기재되어 있지만, 이러한 동작 또는 이벤트의 예시된 순서는 한정하는 의미로 해석되어서는 안 된다는 것을 알 수 있을 것이다. 예를 들어, 일부 동작은 다른 순서로 그리고/또는 여기에 예시 및/또는 기재된 바와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시된 모든 동작이 여기에서의 기재의 하나 이상의 양상 또는 실시예를 구현하는데 요구되는 것은 아닐 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다,
202에서, 도핑 영역을 갖는 반도체 기판이 제공된다. 반도체는 제1 도핑 타입(예를 들어, p 타입 도핑)을 포함할 수 있으며, 도핑 영역은 제1 도핑 타입과 상이한 제2 도핑 타입(예를 들어, n 타입 도핑)을 포함할 수 있다.
204에서, 게이트 유전체 층이 반도체 기판 위에 형성된다.
206에서, 게이트 재료가 게이트 유전체 층 위에 형성된다.
208에서, 하드 마스크 층은 게이트 재료 위에 선택적으로 형성된다. 다양한 실시예에서, 하드 마스크 층은 실리콘 질화물 층 또는 실리콘 이산화물 층을 포함할 수 있다.
210에서, 제1 에칭 프로세스는 하드 마스크 층에 따라 게이트 재료를 선택적 에칭하도록 수행된다. 제1 에칭 프로세스의 결과로서, 트랜스퍼 트랜지스터에 대응하는 게이트 재료의 제1 영역 및 리셋 트랜지스터에 대응하는 게이트 재료의 제2 영역이 된다.
212에서, 등각의 유전체 층이 반도체 기판 위에 형성된다. 등각의 유전체 층은 게이트 유전체 층, 게이트 재료의 제1 및 제2 영역 그리고 하드 마스크 층을 덮는다.
214에서, 등각의 유전체 층을 선택적으로 에칭하도록 제2 에칭 프로세스가 수행된다. 일부 실시예에서, 제2 에칭 프로세스는 제1 포토레지스트 층에 따라 등각의 유전체 층을 선택적으로 에칭하도록 수행될 수 있다. 제1 포토레지스트 층은 등각의 유전체 층의 일부를 커버하도록 형성될 수 있다. 예를 들어, 제1 포토레지스트 층은 게이트 재료의 상부에 대응하는 자리에서 등각의 유전체 층을 노출시킬 수 있다. 제2 에칭 프로세스는 등각의 유전체 층의 나머지를 포함하는 게이트 유전체 보호 층을 생성한다. 일부 실시예에서, 게이트 유전체 보호 층은 게이트 유전체 층 및 게이트 재료의 측벽을 덮지만, 게이트 재료의 상부를 덮지는 않는다.
216에서, 하드 마스크 층을 제거하도록 제3 에칭 프로세스가 수행된다. 제3 에칭 프로세스는 게이트 유전체 보호 층의 두께를 감소시킬 수 있다. 제3 에칭 프로세스는 하드 마스크 층과 게이트 유전체 보호 층 둘 다를 노출시키므로, 하드 마스크 층의 재료가 게이트 유전체 보호 층의 재료에 기초하여 선택될 수 있다는 것을 알 수 있을 것이다. 예를 들어, 게이트 유전체 보호 층이 SiO2 층을 포함하는 경우에 하드 마스크 층은 SiON 재료를 포함하도록 선택될 수 있으며, 게이트 유전체 보호 층이 SiN 층을 포함하는 경우에 하드 마스크 층은 SiO2 재료를 포함하도록 선택될 수 있다.
218에서, 측벽 스페이서가 게이트 재료의 측면에 배치되어 형성된다.
220에서, 반도체 기판 내에 핀드 포토다이오드를 형성하도록 핀드 포토다이오드 주입이 수행된다.
222에서, 트랜스퍼 트랜지스터 및 리셋 트랜지스터의 소스 및 드레인 영역을 형성하도록 소스 및 드레인 주입이 선택적으로 수행된다. 일부 실시예에서, 소스 및 드레인 주입은 제2 포토레지스트 층에 따라 수행된다.
224에서, 제2 포토레지스트 층은 소스/드레인 애싱 프로세스에 의해 제거될 수 있다. 제2 포토레지스트 층의 제거는, 트랜스퍼 트랜지스터 및 리셋 트랜지스터의 측벽 스페이서 외부보다 트랜스퍼 트랜지스터 및 리셋 트랜지스터의 측벽 스페이서 아래에 더 큰 두께를 갖도록, 게이트 유전체 보호 층의 두께를 감소시킨다.
226에서, 하나 이상의 금속 상호접속 층이 트랜스퍼 트랜지스터 및 리셋 트랜지스터 위에 형성된다.
도 3 내지 도 12는 예시적인 반도체 기판의 일부 실시예를 예시하며, 방법(200)에 따른 에칭 방법이 구현된다. 도 3 내지 도 12는 방법(200)에 관련하여 기재되어 있지만, 도 3 내지 도 12에 개시된 구조는 이러한 방법에 한정되는 것이 아님을 알 수 있을 것이다.
도 3은 동작 202-204에 대응하는 기판의 단면도(300)의 일부 실시예를 예시한다.
기판은 반도체 기판(102) 및 위의 게이트 유전체 층(116)을 포함한다. 반도체 기판(102)은, 반도체 웨이퍼와 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘, 실리콘-게르마늄, SOI) 및/또는 웨이퍼 상의 하나 이상의 다이 뿐만 아니라, 임의의 기타 유형의 반도체 및/또는 이와 연관된 에피텍셜 층을 포함할 수 있다. 일부 실시예에서, 반도체 기판(102)은 제1 도핑 타입(예를 들어, p 타입 도핑)을 포함한다.
게이트 유전체 층(116)은, 제2 도핑 타입(예를 들어, n 타입 도핑)을 갖는 제1 도핑 영역(108)을 포함하는 능동 픽셀 센서 영역(302)의 외측 에지를 따라 위치된 제1 및 제2 격리 영역(104a 및 104b) 사이에 반도체 기판(102) 위에 형성된다. 제1 게이트 유전체는 대략 50 옹스트롬 이하인 두께를 갖는다.
일부 실시예에서, 반도체 기판(102)은 능동 픽셀 센서 영역(302)으로부터 집적 칩 상의 공간적으로 분리된 주변 영역(304)(즉, I/O 영역)을 더 포함할 수 있다. 주변 영역(304)은 제2 도핑 타입을 갖는 하나 이상의 웰(well) 영역(306)을 포함한다. 하나 이상의 웰 영역(306)은 격리 영역(104c-104e)(예를 들어, 쉘로우 트렌치 격리 영역)에 의해 서로 분리되어 있다. 일부 실시예에서, 게이트 유전체 층(116)은 듀얼 게이트 유전체 프로세스를 통해 증착될 수 있으며, 게이트 유전체 층(116)은 제1 두께를 갖는 제1 게이트 유전체 층(116a) 및 제1 두께와 상이한 제2 두께를 갖는 제2 게이트 유전체 층(116b)을 갖도록 형성된다. 제1 게이트 유전체 층(116a)은 제1 도핑 영역(108), 능동 픽셀 센서 영역(302)의 반도체 기판, 및 I/O 트랜지스터 디바이스와 연관된 주변 영역(304)의 웰 영역 위에 배치된다. 제2 게이트 유전체 층(116b)은 코어 트랜지스터 디바이스와 연관된 주변 영역(304)의 웰 영역 위에 배치된다.
도 4는 동작 206-210에 대응하는 기판의 단면도(400)의 일부 실시예를 예시한다.
단면도(400)에 도시된 바와 같이, 게이트 재료(124)는 게이트 유전체 층(116) 위에 선택적으로 형성된다. 게이트 재료(124)는 증착 기술(예를 들어, 화학적 기상 증착, 물리적 기상 증착 등)에 의해 반도체 기판(102) 위에 형성될 수 있다. 일부 실시예에서, 게이트 재료(124)는 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 게이트 재료(124)는 하이-k 금속 게이트 재료(예를 들어, 알루미늄, 알루미늄 산화물 등)를 포함할 수 있다.
일부 실시예에서, 게이트 재료(124)는 반도체 기판(102)의 표면 위에 전면 증착(blanket deposition)으로서 증착될 수 있고, 하드 마스크 층(402)은 게이트 구조를 정의하도록 게이트 재료(124) 위에 선택적으로 형성될 수 있다. 그 다음, 제1 에칭 프로세스는 하드 마스크 층(402)에 따라 게이트 재료(124)를 선택적으로 에칭하도록 수행된다. 일부 실시예에서, 하드 마스크 층(402)은 실리콘 산질화물(SiON) 또는 실리콘 이산화물(SiO2)을 포함할 수 있다.
도 5는 동작 212에 대응하는 기판의 단면도(500)의 일부 실시예를 예시한다.
단면도(500)에 도시된 바와 같이, 등각의 유전체 층(502)이 기판 위에 형성된다. 일부 실시예에서, 등각의 유전체 층(502)은 대략 30 옹스트롬과 대략 50 옹스트롬 사이의 범위를 갖는 두께로 형성된다. 다양한 실시예에서, 등각의 유전체 층(502)은 열 프로세스 또는 증착 프로세스(예를 들어, 물리적 층 증착, 화학적 기상 증착, 원자층 증착 등)를 사용하여 형성될 수 있다.
등각의 유전체 층(502)은 게이트 유전체 층(116) 위의 자리에서 반도체 기판 위로 형성된다. 일부 실시예에서, 등각의 유전체 층(502)은 격리 영역(104a-104b), 게이트 유전체 층(116), 게이트 재료(124), 및 하드 마스크 층(402)에 인접해 있는 박막으로서 형성된다. 다양한 실시예에서, 등각의 유전체 층(502)은 산화물 층, 실리콘 질화물 층, 또는 하이-k 유전체 재료(예를 들어, 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 등)를 포함할 수 있다.
일부 실시예에서, 하드 마스크 층(402)은 등각의 유전체 층(502)의 재료에 기초한 재료를 포함하도록 선택될 수 있다. 예를 들어, 등각의 유전체 층(502)이 산화물 층을 포함하는 경우, 하드 마스크 층(402)은 SiON 재료를 포함하도록 선택될 수 있다. 등각의 유전체 층(502)이 SiN 층을 포함하는 경우, 하드 마스크 층(402)은 SiO2 재료를 포함하도록 선택될 수 있다. 등각의 유전체 층(502)이 하이-k 유전체 재료를 포함하는 경우, 하드 마스크 층(402)은 SiON 재료를 포함하도록 선택될 수 있다.
도 6 및 도 7은 동작 214에 대응하는 기판의 단면도(600 및 700)의 일부 실시예를 예시한다.
단면도(600)에 도시된 바와 같이, 제1 포토레지스트 층(602)이 반도체 기판(102) 위에 선택적으로 형성된다. 제1 포토레지스트 층(602)은 게이트 재료(124) 및 하드 마스크 층(402)의 상부 부분을 노출시키는 자리에 형성된다. 일부 실시예에서, 제1 포토레지스트 층(602)은 반도체 기판(102)이 높은 속도의 RPM으로 회전될 때 반도체 기판(102) 위에 포토레지스트를 스핀시킴으로써 형성될 수 있다. 제1 포토레지스트 층(602)은 그 후에 게이트 재료(124)를 덮는 가용성 영역을 형성하도록 선택적으로 노출될 수 있다. 그 다음, 제1 포토레지스트 층(602)은 반도체 기판(102)으로부터 가용성 영역을 제거할 화학 현상제를 사용하여 현상될 수 있다.
단면도(700)에 도시된 바와 같이, 제2 에칭 프로세스는 게이트 유전체 층(116)을 덮는 게이트 유전체 보호 층(118)을 생성하도록 게이트 재료(124) 및 하드 마스크 층(402)의 상부 부분으로부터 등각의 유전체 층(502)을 제거하는 에천트(702)(예를 들어, 습식 에천트 또는 건식 에천트)에 반도체 기판(102)을 선택적으로 노출시킴으로써 수행된다. 게이트 유전체 보호 층(118)은 후속 에칭 프로세스로부터 아래의 게이트 유전체 층(116)을 보호하도록 구성된다. 게이트 유전체 층(116)을 후속 에칭 프로세스로부터 보호함으로써, 게이트 유전체 층(116)은 APS의 양호한 전력 소비, 리드 노이즈, 및 무선 전신 신호를 제공하도록 게이트 재료 아래에 낮은 두께(예를 들어, 50 옹스트롬보다 낮음)를 가질 수 있으며, 양호한 암전류 및 화이트 픽셀 수를 제공하는 게이트 재료 외부의 두꺼운 유전체를 제공할 수 있다.
일부 실시예에서, 제2 에칭 프로세스가 완료된 후에, 게이트 유전체 보호 층(118)은 게이트 재료(124)의 적어도 하부 부분을 따라 연장할 수 있다. 예를 들어, 게이트 유전체 보호 층(118)은 하드 마스크 층(402) 및 아래의 게이트 재료(124)의 일부로부터 제거될 수 있다.
도 8은 동작 216에 대응하는 기판의 단면도(800)의 일부 실시예를 예시한다.
단면도(800)에 도시된 바와 같이, 하드 마스크 층(402)이 반도체 기판(102)으로부터 제거된다. 하드 마스크 층(402)은 하드 마스크 층(402)을 제거하는 에천트(802)에 반도체 기판(102)을 노출시킴으로써 제거된다. 에천트(802)는 또한 게이트 유전체 보호 층(118)에 작용함으로써, 게이트 유전체 보호 층(118)의 일부를 소모한다.
도 9는 동작 218-220에 대응하는 기판의 단면도(900)의 일부 실시예를 예시한다.
단면도(900)에 도시된 바와 같이, 실리사이드 층(126)이 게이트 재료(124) 위에 형성된다. 실리사이드 층(126)은 실리콘 질화물(SiN) 재료를 포함할 수 있다. 그 다음, 측벽 스페이서(128)는 게이트 재료(124) 및 실리사이드 층(126)의 측면에 배치되도록 형성된다. 일부 실시예에서, 측벽 스페이서(128)는, 반도체 기판(102) 위에 질화물을 증착하고, 측벽 스페이서(128)를 형성하도록 질화물을 선택적으로 에칭함으로써, 형성될 수 있다. 일부 실시예에서, 산화물과 같은 유전체 재료(902)는 측벽 스페이서(128)와 게이트 유전체 보호 층(118) 사이에 위치될 수 있다.
광검출기(107)(예를 들어, 핀드 포토다이오드)를 형성하도록 제1 도핑 영역(108)에서 반도체 기판(102) 안에 도펀트를 주입함으로써 포토다이오드 주입(904)이 수행된다. 포토다이오드 주입(904)은 능동 픽셀 센서 영역(302)의 제1 도핑 영역(108) 내에 제2 도핑 영역(110)을 형성한다. 제2 도핑 영역(110)은 제1 도핑 영역(108)의 제2 도핑 타입과 상이한 제1 도핑 타입(예를 들어, p 타입 도핑)을 포함할 수 있다. 예를 들어, 일부 실시예에서, 포토다이오드 주입(904)은 붕소 주입을 포함할 수 있다.
도 10은 동작 222에 대응하는 기판의 단면도(1000)의 일부 실시예를 예시한다.
단면도(1000)에 도시된 바와 같이, 제2 포토레지스트 층(1002)이 반도체 기판(102) 위에 선택적으로 형성된다. 제2 포토레지스트 층(1002)은 반도체 기판(102) 내의 소스 및 드레인 영역의 위치를 노출시키는 개구를 포함한다.
제2 포토레지스트 층(1002)에 따라 반도체 기판(102) 내에 반도체 디바이스의 소스 및 드레인 영역을 형성하도록 소스 및 드레인 주입(1004)이 수행된다. 소스 및 드레인 주입(1004)은 능동 픽셀 센서 영역(302) 내에 제2 도핑 타입을 갖는 플로팅 확산 영역(112) 및 소스/드레인 영역(114)을 형성한다. 소스 및 드레인 주입(1004)은 또한 주변 영역(304) 내에 소스/드레인 영역(1006)을 형성할 수 있다.
소스 및 드레인 주입(1004)의 결과로서, 능동 픽셀 센서 영역(302) 내에 트랜스퍼 트랜지스터(125a) 및 리셋 트랜지스터(125b)가 형성된다. 소스 및 드레인 주입(1004)의 결과로서 또한, 주변 영역 내에 코어 트랜지스터 디바이스(1008) 및 I/O 트랜지스터(1010)가 형성된다. 트랜스퍼 트랜지스터(125a), 리셋 트랜지스터(125b), 및 I/O 트랜지스터(1010)는 제1 유전체 두께를 포함하는 제1 게이트 유전체 층(116a)을 가지며, 코어 트랜지스터 디바이스(1008)는 제2 유전체 두께를 포함하는 제2 게이트 유전체 층(116b)을 갖는다.
도 11은 동작 224에 대응하는 기판의 단면도(1100)의 일부 실시예를 예시한다.
단면도(1100)에 도시된 바와 같이, 소스 및 드레인 주입(1004)이 완료된 후에, 제2 포토레지스트 층(1002)은 소스/드레인 애싱 프로세스를 사용하여 반도체 기판(102)으로부터 제거된다. 일부 실시예에서, 소스/드레인 애싱 프로세스는 건식 에칭 프로세스(예를 들어, CF4 건식 에칭 화학을 사용함)를 포함할 수 있다. 애싱 프로세스는 포토레지스트를 제거할 것이지만, 프로세스는 또한 게이트 유전체 보호 층(118)의 일부를 제거할 수 있으며, 그 결과 트랜지스터 디바이스의 측벽 스페이서(128) 아래의 제1 두께 t1 및 트랜지스터 디바이스의 측벽 스페이서(128) 외부의 제2 두께 t2를 갖는 게이트 유전체 보호 층(118)이 된다. 일부 실시예에서, 제1 두께 t1는 대략 50 옹스트롬과 대략 250 옹스트롬 사이의 범위를 가질 수 있고, 제2 두께 t2는 대략 10 옹스트롬과 대략 200 옹스트롬 사이의 범위를 가질 수 있다.
도 12는 동작 226에 대응하는 기판의 단면도(1200)의 일부 실시예를 예시한다.
단면도(1200)에 도시된 바와 같이, 하나 이상의 금속 상호접속 층(1204)이 트랜지스터 디바이스(125a 및 125b) 위에 형성된다. 하나 이상의 금속 상호접속 층(1204)은 층간 유전체 층(1202) 내에 배치되고, 컨택(130)에 의해 트랜지스터 디바이스(125a 및 125b)에 접속된다. 일부 실시예에서, 층간 유전체 층(1202)은 로우-k(low k) 유전체 재료(예를 들어, SiCO) 또는 울트라 로우-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 하나 이상의 금속 상호접속 층(1204)은 구리를 포함할 수 있다.
본 명세서 전반에 걸쳐 여기에 기재된 방법의 양상을 설명하는데 있어서 예시적인 구조를 참조하였지만, 이들 방법이 제시된 대응하는 구조에 한정되어서는 안 됨을 알 수 있을 것이다. 오히려, 방법 및 구조는 서로 독립적인 것으로 간주되어야 하고, 단독으로도 가능하며 도면에 도시된 임의의 특정 양상에 관련없이 실시될 수 있다.
또한, 명세서 및 첨부 도면을 읽고 그리고/또는 이해하는 것에 기초하여 당해 기술 분야에서의 통상의 지식을 가진 자에게 등가의 대안 및/또는 수정이 일어날 수 있다. 본 개시는 모든 이러한 수정 및 대안을 포함하고, 일반적으로 그에 의해 한정되는 것으로 의도되지 않는다. 예를 들어, 여기에서 제공된 도면은 특정 도핑 타입을 갖는 것으로 예시되고 기재되어 있지만, 당해 기술 분야에서의 통상의 지식을 가진 자라면 알 수 있는 바와 같이 대안의 도핑 타입이 이용될 수 있다는 것이 명백할 것이다.
또한, 특정 특징 또는 양상이 여러 구현 중의 하나에 관련하여 개시되었지만, 이러한 특징 또는 양상은 원하는 바에 따라 다른 구현의 하나 이상의 다른 특징 및/또는 양상과 결합될 수 있다. 또한, 용어 "포함한다", "갖는", "갖는다", "구비하는" 및/또는 이의 변형어가 여기에서 사용되는 경우에, 이러한 용어는 "포함한다"와 같은 의미에서 포괄적인(inclusive) 것으로 의도된다. 또한, "예시적인"은 최상의 것이 아니라 단지 예를 의미하는 것으로 의미된다. 또한, 이해를 쉽게 하고 단순하게 하기 위한 목적으로 여기에 도시된 특징, 층 및/또는 요소가 특정 치수 및/또는 서로에 대한 배향으로 예시된 것이며 실제 치수 및/또는 배향은 여기에 예시된 바와 상이할 수 있다는 것을 알아야 할 것이다.
따라서, 본 개시는 제조 및 관련 형성 방법 동안 아래의 게이트 유전체 층 및/또는 반도체 기판에의 손상을 감소시키도록 구성된 게이트 유전체 보호 층을 갖는 능동 픽셀 센서와 관련된다.
일부 실시예에서, 본 개시는 능동 픽셀 센서(APS)에 관한 것이다. APS는 반도체 기판 내에 배치된 광검출기를 포함한다. APS는, 광검출기에 인접하게 위치되고, 반도체 기판 위에 배치된 제1 게이트 유전체 층 위에 위치된 제1 게이트 구조물을 포함한 트랜스퍼 트랜지스터를 더 포함한다. APS는 제1 게이트 유전체 층 위에 위치된 제2 게이트 구조물을 포함한 리셋 트랜지스터를 더 포함한다. APS는, 광검출기를 덮는 제1 위치에서, 그리고 제1 게이트 구조물 측면에 배치된 제1 측벽 스페이서와 제1 게이트 유전체 층 사이의 제1 자리로부터 제2 게이트 구조물 측면에 배치된 제2 측벽 스페이서와 제1 게이트 유전체 층 사이의 제2 자리로 연장하는 제2 위치에서, 상기 제1 게이트 유전체 층 위에 배치된 게이트 유전체 보호 층을 더 포함한다.
다른 실시예에서, 본 개시는 능동 픽셀 센서(APS)에 관한 것이다. APS는 반도체 기판 내에 배치된 광검출기를 포함한다. APS는 반도체 기판 위에 배치된 게이트 유전체 층을 더 포함한다. APS는 게이트 유전체 층 위에 배치된 복수의 게이트 구조물을 더 포함한다. APS는, 산화물 층, 실리콘 질화물 층, 또는 하이-k 유전체 재료를 포함한 게이트 유전체 보호 층을 더 포함하며, 게이트 유전체 보호 층은, 광검출기를 덮는 제1 위치에서, 그리고 복수의 게이트 구조물 중의 제1 게이트 구조물의 제1 측벽 상의 제1 자리로부터 복수의 게이트 구조물 중의 제2 게이트 구조물의 제2 측벽 상의 제2 자리로 연장하는 제2 위치에서, 게이트 유전체 층 위에 배치된다.
다른 실시예에서, 본 개시는 능동 픽셀 센서를 형성하는 방법에 관한 것이다. 방법은 광검출기를 갖는 반도체 기판을 제공하는 단계를 더 포함한다. 방법은 반도체 기판 위에 게이트 유전체 층을 형성하는 단계를 더 포함한다. 방법은 게이트 유전체 층 위에 게이트 재료를 포함하는 복수의 게이트 구조물을 선택적으로 형성하는 단계를 더 포함한다. 방법은 복수의 게이트 구조물의 측면에 배치되는 측벽 스페이서를 형성하는 단계를 더 포함한다. 방법은 광검출기를 덮는 제1 위치에서, 그리고 복수의 게이트 구조물 중의 제1 게이트 구조물 측면에 배치된 제1 측벽 스페이서와 게이트 유전체 층 사이의 제1 자리로부터 복수의 게이트 구조물 중의 제2 게이트 구조물 측면에 배치된 제2 측벽 스페이서와 게이트 유전체 층 사이의 제2 자리로 연장하는 제2 위치에서, 게이트 유전체 층 위에 게이트 유전체 보호 층을 형성하는 단계를 더 포함한다.
Claims (10)
- 능동 픽셀 센서(APS; active pixel sensor)에 있어서,
반도체 기판 내에 배치된 광검출기;
상기 광검출기에 인접하게 위치되고, 상기 반도체 기판 위에 배치된 제1 게이트 유전체 층 위에 위치된 제1 게이트 구조물을 포함한 트랜스퍼 트랜지스터;
상기 제1 게이트 유전체 층 위에 위치된 제2 게이트 구조물을 포함한 리셋 트랜지스터; 및
상기 광검출기를 덮는 제1 위치(location)에서, 그리고 상기 제1 게이트 구조물 측면에 배치된 제1 측벽 스페이서와 상기 제1 게이트 유전체 층 사이의 제1 자리로부터 상기 제2 게이트 구조물 측면에 배치된 제2 측벽 스페이서와 상기 제1 게이트 유전체 층 사이의 제2 자리로 연장하는 제2 위치에서, 상기 제1 게이트 유전체 층 위에 배치된 게이트 유전체 보호 층
을 포함하는 능동 픽셀 센서. - 청구항 1에 있어서,
상기 게이트 유전체 보호 층은 상기 제1 측벽 스페이서 아래의 제1 위치에서의 제1 두께 및 상기 제1 측벽 스페이서 외부의 제2 위치에서의 제2 두께를 갖는 것인 능동 픽셀 센서. - 청구항 2에 있어서, 상기 제1 두께는 30 옹스트롬과 50 옹스트롬 사이의 범위를 갖는 것인 능동 픽셀 센서.
- 청구항 1에 있어서, 상기 게이트 유전체 보호 층은 산화물 층, 실리콘 질화물 층, 또는 하이-k(high k) 유전체 재료를 포함하는 것인 능동 픽셀 센서.
- 청구항 4에 있어서, 상기 하이-k 유전체 재료는 하프늄 산화물(HfO2) 또는 알루미늄 산화물(Al2O3)을 포함하는 것인 능동 픽셀 센서.
- 청구항 1에 있어서,
상기 광검출기, 상기 트랜스퍼 트랜지스터, 및 상기 리셋 트랜지스터를 포함하는 능동 픽셀 센서 영역의 주변을 따라 위치된 격리 영역을 더 포함하고, 상기 게이트 유전체 보호 층은 상기 격리 영역 위에 배치되는 것인 능동 픽셀 센서. - 청구항 1에 있어서,
상기 게이트 유전체 보호 층 위에 배치된 컨택 에칭 정지 층을 더 포함하는 능동 픽셀 센서. - 능동 픽셀 센서(APS; active pixel sensor)에 있어서,
반도체 기판 내에 배치된 광검출기;
상기 반도체 기판 위에 배치된 게이트 유전체 층;
상기 게이트 유전체 층 위에 배치된 복수의 게이트 구조물; 및
산화물 층, 실리콘 질화물 층, 또는 하이-k 유전체 재료를 포함한 게이트 유전체 보호 층
을 포함하고,
상기 게이트 유전체 보호 층은, 상기 광검출기를 덮는 제1 위치에서, 그리고 상기 복수의 게이트 구조물 중의 제1 게이트 구조물의 제1 측벽 상의 제1 자리로부터 상기 복수의 게이트 구조물 중의 제2 게이트 구조물의 제2 측벽 상의 제2 자리로 연장하는 제2 위치에서, 상기 게이트 유전체 층 위에 배치되는 것인 능동 픽셀 센서. - 청구항 8에 있어서,
상기 복수의 게이트 구조물의 측면에 인접해 있는 측벽 스페이서를 더 포함하고,
상기 게이트 유전체 보호 층은 상기 측벽 스페이서 아래의 제1 위치에서의 제1 두께 및 상기 측벽 스페이서 외부의 제2 위치에서의 제2 두께를 갖는 것인 능동 픽셀 센서. - 능동 픽셀 센서를 형성하는 방법에 있어서,
광검출기를 갖는 반도체 기판을 제공하는 단계;
상기 반도체 기판 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 게이트 재료를 포함하는 복수의 게이트 구조물을 선택적으로 형성하는 단계;
상기 게이트 유전체 층 위에 게이트 유전체 보호 층을 형성하는 단계; 및
상기 복수의 게이트 구조물의 측면에 배치되는 측벽 스페이서를 형성하는 단계를 포함하며,
상기 게이트 유전체 보호 층은 상기 광검출기를 덮는 제1 위치, 및 상기 복수의 게이트 구조물 중의 제1 게이트 구조물 측면에 배치된 제1 측벽 스페이서와 상기 게이트 유전체 층 사이의 제1 자리로부터 상기 복수의 게이트 구조물 중의 제2 게이트 구조물 측면에 배치된 제2 측벽 스페이서와 상기 게이트 유전체 층 사이의 제2 자리로 연장하는 제2 위치에 위치되는 것인, 능동 픽셀 센서의 형성 방법.
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