TWI613816B - 半導體裝置及其製造方法 - Google Patents

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許慈軒
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Abstract

本發明揭露一種隔離半導體裝置的系統及方法，包括一隔離區，橫向區隔半導體裝置的源極/汲極區，且具有一介電材料，延伸於源極/汲極區之間的離子佈植隔離區上。形成隔離區的步驟包括：形成通過一基板上的一層結構的一開口，沿著開口的側壁沉積介電材料。接著，在基板內進行離子佈植製程，且以另一介電材料填充開口。

Description

半導體裝置及其製造方法
本發明係有關於一種半導體技術，特別是有關於一種具有隔離結構的半導體裝置及其製造方法。
互補型金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器通常使用一系列的感光二極體，其形成於半導體基板的像素區陣列內，以感測照射到感光二極體的光線。可形成一轉移電晶體，鄰近於每一像素區內的每一感光二極體，以在所需時間轉移由於感測到光線而在感光二極體內所產生的訊號。藉由在所需時間運作轉移電晶體，上述感光二極體及轉移電晶體可在所需時間捕捉影像。
通常可以前照式(front-side illumination)結構或背照式(back-side illumination)結構形成互補型金屬氧化物半導體影像感測器。在前照式結構中，光線從已形成轉移電晶體的影像感測器的前側通過感光二極體。然而，當上方的金屬層、介電層及轉移電晶體可能不透明且不容易讓光線通過時，在光線到達感光二極體前，迫使光線通過任何上方的金屬層、介電層及轉移電晶體，可能產生製程及/或運作上的問題。
在背照式結構中，轉移電晶體、金屬層及介電層 形成於基板的前側上，且允許光線從基板的背側通過感光二極體，使得光線在到達轉移電晶體、介電層或金屬層前，先到達感光二極體。上述結構可降低製造影像感測器及其運作的複雜性。
然而，各種裝置及電晶體之間若無適當的隔離，影像感測器可能無法如所需般有效率地運作。特別是當影像感測器內的像素的尺寸及間距縮小，裝置之間的雜訊更成為一大問題，且不適當的隔離會造成裝置之間出現接面漏電流(junction leakage)的問題。
本發明係提供一種半導體裝置，包括一隔離區，位於一基板內，且隔離區包括具有一第一導電型的一第一型摻雜物；一第一源極/汲極區，以隔離區橫向區隔，且第一源極/汲極區具有不同於第一導電型的一第二導電型；以及一介電材料，位於隔離區上且橫向延伸最遠至第一源極/汲極區。
本發明係提供另一種半導體裝置，包括一第一離子佈植區及一第二離子佈植區，位於一基板內；一隔離區，位於第一離子佈植區及第二離子佈植區之間，其中隔離區與第一離子佈植區及第二離子佈植區皆間隔一橫向距離；一介電材料，位於基板上且從第一離子佈植區延伸至第二離子佈植區，但未延伸至第一離子佈植區或第二離子佈植區上，且介電材料位於隔離區上；一第一堆疊閘極，鄰近於第一離子佈植區；以及一第二堆疊閘極，鄰近於第二離子佈植區，且與第一堆疊閘極分別位於隔離區的兩相對側上。
本發明係提供一種半導體裝置的製造方法，包括形成具有複數側壁的一開口，其通過一基板上的一或多個的膜層。沿著開口的側壁沉積一第一介電層。以第一介電層作為一第一罩幕層，在基板內離子佈植複數第一離子，離子佈植的第一離子在基板內形成一隔離區。
101‧‧‧基板
103‧‧‧閘極介電層
105‧‧‧導電層
201‧‧‧第一硬式罩幕層
203‧‧‧先進圖案薄膜層
205‧‧‧第二硬式罩幕層
301‧‧‧溝槽
401‧‧‧第一介電層
501‧‧‧箭頭/隔離離子佈植製程
503‧‧‧隔離區
601‧‧‧第二介電層
1001‧‧‧第一堆疊閘極
1002‧‧‧第一電晶體
1003‧‧‧第二堆疊閘極
1004‧‧‧第二電晶體
1005‧‧‧間隙壁
1007‧‧‧第一源極/汲極區
1009‧‧‧內層介電層
1011‧‧‧接觸窗
1200‧‧‧像素
1201‧‧‧感光二極體
1203‧‧‧轉移電晶體
1205‧‧‧第三堆疊閘極
1207‧‧‧第二源極/汲極區
d1‧‧‧第一距離
d2‧‧‧第二距離
w1‧‧‧第一寬度
第1圖係繪示出本發明實施例之具有閘極介電層及導電層的基板的剖面示意圖。
第2圖係繪示出本發明實施例之形成第一硬式罩幕層、先進圖案薄膜層及第二硬式罩幕層的剖面示意圖。
第3圖係繪示出本發明實施例之圖案化第一硬式罩幕層、導電層及閘極介電層的剖面示意圖。
第4圖係繪示出本發明實施例之形成第一介電層的剖面示意圖。
第5圖係繪示出本發明實施例之進行離子佈值製程以形成隔離區的剖面示意圖。
第6圖係繪示出本發明實施例之形成第二介電層的剖面示意圖。
第7圖係繪示出本發明實施例之從第二介電層去除多餘材料的剖面示意圖。
第8圖係繪示出本發明實施例之回蝕第一介電層及第二介電層的剖面示意圖。
第9圖係繪示出本發明實施例之去除第一硬式罩幕層的剖 面示意圖。
第10圖係繪示出本發明實施例之形成第一電晶體及第二電晶體的剖面示意圖。
第11圖係繪示出本發明實施例之第一電晶體及第二電晶體的平面示意圖。
第12圖係繪示出本發明實施例之組合第一電晶體及第二電晶體的像素的平面示意圖。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本發明實施例將配合特定背景作說明，即，互補型金屬氧化物半導體影像感測器的隔離區。然而，其他實施例也可應用於其他類型的裝置的其他隔離區。
請參照第1圖，其繪示出具有一閘極介電層103及一導電層105於其上的一基板101的剖面示意圖。基板101可包括具有晶向(110)的半導體材料(例如，矽、鍺、鑽石或類似的材料)。另外，也可使用具有其他晶面的化合物材料(例如，矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化砷鎵、磷化銦鎵、其組合及類似的材料)。此外，基板101可包括絕緣層上覆矽(silicon-on-insulator，SOI)基板。一般而言，絕緣層上覆矽基板包括一層半導體材料(例如，磊晶矽、鍺、矽鍺、絕緣層上覆矽、絕緣層上覆矽鍺(silicon germanium on insulator，SGOI)或其組合)。可使用p型摻雜物(例如，硼、鋁、鎵或類似的材料)摻雜基板101。然而，如習知的方法，也可使用n型摻雜物摻雜基板。
透過任何本發明所屬技術領域中習知的製程，可在基板101上形成閘極介電層103及導電層105。閘極介電層103可為高介電常數(K)的材料(例如，氧化矽、氮氧化矽、氮化矽、氧化物、含氮氧化物、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、其組合或類似的材料)。閘極介電層103的相對電容率可大約大於4。
在一實施例中，閘極介電層103包括一氧化層，可透過任何氧化製程形成閘極介電層103。例如，在具有氧化物、水蒸氣、一氧化氮或其組合的環境中所進行的濕式或乾式熱氧化製程，或是以四氧乙基矽酯(tetra-ethyl-ortho-silicate，TEOS)及氧氣作為前驅物的化學氣相沉積(chemical vapor deposition，CVD)技術。在一實施例中，閘極介電層103的厚度可大約為10埃(Å)至150埃的範圍(例如，厚度可為100埃)。
導電層105可包括導電材料(例如，摻雜多晶矽、金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿或釕)、矽化金屬(例如，矽化鈦、矽化鈷、矽化鎳或矽化鉭)、氮化金屬(例如，氮化鈦或氮化鉭)、其他導電材料或其組合)。舉例而言，將非晶矽沉積並再結晶，以產生多晶矽(poly-crystalline silicon，poly-silicon)。在一實施例中，導電層105為多晶矽，可透過低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)製程而沉積摻雜或未摻雜的多晶矽，進而形成導電層 105，其厚度大約為100埃至2500埃的範圍(例如，1000埃)。
第2圖係繪示出形成第一硬式罩幕層201、先進圖案薄膜(advanced patterning film，APF)層203及第二硬式罩幕層205的剖面示意圖。第一硬式罩幕層201可為罩幕層材料(例如，氮化矽)，且可透過一製程(例如，電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程)而形成。然而，也可使用任何其他合適的硬式罩幕層材料(例如，氧化矽)及任何其他形成的製程(例如，化學氣相沉積製程)。在一實施例中，第一硬式罩幕層201的厚度可大約為500埃至5000埃的範圍(例如，大約為1900埃)。
為了控制關鍵尺寸(critical dimension)，可使用先進圖案薄膜層203，以得到及控制隔離區503(未繪示於第2圖，而繪示於第5圖且將於後續說明)的所需尺寸。在一實施例中，先進圖案薄膜層203可包括由化學氣相沉積製程所形成的非晶碳。然而，也可使用其他合適的材料及形成的方法。先進圖案薄膜層203的厚度可大約為500埃至5000埃的範圍(例如，大約為2000埃)。
第二硬式罩幕層205可做為協助圖案化先進圖案薄膜層203的硬式罩幕層，且可為罩幕層材料(例如，氮氧化矽)。但是，也可使用其他合適的材料(例如，氧化矽或氮化矽)，且也可透過一製程(例如，化學氣相沉積製程)形成。然而，也可使用任何其他合適的製程及厚度。在一實施例中，第二硬式罩幕層205的厚度可大約為100埃至500埃的範圍(例如，大約為410埃)。
第3圖係繪示出圖案化第二硬式罩幕層205、先進圖案薄膜層203、第一硬式罩幕層201、導電層105及閘極介電層103後所得到的結構的剖面示意圖。在一實施例中，可透過光微影遮蔽及蝕刻製程中的一第一光阻(未繪示)圖案化第二硬式罩幕層205。在上述製程中，第一光阻可設置於第二硬式罩幕層205上。第一光阻可包括習知的光阻材料(例如，深紫外線(deep ultra-violet，DUV)光阻)，且可沉積於第二硬式罩幕層205的表面上。例如，透過旋轉塗佈(spin-on)製程以設置第一光阻。然而，也可使用任何其他合適的材料或形成或設置第一光阻的方法。當第一光阻設置於第二硬式罩幕層205上，第一光阻可暴露於通過圖案化光罩的能量(例如，光線)，以使上述暴露於能量下的第一光阻的一部分發生反應。接著，第一光阻經過顯影的步驟，一部分的第一光阻會被去除，而暴露出第二硬式罩幕層205的表面，然後蝕刻第二硬式罩幕層205，以去除暴露出的部分，進而圖案化第二硬式罩幕層205。
當第二硬式罩幕層205被圖案化，圖案可被轉移至先進圖案薄膜層203。例如，透過使用氫氣/氮氣/一氧化碳混合物的乾式蝕刻製程。在一實施例中，可透過乾式蝕刻製程將反應性離子導向至第二硬式罩幕層205下方的先進圖案薄膜層203，而進行圖案的轉移。由於圖案化的第二硬式罩幕層205位於先進圖案薄膜層203上方，圖案化的第二硬式罩幕層205會阻擋反應性離子，而允許透過圖案化的第二硬式罩幕層205而暴露出的先進圖案薄膜層203發生反應，進而將第二硬式罩幕層205的圖案轉移至先進圖案薄膜層203。
在圖案化先進圖案薄膜層203後，圖案可從先進圖案薄膜層203轉移至第一硬式罩幕層201。在一實施例中，可透過乾式蝕刻製程將反應性離子導向至圖案化的先進圖案薄膜層203下方的第一硬式罩幕層201，而進行圖案的轉移。由於圖案化的先進圖案薄膜層203位於第一硬式罩幕層201上方，圖案化的先進圖案薄膜層203會阻擋反應性離子，而允許透過圖案化的先進圖案薄膜層203而暴露出的第一硬式罩幕層201發生反應，進而將先進圖案薄膜層203的圖案轉移至第一硬式罩幕層201。
當第一硬式罩幕層201被圖案化，則可使用第一硬式罩幕層201來圖案化導電層105及閘極介電層103，以暴露出基板101。在一實施例中，可透過乾式蝕刻製程將反應性離子導向至第一硬式罩幕層201下方的導電層105及閘極介電層103，而進行圖案的轉移。由於圖案化的第一硬式罩幕層201位於導電層105及閘極介電層103上方，圖案化的第一硬式罩幕層201會阻擋反應性離子，而允許透過圖案化的第一硬式罩幕層201而暴露出的導電層105及閘極介電層103發生反應，進而將第一硬式罩幕層201的圖案轉移至導電層105及閘極介電層103，且暴露出下方的基板101。
在圖案化閘極介電層103、導電層105及第一硬式罩幕層201期間，形成了溝槽301。這些溝槽形成於基板101暴露出的區域上，且具有包括閘極介電層103、導電層105及第一硬式罩幕層201的側壁。此外，由於使用先進圖案薄膜層203，溝槽301位於第一硬式罩幕層201上的寬度大約為0.08微米(μm) 至0.6微米的範圍(例如，大約為0.2微米)，且其深寬比大約為0.5至3的範圍(例如，大約為1.4)。
當形成溝槽301後，可從第一硬式罩幕層201去除第一光阻、第二硬式罩幕層205及先進圖案薄膜層203。在一實施例中，可透過灰化(ashing)製程增加第一光阻的溫度直到化學分解，而可去除第一光阻。可透過一個或一個以上合適的蝕刻液及蝕刻製程，從第一硬式罩幕層201去除第二硬式罩幕層205及先進圖案薄膜層203。此外，第一硬式罩幕層201的厚度可降低至1500埃至1900埃的範圍(例如，大約為1600埃)。
第4圖係繪示出一第一介電層401沿著溝槽301的側壁形成於溝槽301內的剖面示意圖。在一實施例中，第一介電層401可為介電材料(例如，氧化矽)。然而，也可使用其他合適的介電材料。在一實施例中，第一介電層401為氧化矽，可透過爐管氧化(furnace oxidation)製程將基板101置入含氧氣的環境，且增加溫度以使基板101、閘極介電層103、導電層105及第一硬式罩幕層201暴露出的表面發生反應，進而形成第一介電層401。然而，也可使用任何合適的製程(例如，化學氣相沉積製程、物理氣相沉積製程或類似的製程)形成第一介電層401。第一介電層401的厚度可大約為0.02微米至0.2微米的範圍(例如，大約為0.05微米)。
第5圖係繪示出透過第一介電層401及溝槽301進行隔離離子佈植製程(如第5圖中標號501的箭頭所示)以在基板101內形成隔離區503的剖面示意圖。在一實施例中，可透過一製程形成隔離區503，例如，通過溝槽301進行離子佈植製程， 以離子佈植一隔離離子(例如，硼)，也可使用任何合適的隔離離子(例如，鋁或鎵)。在一實施例中，以硼作為隔離離子，可使用一前驅物(例如，氟化硼)作為摻雜物，且以流量大約為0.5sccm(standard-state cubic centimeter per minute)至1.0sccm的範圍，進行隔離區503的離子佈植製程。由於提供前驅物，離子佈植製程的製程能量可大約為30KeV至100KeV的範圍(例如，大約為70KeV)，而製程溫度可維持低於60℃。可繼續進行形成隔離區503的離子佈植製程，直到隔離區503的摻雜濃度大約為1x1011atom/cm-2至1x1013atom/cm-2的範圍(例如，大約為4.7x1012atom/cm-2)。隔離區503的第一深度從基板101的表面算起，可大約為1200埃至3500埃的範圍(例如，大約為2200埃)，且第一寬度w1可大約為0.08微米至0.6微米的範圍(例如，大約為0.2微米)。
此外，透過具有沿著溝槽301側壁的第一介電層401，隔離離子佈植製程501形成隔離區503，其自對準於第一介電層401的內側側壁，且與溝槽301的側壁橫向間隔。在一實施例中，橫向間隔的第一距離d1大約為0.02微米至0.2微米的範圍(例如，大約為0.05微米)。
第6圖係繪示出在隔離離子佈植製程501後在第一介電層401上形成第二介電層601的剖面示意圖。在一實施例中，第二介電層601可為類似第一介電層401的材料。例如，在一實施例中，第一介電層401為氧化矽，則第二介電層601同樣可為氧化矽。然而，也可使用其他不同於第一介電層401且合適的介電材料(例如，氮化矽)。
第二介電層601用以填充及填滿溝槽301。可透過一沉積製程(例如，電漿增強化學氣相沉積製程)形成第二介電層601。然而，也可使用任何合適的製程。第二介電層601可形成於第一硬式罩幕層201上，且其厚度可大約為3000埃至7000埃的範圍(例如，大約為5500埃)。
第7圖係繪示出進行一平坦化製程以從溝槽301的外側去除第二介電層601的多餘材料的剖面示意圖。在一實施例中，可透過化學機械研磨(chemical mechanical polishing，CMP)製程將蝕刻材料及研磨材料的組合物與第二介電層601接觸，且以研磨墊(未繪示)研磨第二介電層601，直到去除多餘材料且第一介電層401及第二介電層601與第一硬式罩幕層201共平面。然而，也可使用任何其他合適的平坦化方法。平坦化製程將第二介電層601嵌入第一介電層401，使得第一介電層401圍繞溝槽301內的第二介電層601。平坦化製程也使第一硬式罩幕層201的厚度可降低為大約1500埃至1900埃的範圍(例如，大約為1800埃)。
第8圖係繪示出對溝槽301內的第一介電層401及第二介電層601進行一回蝕(recess)製程的剖面示意圖。在一實施例中，可透過一濕式蝕刻製程，以選擇性去除第一介電層401及第二介電層601的材料，而將第一介電層401及第二介電層601回蝕。在一實施例中，第一介電層401及第二介電層601為氧化矽，濕式蝕刻製程可使用一蝕刻液(例如，氫氟酸、稀釋氫氟酸(diluted HF)或氟化銨(NH4F))，以回蝕第一介電層401及第二介電層601。可透過回蝕製程回蝕第一介電層401及第二 介電層601，直到第一介電層401及第二介電層601與導電層105共平面。
第9圖係繪示出從導電層105去除第一硬式罩幕層201的剖面示意圖。在一實施例中，可透過選自於第一硬式罩幕層201材料的蝕刻液去除第一硬式罩幕層201。例如，在一實施例中，第一硬式罩幕層201為氮化矽且導電層105為多晶矽，可透過一蝕刻液(例如，磷酸(H3PO4))去除第一硬式罩幕層201。然而，也可使用任何其他合適的方法或蝕刻液，以去除第一硬式罩幕層201。
第10圖係繪示出圖案化導電層105以形成第一電晶體1002的第一堆疊閘極1001及第二電晶體1004的第二堆疊閘極1003的剖面示意圖。在一實施例中，可透過合適的光微影圖案化製程及蝕刻製程在導電層105上設置一第二光阻(未繪示)，將其暴露於圖案化的能量來源(例如，光線)，且顯影而暴露出導電層105所要去除的部分，並暴露於一乾式蝕刻製程，而圖案化導電層105，以形成第一堆疊閘極1001及第二堆疊閘極1003。
第10圖亦繪示出形成第一堆疊閘極1001及第二堆疊閘極1003後，在第一堆疊閘極1001及第二堆疊閘極1003的相對側可形成間隙壁1005及第一源極/汲極區1007。間隙壁1005可形成於第一堆疊閘極1001及第二堆疊閘極1003的側壁上。通常透過在先前形成的結構上毯覆性沉積一間隔層(未繪示)，而形成間隙壁1005。間隔層可包括氮化矽、氮氧化物、碳化矽、氮氧化矽、氧化物及類似的材料，且可透過習用的方法(例如， 化學氣相沉積製程、電漿增強化學氣相沉積製程、濺鍍及其他習知的方法)而形成。接著，圖案化間隔層，以形成間隙壁1005。例如，透過非等向性蝕刻製程，以從上述結構的水平表面去除間隔層。
第一源極/汲極區1007可形成於第一堆疊閘極1001及第二堆疊閘極1003的相對側的基板101內。在一實施例中，基板101為p型基板，可透過離子佈植適當的n型摻雜物(例如，磷、砷、銻或類似的材料)而形成第一源極/汲極區1007。在一實施例中，隔離離子為n型(例如，硼)，則第一源極/汲極區1007與隔離區503的導電型相反。可透過以第一堆疊閘極1001、第二堆疊閘極1003及間隙壁1005作為罩幕層所進行的離子佈植製程，形成第一源極/汲極區1007。
值得注意的是本發明所屬技術領域中具有通常知識者可以認知的是，可以使用許多其他的製程、步驟或類似的方法，以形成第一源極/汲極區1007。例如，本發明所屬技術領域中具有通常知識者可以瞭解的是，可透過各種間隙壁及襯層的組合，而進行多次離子佈植，以形成具有特定形狀或適合特定目的的特性的第一源極/汲極區1007。可透過任何上述的製程，以形成第一源極/汲極區1007，但並未侷限於上述實施例所述的步驟。
然而，在形成第一源極/汲極區1007的離子佈植製程的期間，第一介電層401及第二介電層601可作為罩幕層，且防止第一源極/汲極區1007形成於第一介電層401及第二介電層601的下方，而使得第一源極/汲極區1007與隔離區503橫向 間隔，進而增加隔離區503的效率。在一實施例中，第一源極/汲極區1007與隔離區503橫向間隔的第二距離d2大約為0.02微米至0.2微米的範圍(例如，大約為0.05微米)。
第10圖亦繪示出形成一內層介電層(inter-layer dielectric，ILD)1009及穿過內層介電層1009至第一源極/汲極區1007、第一堆疊閘極1001及第二堆疊閘極1003的接觸窗1011。內層介電層1009可包括一材料(例如，硼磷矽玻璃(boron phosphorous silicate glass，BPSG))。然而，也可使用任何合適的介電材料。可透過一製程(例如，電漿增強化學氣相沉積製程)形成內層介電層1009。然而，也可使用其他製程(例如，低壓化學氣相沉積製程)。內層介電層1009的厚度可大約為100埃至3000埃的範圍。
可透過合適的光微影及蝕刻技術形成穿過內層介電層1009的接觸窗1011。一般而言，光微影技術包括沉積一第三光阻(未繪示)，並將其遮蔽、曝光及顯影，以暴露出將於後續去除的部分的內層介電層1009。在後續的製程步驟(例如，蝕刻製程)中，剩餘的光阻材料可保護其下方的材料。在一實施例中，使用第三光阻作為圖案化的罩幕層，以定義接觸窗1011。也可使用額外的罩幕層(例如，硬式罩幕層)。蝕刻製程可為非等向性或等向性蝕刻製程。
接著，可形成接觸窗1011，以接觸基板101、第一堆疊閘極1001及第二堆疊閘極1003。接觸窗1011可包括一阻隔層或一附著層(未繪示)，以防止擴散及提供接觸窗1011更好的附著性。在一實施例中，阻隔層由一層或一層以上的鈦、氮化 鈦、鉭、氮化鉭或類似的材料所形成。可透過化學氣相沉積製程形成阻隔層。然而，也可使用其他技術。阻隔層的總厚度可大約為50埃至500埃的範圍。
接觸窗1011可由任何合適的導電材料(例如，高導電性或低電阻的金屬、元素金屬、過渡金屬或類似的材料)所形成。在一實施例中，接觸窗1011可由鎢所形成。然而，也可使用其他材料(例如，銅)。在一實施例中，接觸窗1011由鎢所形成，可透過習知的化學氣相沉積技術，沉積接觸窗1011。然而，也可使用任何形成的方法。
第11圖係繪示出隔離區503、第一堆疊閘極1001、第二堆疊閘極1003及與其相關的第一源極/汲極區1007(已去除內層介電層1009)的平面示意圖。如圖所示，隔離區503圍繞第一堆疊閘極1001及與其相關的第一源極/汲極區1007，且將第一堆疊閘極1001及與其相關的第一源極/汲極區1007與第二堆疊閘極1003及與其相關的第一源極/汲極區1007隔離。此外，第11圖繪示出隔離區503與第一源極/汲極區1007的橫向間隔，也繪示出接觸窗1011接觸第一源極/汲極區1007、第一堆疊閘極1001及第二堆疊閘極1003。
第12圖係繪示出將第一電晶體1002及第二電晶體1004應用於互補型金屬氧化物半導體影像感測器的單一像素1200內的平面示意圖。在一實施例中，像素1200可包括感光二極體1201及轉移電晶體1203，而第一電晶體1002及第二電晶體1004分別用為像素1200的源極追隨(source follower，SF)電晶體及重置(reset)電晶體。轉移電晶體1203可包括第三堆疊閘極 1205及第二源極/汲極區1207，其可同時形成，且可使用分別類似於形成第一堆疊閘極1001及第一源極/汲極區1007的製程。然而，第三堆疊閘極1205及第二源極/汲極區1207也可非同時形成，且可使用不同的材料及製程。
可使用感光二極體1201，以對照射到感光二極體1201的光線的強度或亮度產生訊號。在一實施例中，感光二極體1201可包括形成於基板101(在此實施例中，可為p型基板)內的n型摻雜區，且也可包括形成於n型摻雜區的表面上的p型重摻雜區，以形成一p-n-p接面。
可透過光微影罩幕製程及離子佈植製程形成n型摻雜區。例如，可在基板101上設置一第四光阻(未繪示)。第四光阻可包括習知的光阻材料(例如，深紫外線光阻)，且沉積於基板101的表面上(例如，透過旋轉塗佈製程，以設置第四光阻)。然而，也可使用任何其他合適的材料或形成或設置第四光阻的方法。當第四光阻設置於基板101上，第四光阻可透過一圖案化光罩而暴露於能量(例如，光線)，以使暴露於能量下的部分的第四光阻發生反應。接著，第四光阻經過顯影的步驟，可去除部分的第四光阻，以暴露出基板101上所需設置感光二極體1201的部分。
當設置好第四光阻並顯影後，可透過第四光阻而離子佈植n型摻雜物(例如，磷、砷、銻或類似的材料)，以形成n型摻雜區。在一實施例中，n型摻雜區的摻雜濃度可大約為1x1015atom/cm3至1x1020atom/cm3的範圍(例如，大約為8x1015atom/cm3)。然而，n型摻雜區也可使用任何合適的摻雜濃度。
在形成n型摻雜區後(例如，透過離子佈植製程)，可透過以第四光阻作為罩幕層的離子佈植製程，形成P型摻雜區。P型摻雜區可延伸入基板101內大約1微米至4微米的範圍。此外，P型摻雜區的摻雜濃度可大約為1x1015atom/cm3至5x1019atom/cm3的範圍(例如，大約為1x1016atom/cm3)。
當形成感光二極體1201後，可去除第四光阻。在一實施例中，可透過一製程(例如，灰化製程)去除第四光阻，其藉由提高第四光阻的溫度直到第四光阻分解而可被輕易地去除。
透過上述實施例形成隔離區503，可避免由於使用蝕刻製程的其他隔離方法而導致表面損害及電漿破壞的問題產生。此外，上述實施例有助於降低或消除裝置與隔離區503之間可能發生的接面漏電流的問題。
再者，本發明所屬技術領域中具有通常知識者可以認知的是，上述感光二極體1201僅為各實施例中所使用的感光二極體1201的其中一種類型。可配合實施例使用任何合適的感光二極體，且其涵蓋於各實施例的範圍內。此外，可更改確切的方法或步驟的順序(例如，修改為在形成n型摻雜區前形成P型摻雜區)，而不脫離本發明實施例的範圍內。
隔離區503圍繞感光二極體1201、轉移電晶體1203、第一電晶體1002及第二電晶體1004。使用隔離區503有助於確保組成像素1200的各個部件彼此獨立運作，且如預期地僅彼此相通，並未透過基板101而連通。
配合本發明一實施例之一種半導體裝置，包括一 隔離區，位於一基板內，且隔離區包括具有一第一導電型的一第一型摻雜物；一第一源極/汲極區，以隔離區橫向區隔，且第一源極/汲極區具有不同於第一導電型的一第二導電型；以及一介電材料，位於隔離區上且橫向延伸最遠至第一源極/汲極區。
配合本發明另一實施例之一種半導體裝置，包括一第一離子佈植區及一第二離子佈植區，位於一基板內；一隔離區，位於第一離子佈植區及第二離子佈植區之間，其中隔離區與第一離子佈植區及第二離子佈植區皆間隔一橫向距離；一介電材料，位於基板上且從第一離子佈植區延伸至第二離子佈植區，但未延伸至第一離子佈植區或第二離子佈植區上，且介電材料位於隔離區上；一第一堆疊閘極，鄰近於第一離子佈植區；以及一第二堆疊閘極，鄰近於第二離子佈植區，且與第一堆疊閘極分別位於隔離區的兩相對側上。
配合本發明又另一實施例之一種半導體裝置的製造方法，包括形成具有複數側壁的一開口，其通過一基板上的一或多個的膜層；沿著開口的側壁沉積一第一介電層；以及以第一介電層作為一第一罩幕層，在基板內離子佈植複數第一離子，離子佈植的第一離子在基板內形成一隔離區。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，可使用許多不同類型的材料及方法，以形成此處所述的像素區及其他結構中對應的元件。
再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
101‧‧‧基板
103‧‧‧閘極介電層
401‧‧‧第一介電層
503‧‧‧隔離區
601‧‧‧第二介電層
1001‧‧‧第一堆疊閘極
1002‧‧‧第一電晶體
1003‧‧‧第二堆疊閘極
1004‧‧‧第二電晶體
1005‧‧‧間隙壁
1007‧‧‧第一源極/汲極區
1009‧‧‧內層介電層
1011‧‧‧接觸窗
d2‧‧‧第二距離

Claims (10)

  1. 一種半導體裝置，包括：一隔離區，位於一基板內，且該隔離區包括具有一第一導電型的一第一型摻雜物；一第一源極/汲極區，以該隔離區橫向區隔，且該第一源極/汲極區具有不同於該第一導電型的一第二導電型，其中該第一源極/汲極區自該基板的一表面延伸至一深度，且該隔離區之含有該第一型摻雜物的部分自該基板的該表面延伸至超過該深度；以及一介電材料，位於該隔離區上且橫向延伸最遠至該第一源極/汲極區。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該介電材料更包括圍繞一內部介電材料的一外部介電材料。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括：一第二源極/汲極區，與該第一源極/汲極區分別位於該隔離區的兩相對側上；一閘極介電層，鄰近於該第一源極/汲極區；以及一閘極電極，位於該閘極介電層上，其中該閘極電極、閘極介電層及該第一源極/汲極區為一第一電晶體的一部分。
  4. 一種半導體裝置，包括：一第一離子佈植區及一第二離子佈植區，位於一基板內，其中該第一離子佈植區及/或該第二離子佈植區自該基板的一表面延伸至一深度；一隔離區，位於該第一離子佈植區及該第二離子佈植區之 間，其中該隔離區與該第一離子佈植區及該第二離子佈植區皆間隔一橫向距離，該隔離區包括一第三離子佈植區，且該隔離區之該第三離子佈植區自該基板的該表面延伸至超過該深度；一介電材料，位於該基板上且從該第一離子佈植區延伸至該第二離子佈植區，但未延伸至該第一離子佈植區或該第二離子佈植區上，且該介電材料位於該隔離區上；一第一堆疊閘極，鄰近於該第一離子佈植區；以及一第二堆疊閘極，鄰近於該第二離子佈植區，且與該第一堆疊閘極分別位於該隔離區的兩相對側上。
  5. 如申請專利範圍第4項所述之半導體裝置，更包括一第一閘極介電層，鄰近於該第一離子佈植區，且該第一閘極介電層為一第一電晶體的一部分，其中該介電材料更包括一第一區及一第二區，其中該第一區圍繞該第二區。
  6. 一種半導體裝置的製造方法，包括：形成具有複數側壁的一開口，其通過一基板上的一或多個的膜層；沿著該開口的該等側壁沉積一第一介電層；以該第一介電層作為一第一罩幕層，在該基板內離子佈植複數第一離子，離子佈植的該等第一離子在該基板內形成一隔離區；以及在該基板內離子佈植複數第二離子，離子佈植的該等第二離子形成以該隔離區橫向區隔的一源極/汲極區，其中該源極/汲極區自該基板的一表面延伸至一深度，且該隔離區自 該基板的該表面延伸至超過該深度。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，更包括：在離子佈植該等第一離子後，以一第二介電層填充該開口；以及去除該基板上的該一或多個的膜層的其中一或多個膜層；其中以該第一介電層及該第二介電層作為一第二罩幕層，在該基板內離子佈植該等第二離子。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中形成通過該基板上的該一或多個的膜層的該開口的步驟，更包括：形成一閘極介電層；形成一閘極電極層；形成一第一硬式罩幕層；以及形成通過該閘極介電層、該閘極電極層及該第一硬式罩幕層的該開口。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包括圖案化該閘極電極層，以形成一第一堆疊閘極，該第一堆疊閘極為一第一電晶體的一部分，其中該第一電晶體為一影像感測器的一像素的一部分。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，更包括離子佈植第三離子，以在該像素內形成一感光二極體。
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