KR101543514B1 - 이미지 센서 디바이스 및 방법 - Google Patents
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Abstract
이미지 센서의 화소에서 포토다이오드 둘레의 영역으로부터 광을 차단하는 시스템 및 방법이 제공된다. 실시예에서, 제1 광 차단층이 제1 글루층 상에 형성되고 제2 글루층이 제1 광 차단층 상에 형성된다. 제1 광 차단층과 제2 글루층의 형성은 다수의 광 차단층과 다수의 글루층을 형성하도록 1회 이상 반복된다. 따라서, 추가 처리 중에 광 차단층에서 공극이 개방되면, 공극을 관통할 수 있는 임의의 광을 차단하는 다른 광 차단층이 존재한다.
Description
관련 출원의 상호 참조
본 출원은 2013년 3월 12일자로 출원되었고 발명의 명칭이 "포토레지스트 시스템 및 방법(Photoresist System and Method)"이며, 본 명세서에 참조로 합체되는 미국 가출원 제61/778,170호의 이익을 청구한다.
기술 분야
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 이미지 센서 디바이스 및 방법에 관한 것이다.
상보적인 금속 산화물 반도체 이미지 센서는 일반적으로 광이 포토다이오드에 충격했을 때에 감지하도록 반도체 기판의 화소 영역들의 어레이 내에 형성되는 일련의 포토다이오드를 이용한다. 각각의 화소 영역들 내에 각각의 포토다이오드들에 인접하게, 전달 트랜지스터가 형성되어 원하는 시간에 포토다이오드 내에 감지된 광에 의해 발생된 신호를 전달시킬 수 있다. 그러한 포토다이오드와 전달 트랜지스터는 전달 트랜지스터를 원하는 시간에 작동시킴으로써 이미지가 원하는 시간에 포착되게 한다.
상보적인 금속 산화물 반도체 이미지 센서는 일반적으로 전면 조명 구성 또는 이면 조명 구성에 형성될 수 있다. 전면 조명 구성에서, 광은 전달 트랜지스터가 형성된 이미지 센서의 "전면"으로부터 포토다이오드로 나아간다. 그러나, 이 구성에서, 광은 포토다이오드에 도달하기 전에 금속층, 유전체층을 통해, 그리고 전달 트랜지스터를 통과한다. 이는 금속층, 유전체 층, 및 전달 트랜지스터가 반드시 투명하지 않을 수 있고 포토다이오드에 도달하려고 할 때에 광을 차단할 수 있기 때문에, 처리 및/또는 작동 문제를 발생시킬 수 있다.
이면 조명 구성에서, 전달 트랜지스터, 금속층, 및 유전체 층은 기판의 전면 상에 형성되고, 광은 기판의 "이면"으로부터 포토다이오드로 나아가므로, 광은 전달 트랜지스터, 유전체 층, 또는 금속층에 도달하기 전에 포토다이오드를 타격하게 된다. 그러한 구성은 이미지 센서의 제조 및 그 작동의 복잡성을 감소시킬 수 있다.
본 발명 및 그 이점의 보다 완벽한 이해를 위해, 이하 첨부 도면과 함께 취한 이하의 설명을 참조한다.
도 1은 실시예에 따른 화소 영역들의 어레이를 갖는 이미지 센서를 예시한다;
도 2는 실시예에 따른 하나의 화소의 단면을 예시한다;
도 3은 실시예에 따른 광 차단층과 글루층의 형성을 예시한다;
도 4는 실시예에 따른 광 차단층과 글루층의 형성의 제1 반복을 예시한다;
도 5는 실시예에 따른 광 차단층과 글루층의 형성의 제2 반복을 예시한다;
도 6은 실시예에 따른 광 차단층과 글루층을 통한 개구부의 형성을 예시한다; 그리고
도 7은 실시예에 따른 광 차단층 내의 공극의 형성을 예시한다.
여러 도면에서 대응하는 번호 및 부호는 일반적으로 달리 지시하지 않으면 대응하는 부분을 가리킨다. 도면은 실시예의 관련 양태를 명확하게 예시하도록 도시되며 반드시 실척으로 도시되지 않는다.
도 1은 실시예에 따른 화소 영역들의 어레이를 갖는 이미지 센서를 예시한다;
도 2는 실시예에 따른 하나의 화소의 단면을 예시한다;
도 3은 실시예에 따른 광 차단층과 글루층의 형성을 예시한다;
도 4는 실시예에 따른 광 차단층과 글루층의 형성의 제1 반복을 예시한다;
도 5는 실시예에 따른 광 차단층과 글루층의 형성의 제2 반복을 예시한다;
도 6은 실시예에 따른 광 차단층과 글루층을 통한 개구부의 형성을 예시한다; 그리고
도 7은 실시예에 따른 광 차단층 내의 공극의 형성을 예시한다.
여러 도면에서 대응하는 번호 및 부호는 일반적으로 달리 지시하지 않으면 대응하는 부분을 가리킨다. 도면은 실시예의 관련 양태를 명확하게 예시하도록 도시되며 반드시 실척으로 도시되지 않는다.
실시예의 제조 및 이용이 아래에서 상세하게 논의된다. 그러나, 실시예는 광범위한 특정한 상황에서 실현될 수 있는 많은 적용 가능한 개념을 제공한다는 것을 알아야 한다. 논의된 특정한 실시예는 단지 실시예를 제조 및 사용하는 특정한 방식의 예시이고, 실시예의 범위를 제한하지 않는다.
실시예는 특정한 상황, 즉 상보적인 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor)의 이면 조명식 이미지 센서에 관하여 설명될 것이다. 그러나, 다른 실시예는 또한 다른 이미지 센서와 다른 반도체 디바이스에 적용될 수 있다.
이하, 도 1을 참조하면, 복수 개의 이면 조명식 화소 영역(101)의 그리드 또는 어레이를 포함하는 이미지 센서(100)가 도시되어 있다. 이미지 센서(100)는 또한 화소 영역(101)의 어레이에 인접하게 배치된 로직 영역(103)을 포함할 수 있다. 로직 영역(103)은 화소 영역(101)의 어레이에 대한 입력 연결부와 그 어레이로부터의 출력 연결부를 위한 추가의 회로 및 접점을 가질 수 있다. 로직 영역(103)은 화소 영역(101)을 위한 작동 환경을 제공하고 화소 영역(101)의 어레이 및 다른 외부 디바이스(도시 생략) 간의 통신을 완화하도록 이용된다.
도 2는 도 1의 선 A-A'을 통한 전달 트랜지스터(215)를 갖는 화소 영역(101)의 간소화된 단면도를 예시하고, 절연 영역(205)에 의해 다른 화소 영역(101)으로부터 분리된 화소 영역(101)을 갖는 기판(201)을 도시한다. 기판(201)은 전면(202)과 이면(204)을 포함할 수 있고, (110)의 결정 배향을 갖는 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료일 수 있다. 대안적으로, 다른 결정 배향을 갖는, 실리콘 게르마늄, 실리콘 탄화물, 게르마늄 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 또한 사용될 수 있다. 추가적으로, 기판(201)은 절연체 상 실리콘(SOI; silicon-on-insulator) 기판을 포함할 수 있다. 일반적으로, SOI 기판은 에피택시 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상 실리콘 게르마늄(SGOI; silicon germanium on insulator), 또는 이들의 조합 등의 반도체 재료의 층을 포함한다. 기판(201)은 붕소, 갈륨 등의 p형 도판트로 도핑될 수 있지만, 기판은 대안적으로 당업계에 공지된 바와 같이 n형 도판트로 도핑될 수 있다.
절연 영역(205)이 화소 영역(101)을 분리하고 절연시키도록 화소 영역(101) 둘레에서 기판(201) 내에 배치될 수 있다. 절연 영역(205)은 당업계에 공지된 바와 같이 일반적으로 기판(201)을 에칭하여 트렌치를 형성하고 트렌치를 유전체 재료로 충전함으로써 형성되는 얕은 트렌치 절연부일 수 있다. 절연 영역(205)은 당업계에 공지된 종래의 방법에 의해 형성되는 산화물 재료, 고밀도 플라즈마(HDP; high-density plasma) 산화물 등과 같은 유전체 재료로 충전될 수 있다. 선택적으로, 산화물 라이너는 절연 영역(205)의 측벽을 따라 형성될 수 있다.
기판(201)의 화소 영역(101)에는 감광성 다이오드(207)가 형성될 수 있다. 감광성 다이오드(207)는 이 감광성 다이오드(207)에 충돌하는 광의 세기 또는 휘도에 관한 신호를 발생시키도록 사용될 수 있다. 실시예에서, 감광성 다이오드(207)는 기판(201)(본 실시예에서는 p형 기판일 수 있음)에 형성된 n형 도핑 영역(209)을 포함할 수 있고, 또한 p-n-p 접합을 형성하도록 n형 도핑 영역(209)의 표면 상에 형성된 고도핑된 p형 도핑 영역(211)을 포함할 수 있다.
n형 도핑 영역(209)은 예컨대 포토리소그래피 마스킹과 주입 프로세스를 이용하여 형성될 수 있다. 예컨대, 제1 포토레지스트(도 2에 도시되지 않음)가 기판(201) 상에 배치될 수 있다. 제1 포토레지스트는 딥 자외선(DUV; deep ultra-violet) 포토레지스트 등의 종래의 포토레지스트 재료를 포함할 수 있고, 예컨대 제1 포토레지스트를 배치하도록 스핀온 프로세스를 이용함으로써 기판(201)의 표면 상에 증착될 수 있다. 제1 포토레지스트를 형성 또는 배치하는 임의의 다른 적절한 재료 또는 방법이 대안적으로 이용될 수 있다. 제1 포토레지스트가 기판(201) 상에 일단 배치되면, 제1 포토레지스트는 패터닝된 레티클(reticle)을 통해 에너지, 예컨대 광에 노출되어 상기 에너지에 노출된 제1 포토레지스트의 부분에서 반응을 유도할 수 있다. 이어서, 제1 포토레지스트가 현상될 수 있고, 제1 포토레지스트의 부분이 제거되어 감광성 다이오드(207)가 배치되길 원하는 기판(201)의 부분을 노출시킬 수 있다.
일단 제1 포토레지스트가 배치되고 현상되면, 고도핑된 n형 도핑 영역(209)이 제1 포토레지스트를 통해 n형 도판트(예컨대, 인, 비소, 안티몬 등)를 주입함으로써 형성될 수 있다. 실시예에서, n형 도핑 영역(209)은 그 농도가 약 1e15 atom/cm3 내지 약 1e20 atom/cm3, 예컨대 약 8e15 atom/cm3이 되도록 주입될 수 있다. 그러나, 고도핑된 n형 도핑 영역(209)을 위한 임의의 적절한 다른 농도가 대안적으로 사용될 수 있다.
n형 도핑 영역(209)이 (예컨대, 주입 프로세스를 통해) 형성된 후에, p형 도핑 영역(211)이 예컨대 마스크로서 제1 포토레지스트를 사용하는 이온 주입 프로세스를 이용하여 형성될 수 있다. p형 도핑 영역(211)은 기판(201) 내로 약 1 ㎛ 내지 약 4 ㎛만큼 연장하도록 형성될 수 있다. 또한, p형 도핑 영역(211)은 약 1e15 atom/cm3 내지 약 5e19 atom/cm3, 예컨대 약 1e16 atom/cm3의 농도를 갖도록 형성될 수 있다.
일단 감광성 다이오드(207)가 형성되면, 제1 포토레지스트가 제거될 수 있다. 실시예에서, 제1 포토레지스트는 에싱(ashing) 등의 프로세스를 이용하여 제거될 수 있다. 그러한 프로세스에서, 제1 포토레지스트의 온도는 제1 포토레지스트가 분해하는 지점까지 증가되고, 이어서 세척되거나 기판(201)으로부터 달리 제거된다.
또한, 당업자가 인지하는 바와 같이, 전술한 감광성 다이오드(207)는 단지 실시예에 사용될 수 있는 한가지 타입의 감광성 다이오드(207)이다. 임의의 적절한 포토다이오드가 실시예에 사용될 수 있고, 이들 포토다이오드가 모두 실시예의 범위 내에 포함되도록 의도된다. 또한, 여전히 실시예의 범위 내에 있으면서, 예컨대 n형 도핑 영역(209)의 형성 전에 p형 도핑 영역(211)을 형성함으로써 정확한 방법 또는 전술한 단계들의 순서가 변경될 수 있다.
화소 영역(101)에서 전달 트랜지스터(215)가 형성될 수 있다. 그러나, 전달 트랜지스터(215)가 전달 트랜지스터로서 설명되지만, 전달 트랜지스터(215)는 또한 이미지 센서 내에서 이용될 수 있는 많은 타입의 기능 트랜지스터들을 대표할 뿐이다. 예컨대, 실시예는 리셋 트랜지스터, 소스 팔로워 트랜지스터, 또는 선택 트랜지스터와 같이 화소 영역(101) 내에 배치되는 다른 트랜지스터를 또한 포함할 수 있다. 이들 트랜지스터는 예컨대 4개의 트랜지스터 CMOS 이미지 센서(CIS)를 형성하도록 배치될 수 있다. 이미지 센서에서 이용될 수 있는 모든 적절한 트랜지스터 및 구성이 전체적으로 실시예의 범위 내에 포함되도록 의도된다.
전달 트랜지스터(215)는 기판(201) 위에 형성될 수 있는 게이트 스택을 포함할 수 있다. 게이트 스택은 게이트 유전체(217) 및 게이트 전극(219)을 포함할 수 있다. 게이트 유전체(217)와 게이트 유전체(219)는 당업계에 공지된 임의의 적절한 프로세스에 의해 기판(201) 상에 형성되어 패터닝될 수 있다. 게이트 유전체(217)는, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 알루미늄 산화물, 란탄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산질화물, 이들의 조합 등과 같은 하이 k 유전체 재료일 수 있다. 게이트 유전체(217)는 약 4보다 큰 상대적 유전율 값을 가질 수 있다.
게이트 유전체(217)가 산화물 층을 포함하는 실시예에서, 게이트 유전체(217)는, 산화물, H2O, NO 또는 이들의 조합을 포함하는 환경에서 습식 또는 건식 열 산화 등의 임의의 산화 프로세스에 의해, 또는 전구체로서 테트라-에틸-오소-실리케이트(TEOS; tetra-ethyl-ortho-silicate)와 산소를 이용하는 화학 기상 증착(CVD) 기법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체(217)는 두께가 약 10 Å 내지 약 150 Å, 예컨대 100 Å일 수 있다.
게이트 전극(219)은 금속(예컨대, 탄탈, 티타늄, 몰리브덴, 텅스텐, 플라티늄, 알루미늄, 하프늄, 루테늄), 금속 규화물(예컨대, 티타늄 규화물, 코발트 규화물, 니켈 규화물, 탄탈 규화물), 금속 질화물(예컨대, 티타늄 질화물, 탄탈 질화물), 도핑된 다결정 실리콘 등의 전도성 재료, 기타 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 일례에서, 다결정 실리콘(폴리-실리콘)을 생성하도록 비정질 실리콘이 증착되고 재결정된다. 게이트 전극(219)이 폴리-실리콘인 실시예에서, 게이트 전극(219)은 도핑된 또는 도핑되지 않은 폴리-실리콘을 저압 화학 기상 증착(LPCVD; low-pressure chemical vapor deposition)에 의해 약 100 Å 내지 약 2,500 Å의 범위, 예컨대 1,200 Å의 두께로 증착함으로써 형성될 수 있다.
게이트 유전체(217)와 게이트 전극(219)의 측벽 상에 스페이서(221)가 형성될 수 있다. 스페이서(221)는 미리 형성된 구조 상에 스페이서 층(도시 생략)을 블랭킷 증착함으로써 형성될 수 있다. 스페이서 층은 SiN, 산질화물, SiC, SiON, 산화물 등을 포함할 수 있고, 화학 기상 증착(CVD), 플라즈마 강화된 CVD, 스퍼터 등의 일반적으로 사용되는 방법 및 당업계에 공지된 다른 방법에 의해 형성될 수 있다. 이어서, 구조의 수평면으로부터 스페이서 층을 제거하는 이방성 에칭 등에 의해 스페이서(221)를 형성하도록 스페이서 층이 패터닝된다.
소스/드레인 영역(223)은 감광성 다이오드(207)로부터 게이트 유전체(217)의 반대쪽에서 기판(201)에 형성될 수 있다. 기판(201)이 p형 기판인 실시예에서, 소스/드레인 영역(223)은 인, 비소 또는 안티몬 등의 적절한 n형 도판트를 주입함으로써 형성될 수 있다. 소스/드레인 영역(223)은 저도핑된 소스/드레인(LDD) 영역(225)과 고도핑된 소스/드레인 영역(227)을 형성하도록 마스크로서 게이트 전극(219)과 스페이서(221)를 이용하여 주입될 수 있다.
소스/드레인 영역(223)과 감광성 다이오드(207)를 형성하도록 많은 다른 프로세스, 단계 등이 사용될 수 있다는 것을 당업자가 인지한다는 점을 유념해야 한다. 예컨대, 특별한 목적에 적절한 특정한 형태나 특징을 갖는 감광성 다이오드(207)과 소스/드레인 영역(223)을 형성하도록 스페이서와 라이너의 다양한 조합을 이용하여 복수 개의 임플란트가 수행될 수 있다는 것을 당업자라면 인지할 것이다. 이들 중 임의의 프로세스가 사용되어 소스/드레인 영역(223)과 감광성 다이오드(207)를 형성하도록 사용될 수 있고, 상기 설명은 실시예를 전술한 단계들로 제한하도록 의도되지 않는다.
일단 전달 트랜지스터(215)가 형성되면, 제1 증간 유전체(ILD) 층(228)이 화소 영역(101) 위에 형성될 수 있고 접점(229)이 제1 ILD 층(228)을 통해 형성될 수 있다. 제1 ILD 층(228)은 보론 포스포러스 실리케이트 글라스(BPSG; boron phosphorous silicate glass) 등의 재료를 포함할 수 있지만, 어느 한 층을 위해 임의의 적절한 유전체가 사용될 수 있다. 제1 ILD 층(228)은 PECVD 등의 프로세스를 이용하여 형성될 수 있지만, LPCVD 등의 다른 프로세스가 대안적으로 사용될 수 있다. 제1 ILD 층(228)은 약 100 Å 내지 약 3,000 Å의 두께로 형성될 수 있다.
접점(229)은 적절한 포토리소그래피 및 에칭 기법을 이용하여 제1 ILD 층(228)을 통해 형성될 수 있다. 실시예에서, 패터닝된 마스크를 생성하여 접점(229)을 형성하도록 제2 포토레지스트 재료가 사용된다. 하드마스크 등의 추가 마스크가 또한 사용될 수 있다. 제1 ILD 층(228)을 에칭하도록 이방성 또는 등방성 에칭 프로세스 등의 에칭 프로세스가 수행된다.
이어서, 접점(229)이 기판(201)과 게이트 전극(219)과 접촉하도록 형성될 수 있다. 접점(229)은 확산을 방지하고 접점(229)에 대한 보다 우수한 접착력을 제공하도록 장벽/접착 층(도 2에 개별적으로 도시되지 않음)을 포함할 수 있다. 실시예에서, 장벽층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등 중 하나 이상의 층으로 구성된다. 장벽층은 화학 기상 증착을 통해 형성될 수 있지만, 다른 기법이 대안적으로 사용될 수 있다. 장벽층은 약 50 Å 내지 약 500 Å의 조합된 두께로 형성될 수 있다.
접점(229)은 높은 전도성, 낮은 저항의 금속, 원소 금속, 천이 금속 등과 같은 임의의 적절한 전도성 재료로 형성될 수 있다. 예시적인 실시예에서, 접점(229)은 텅스텐으로 형성되지만, 구리 등의 다른 재료가 대안적으로 사용될 수 있다. 접점(229)이 텅스텐으로 형성되는 실시예에서, 접점(229)은 당업계에 공지된 CVD 기법에 의해 증착될 수 있지만, 임의의 형성 방법이 대안적으로 사용될 수 있다.
접점(229)이 형성된 후에, 기판(201)의 전면(202)의 추가 처리가 수행될 수 있다. 이 처리는 서로 개별적으로 형성된 디바이스들 간에 상호 연결부를 형성하도록 다양한 전도성 및 유전체 층들(도 2에서 총체적으로 참조 번호 231로 지칭됨)을 형성하는 것을 포함할 수 있다. 이들 상호 연결부는 임의의 적절한 형성 프로세스(예컨대, 에칭, 다마신, 듀얼 다마신 등을 갖는 리소그래피)를 통해 제조될 수 있고 알루미늄 합금, 구리 합금 등과 같은 적절한 전도성 재료를 이용하여 형성될 수 있다.
추가적으로, 일단 제1 ILD 층(228) 위에 상호 연결부가 형성되면, 물리적 및 화학적 손상으로부터 아래의 층들을 보호하도록 제1 패시베이션층(233)이 형성될 수 있다. 제1 패시베이션층(233)은 실리콘 산화물, 실리콘 질화물 등의 하나 이상의 적절한 유전체 재료, 탄소 도핑된 산화물 등의 로우 k 유전체, 다공질의 탄소 도핑된 이산화실리콘 등의 극 로우 k 유전체, 이들의 조합 등으로 제조될 수 있다. 제1 패시베이션층(233)은 화학 기상 증착(CVD) 등의 프로세스를 통해 형성될 수 있지만, 임의의 적절한 프로세스가 사용될 수 있다.
도 3은 기판(201)의 전면(202) 상의 처리 후에 수행될 수 있는 기판(201)의 이면(204) 상의 추가 처리를 예시한다. 실시예에서, 기판(201)의 이면(204)의 두께는 감소되거나 얇게 될 수 있다. 얇게 하면, 광이 감광성 다이오드(207)에 도달하기 전에 기판(201)의 이면(204)을 통해 이동하는 거리가 감소된다. 기판(201)의 이면(204)을 얇게 하는 것은 화학 기계적 폴리싱(CMP) 등의 제거 프로세스를 이용하여 수행될 수 있다. CMP 프로세스에서, 에칭 재료와 연마 재료의 조합은 기판(201)의 이면(204)과 접촉하게 되고, 연마 패드(도시 생략)가 원하는 두께가 달성될 때까지 기판(201)의 이면(204)을 연마하도록 사용된다. 그러나, 에칭 또는 CMP와 에칭의 조합과 같은 기판(201)의 이면(204)을 얇게 하는 임의의 적절한 프로세스가 대안적으로 사용될 수 있다. 기판(201)의 이면(204)은 기판(201)이 약 2 ㎛ 내지 약 2.3 ㎛의 두께를 갖도록 얇게 될 수 있다.
도 3은 또한 기판(201)의 이면(204) 위에 제2 패시베이션층(301)의 형성을 예시한다. 제2 패시베이션층(301)은 실리콘 산화물, 실리콘 질화물 등의 하나 이상의 적절한 유전체 재료, 탄소 도핑된 산화물 등의 로우 k 유전체, 다공질의 탄소 도핑된 이산화실리콘 등의 극 로우 k 유전체, 이들의 조합 등으로 제조될 수 있다. 제2 패시베이션층(301)은 화학 기상 증착(CVD) 등의 프로세스를 통해 형성될 수 있지만, 약 100 Å 내지 약 6,000 Å, 예컨대 2,000 Å의 두께까지 임의의 적절한 프로세스가 사용될 수 있다.
도 3에는 제1 글루층(303), 제1 광 차단층(305), 및 제2 글루층(307)의 형성이 추가적으로 예시되어 있다. 실시예에서, 제1 글루층(303)은 제1 광 차단층(305)이 제2 패시베이션층(301)에 접착하도록 일조하고 프로세스들 내에 스트레스의 균형을 잡는 데에 일조하는 재료일 수 있다. 제1 글루층(303)은 티타늄 질화물, 탄탈 질화물, 질화물 필름, 산질화물, 이들의 조합 등과 같은 재료를 포함할 수 있다. 제1 글루층(303)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 이들의 조합 등과 같은 증착 프로세스를 이용하여 형성될 수 있고, 약 10 Å 내지 약 1,000 Å, 예컨대 약 100 Å의 두께로 형성될 수 있다.
제1 광 차단층(305)은 제1 글루층(303) 위에 형성되고 광이 바람직하지 않은 영역으로 제1 광 차단층(305)을 통해 광이 전달되는 것을 방지하도록 사용된다. 실시예에서, 제1 광 차단층(305)은 알루미늄 구리, 텅스텐, 아연, 니켈, 코발트, 이들의 조합 등과 같은 불투명한 재료로 형성되고, 물리 기상 증착, 화학 기상 증착, 무전해 도금, 이들의 조합 등과 같은 프로세스를 이용하여 형성될 수 있다. 제1 광 차단층(305)은 약 10 Å 내지 약 4,000 Å, 예컨대 750 Å의 두께까지 형성될 수 있다.
도 3은 또한 제1 광 차단층(305) 위에 제2 글루층(307)의 형성을 예시한다. 제2 글루층(307)은 제1 광 차단층(305) 위에 형성될 수 있고 제1 광 차단층(401; 도 3에 예시되어 있지 않지만 도 4와 관련하여 예시되고 아래에 설명됨)을 제1 광 차단층(305)에 부착하도록 사용될 수 있다. 실시예에서, 제2 글루층(307)은 제1 글루층(303)과 유사한 프로세스를 이용하여 유사한 재료로 형성될 수 있고(예컨대, CVD를 이용하여 형성되는 티타늄 질화물), 유사한 두께(예컨대, 100 Å)로 형성될 수 있다. 그러나, 변형예에서, 제2 글루층(307)은 제1 글루층(303)과 상이한 재료일 수 있고 상이한 프로세스를 이용하여 형성될 수 있다.
이미지 센서(100)의 추가 처리 중에, 제1 광 차단층(305)은 일련의 열 사이클을 받고, 제1 사이클은 (예컨대, 열 어닐링을 이용하여) 가열된 다음 냉각된다. 이 사이클은 또한 제1 광 차단층(305)이 열팽창 계수에 관하여 팽창 및 수축되게 한다. 그러한 팽창 및 수축은 광이 원하는 스폿에서 제1 광 차단층(305)을 통과하게 하는 바람직하지 않은 공극(도 3에는 예시되어 있지 않지만 도 7과 관련하여 예시되고 아래에서 더 설명됨)이 형성되게 할 수 있다.
이 광이 기판(201)으로 통과하는 것을 방지하는 수단으로서, 도 4는 제2 광 차단층(401)과 제3 글루층(403)을 형성하기 위한 제1 광 차단층(305)과 제2 글루층(307)의 형성의 반복을 예시한다. 실시예에서, 제2 광 차단층(401)이 제2 글루층(307) 위에 형성되어 광의 통과를 감소 또는 제거하는 데에 일조할 수 있다. 실시예에서, 제2 광 차단층(401)은 제1 광 차단층(305)과 유사한 프로세스를 이용하여 유사한 두께(예컨대, 750 Å)로 유사한 재료(예컨대, 화학 기상 증착을 이용한 알루미늄 구리)로 형성될 수 있다. 그러나, 변형예에서, 제2 광 차단층(401)은 상이한 프로세스와 상이한 재료를 이용하여 형성될 수 있고, 제1 광 차단층(305)과 상이한 두께로 형성될 수 있다.
제3 글루층(403)이 제2 광 차단층(401) 위에 형성될 수 있고, 제2 글루층(307)과 유사한 재료와 유사한 재료를 이용하여 그리고 유사한 두께로 형성될 수 있다(예컨대, 화학 기상 증착을 이용한 티타늄 질화물). 그러나, 변형예에서, 제3 글루층(403)은 제2 글루층(307)과 상이한 재료와 상이한 프로세스를 이용하여 그리고 상이한 두께로 형성될 수 있다.
도 5는 제3 글루층(403) 위에 제3 광 차단층(501)과 제4 글루층(503)을 형성하기 위한 제1 광 차단층(305)과 제2 글루층(307)의 형성의 다른 반복을 예시하고 있다. 실시예에서, 제3 광 차단층(501)은 제1 광 차단층(305)과 유사한 프로세스를 이용하여 유사한 두께(예컨대, 750 Å)로 유사한 재료(예컨대, 화학 기상 증착을 이용한 알루미늄 구리)로 형성될 수 있다. 그러나, 변형예에서, 제3 광 차단층(501)은 상이한 프로세스와 상이한 재료를 이용하여 형성될 수 있고, 제1 광 차단층(305)과 상이한 두께로 형성될 수 있다.
추가적으로, 도 4와 도 5는 광 차단층과 글루층의 형성의 제1 반복 및 제2 반복을 예시하지만, 실시예는 이들 단계의 제1 및 제2 반복만으로 제한되도록 의도되지 않는다. 오히려, 추가의 광 차단층과 글루층을 형성하도록 단계를 3회, 4회, 5회, 또는 그 이상의 횟수를 반복하는 것과 같은 임의의 적절한 횟수의 반복이 대안적으로 사용될 수 있다. 그러한 모든 횟수의 반복은 실시예의 범위 내에 완전히 포함되도록 의도된다.
도 6은 제1 글루층(303), 제1 광 차단층(305), 제2 글루층(307), 제2 광 차단층(401), 제3 글루층(403), 제3 광 차단층(501), 및 제4 글루층(503)의 패터닝을 예시한다. 이 패터닝은 예컨대 적절한 포토리소그래피 마스킹 및 에칭 프로세스를 이용하여 수행될 수 있다. 그러한 프로세스에서, 제3 포토레지스트(도 6에 도시되지 않음)는 제4 글루층(503) 상에 배치될 수 있다. 제3 포토레지스트는 딥 자외선(DUV; deep ultra-violet) 포토레지스트 등의 종래의 포토레지스트 재료를 포함할 수 있고, 예컨대 제3 포토레지스트를 배치하도록 스핀온 프로세스를 이용함으로써 제4 글루층(503)의 표면 상에 증착될 수 있다. 그러나, 제3 포토레지스트를 형성 또는 배치하는 임의의 다른 적절한 재료 또는 방법이 대안적으로 이용될 수 있다. 제3 포토레지스트가 제4 글루층(503) 상에 일단 배치되면, 제3 포토레지스트는 패터닝된 레티클을 통해 에너지, 예컨대 광에 노출되어 상기 에너지에 노출된 제3 포토레지스트의 부분에서 반응을 유도할 수 있다. 이어서, 제3 포토레지스트가 현상될 수 있고, 제3 포토레지스트의 부분이 제거되어 제4 글루층(503)의 표면을 노출시킬 수 있다.
일단 제3 포토레지스트가 적소에 있다면, 감광성 다이오드(207) 위에 있는 제1 글루층(303), 제1 광 차단층(305), 제2 글루층(307), 제2 광 차단층(401), 제3 글루층(403), 제3 광 차단층(501), 및 제4 글루층(503)의 부분이 제거되어 광이 화소 내의 감광성 다이오드(207)으로 나아가게 할 수 있고, 나머지 화소 위에 있는 제1 글루층(303), 제1 광 차단층(305), 제2 글루층(501), 및 제4 글루층(503)의 남아 있는 부분이 광의 통과를 방지한다. 제1 광 차단층(305)이 알루미늄 구리이고 제1 글루층(303)이 티타늄 질화물인 실시예에서, 제거는 HF 등의 식각액을 이용하는 이방성 에칭과 같은 적절한 에칭 프로세스 또는 에칭 프로세스들의 조합을 이용하여 수행될 수 있지만, 임의의 다른 적절한 제거 프로세스가 대안적으로 사용될 수 있다.
일단 제1 글루층(303), 제1 광 차단층(305), 제2 글루층(307), 제2 광 차단층(401), 제3 글루층(403), 제3 광 차단층(501), 및 제4 글루층(503)이 패터닝되면, 제3 포토레지스트가 제거될 수 있다. 실시예에서, 제3 포토레지스트는 에싱 등의 프로세스를 이용하여 제거될 수 있다. 그러한 프로세스에서, 제3 포토레지스트의 온도는 제3 포토레지스트가 분해된 다음에 세척되거나 달리 기판(201)으로부터 제거되는 지점까지 증가된다.
제3 포토레지스트가 제거된 후에, 기판(201)의 제2 측면(204)이 추가의 기능성을 제공하도록 추가 처리될 수 있다. 예컨대, 스핀온 프로세스를 이용하여 배치되는 폴리머 수지 등의 칼라 필터(도시 생략)가 화소 영역(101) 위에 형성되어 화소 영역(101)에 충돌하는 광을 필터링할 수 있다. 또한, 포토레지스트 다이오드(207)에 충돌하는 광을 집중시키도록 포지티브 타입 포토레지스트를 적용한 다음에 베이킹함으로써 마이크로렌즈가 형성될 수 있다. 유입 광을 수집, 집중, 필터링, 또는 달리 취급하는 데에 일조하는 이들 및 임의의 기타 적절한 구조가 형성될 수 있고, 그러한 모든 구조는 실시예의 범위 내에 완전히 포함되도록 의도된다.
도 7은 이미지 센서(100)가 다수의 열 사이클을 경험한 후의 이미지 센서(100)를 예시하고, 여기서 열 사이클은 추가의 처리(예컨대, 열 어닐링), 그렇지 않으면 최종 사용자에 의한 사용으로부터의 열 사이클로 인해 발생할 수 있다. 예시된 바와 같이, 열 처리는 제1 광 차단층(305)이 팽창 및 수축되게 하고 바람직하지 않은 공극(701)이 제1 광 차단층(305) 내에서 개방되게 하는데, 공극은 광이 제1 광 차단층(305)을 통과하게 할 수 있다.
그러나, 제2 광 차단층(401) 및 제3 광 차단층(501)의 존재는 광의 통과를 감소 또는 제거하는 데에 일조한다. 특히, 제2 광 차단층(401)와 제3 광 차단층(501)이 유사한 팽창 및 수축을 경험할 수 있고 공극(701)의 유사한 형성을 경험할 수 있지만, 제2 광 차단층(401)와 제3 광 차단층(501)의 어느 한쪽에 형성된 공극이 제1 광 차단층(305)에 형성된 공극(701) 바로 위에 형성되는 가능성은 낮다. 따라서, 제1 광 차단층(305)의 공극(701)을 달리 통과한 임의의 광이 제2 광 차단층(401) 또는 제3 광 차단층(501)에의해 정지된다. 또한, 제2 광 차단층(401) 또는 제3 광 차단층(501)을 통과하는 임의의 광이 제1 광 차단층(305)에 의해 정지된다. 그러한 백업층은 광 누출의 방지에 일조하고 블랙 레벨 보정에 일조한다.
실시예에 따르면, 화소를 포함하는 반도체 디바이스가 제공된다. 화소는 기판과, 상기 기판 내의 포토다이오드를 포함한다. 제1 광 차단층이 기판 위에 있고, 제2 광 차단층이 제1 광 차단층 위에 있으며, 제2 광 차단층은 제1 광 차단층으로부터 분리된다. 광이 포토다이오드에 충돌하게 하기 위해 개구부가 상기 제1 광 차단층과 제2 광 차단층을 관통한다.
다른 실시예에 따르면, 기판 위에 광 차단층을 포함하는 반도체 디바이스가 제공된다. 광 차단층은 광 차단층과 글루층의 반복 패턴을 포함한다. 광 차단층을 관통하는 개구부가 배치되고, 상기 개구부는 기판 내에 배치되는 포토다이오드 위의 기판을 노출시킨다.
또 다른 실시예에 따르면, 기판 위에 차단층을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다. 차단층을 형성하는 단계는, 기판 위에 광 차단층을 형성하는 단계 및 상기 광 차단층 위에 글루층을 형성하는 단계를 더 포함한다. 차단층을 형성하는 단계는 차단 영역을 형성하도록 1회 이상 반복되고 차단 영역의 일부는 기판 내에 배치되는 포토다이오드 위의 기판을 노출시키도록 제거된다.
본 실시예들 및 그 이점에 대해서 상세하게 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같이 실시예들의 사상 및 범위로부터 벗어남이 없이 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다. 예컨대, 전하 연결 디바이스(CCD; charge coupled device)가 이미지 센서 내의 CMOS 디바이스 대신에 사용될 수 있고, 이미지 센서는 이면 이미지 센서 대신에 전면 이미지 센서일 수 있다. 이들 디바이스, 단계 및 재료는 실시예의 범위 내에 유지되면서 변동될 수 있다.
또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 장치, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예로 제한되도록 의도되지 않는다. 당업자가 실시예의 개시로부터 쉽게 알게 되는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성할 수 있거나 실질적으로 동일한 기능을 수행하는 것으로서, 현재에 존재하는 또는 추후에 개발될, 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들이 본 개시에 따라서 이용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들을 그 범위 내에 포함하도록 의도된다.
100: 이미지 센서
101: 화소 영역
103: 로직 영역
201: 기판
205: 절연 영역
207: 감광성 다이오드
209: n형 도핑 영역
211: p형 도핑 영역
215: 전달 트랜지스터
101: 화소 영역
103: 로직 영역
201: 기판
205: 절연 영역
207: 감광성 다이오드
209: n형 도핑 영역
211: p형 도핑 영역
215: 전달 트랜지스터
Claims (10)
- 반도체 디바이스에 있어서,
기판, 및 상기 기판 내의 포토다이오드를 포함하는 화소;
상기 기판 위에 있되 상기 포토다이오드와는 반대쪽에 있는 상기 기판의 일측 상에 위치되는 제1 광 차단층(optical block layer);
상기 제1 광 차단층 위의 제2 광 차단층으로서, 상기 제1 광 차단층으로부터 분리되어 있는 상기 제2 광 차단층; 및
광이 상기 포토다이오드에 충돌하게 하기 위해 상기 제1 광 차단층과 상기 제2 광 차단층을 관통하는 개구부
를 포함하는 반도체 디바이스. - 제1항에 있어서, 상기 제1 광 차단층과 상기 제2 광 차단층 사이에 글루층(glue layer)을 더 포함하는 반도체 디바이스.
- 반도체 디바이스에 있어서,
기판의 제1 측에 인접한 광 차단층으로서, 광 차단층과 글루층의 반복 패턴을 포함하는 상기 광 차단층; 및
상기 광 차단층을 관통하는 개구부로서, 상기 기판 내에 배치되는 포토다이오드 위의 상기 기판을 노출시키는 상기 개구부
를 포함하고,
상기 포토다이오드는 상기 기판의 제1 측과는 반대쪽에 있는 상기 기판의 제2 측에 인접한 것인, 반도체 디바이스. - 제3항에 있어서, 상기 반복 패턴은 제1 광 차단층 및 제2 광 차단층을 갖는 것인 반도체 디바이스.
- 제3항에 있어서, 상기 반복 패턴은 제1 광 차단층, 제2 광 차단층, 및 제3 광 차단층을 갖는 것인 반도체 디바이스.
- 제5항에 있어서, 상기 반복 패턴은 제1 글루층, 제2 글루층, 제3 글루층, 및 제4 글루층을 갖는 것인 반도체 디바이스.
- 제3항에 있어서, 상기 광 차단층은 알루미늄 구리를 포함하는 것인 반도체 디바이스.
- 제7항에 있어서, 상기 글루층은 티타늄 질화물을 포함하는 것인 반도체 디바이스.
- 제3항에 있어서, 상기 반복 패턴과 상기 기판 사이에 패시베이션층을 더 포함하는 것인 반도체 디바이스.
- 반도체 디바이스의 제조 방법에 있어서,
기판 위에 차단층을 형성하는 단계로서,
상기 기판 위에 광 차단층을 형성하는 단계; 및
상기 광 차단층 위에 글루층을 형성하는 단계를 더 포함하는, 상기 차단층을 형성하는 단계;
차단 영역을 형성하기 위해 상기 차단층을 형성하는 단계를 1회 이상 반복하는 단계; 및
포토다이오드 위의 상기 기판을 노출시키기 위해 상기 차단 영역의 일부를 제거하는 단계
를 포함하고,
상기 포토다이오드는 상기 기판의 반도체 부분 중 상기 광 차단층의 반대쪽에 있는 측을 따라 위치되는 것인, 반도체 디바이스의 제조 방법.
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