CN103681454B - 半导体器件的隔离 - Google Patents

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Abstract

半导体器件的隔离。本发明提供用于隔离半导体器件的系统和方法。实施例包括横向离开半导体器件的源极/漏极区域的隔离区域并且具有在源极/漏极区域之间的隔离区域上方延伸的介电材料。可以通过在衬底上方形成穿过层的开口；沿着开口的侧壁沉积介电材料；在沉积之后将离子注入到衬底内；以及用另一介电材料填充开口来形成隔离区域。

Description

半导体器件的隔离
技术领域
本发明涉及半导体器件，具体而言，涉及用于隔离半导体器件的系统和方法。
背景技术
互补金属氧化物半导体图像传感器通常利用在半导体衬底的像素区阵列内形成的一系列光电二极管来检测光何时照射光电二极管。可以邻近每个像素区内的每个光电二极管形成转移晶体管，以便在期望时间内传输由光电二极管内检测到的光生成的信号。这些光电二极管和转移晶体管通过在期望时间内操作转移晶体管实现在期望时间内采集图像。
通常可以在正面照明配置或背面照明配置中形成互补金属氧化物半导体图像传感器。在正面照明配置中，光从形成转移晶体管的图像传感器的正面传递到光电二极管。但是，由于金属层、介电层和转移晶体管可能不一定是透明的并且不易使光穿过，所以迫使光在其到达光电二极管之前穿过任何上覆的金属层、介电层并传递到转移晶体管可能会产生加工和/或操作问题。
在背面照明配置中，在衬底的正面上形成转移晶体管、金属层和介电层，并且允许光从衬底的背面传递到光电二极管，使得光在其到达转移晶体管、介电层或金属层之前照射光电二极管。这样的配置可以降低图像传感器的制造及其操作的复杂度。
但是，在各种器件和晶体管之间无适当的隔离的情况下，图像传感器可能不能如期望的那样有效地进行操作。特别是，随着图像传感器内的像素的尺寸和间距按比例缩小，器件之间的噪音变得更严重，并且不适当的隔离可能导致在器件之间出现不期望的结漏。
发明内容
为解决现有技术中存在的问题，根据本发明的一方面，提供了一种半导体器件，包括：隔离区域，位于衬底中，所述隔离区域包括具有第一导电性的第一类型掺杂物；第一源极/漏极区域，与所述隔离区域横向隔离开，所述第一源极/漏极区域具有与所述第一导电性不同的第二导电性；以及介电材料，位于所述隔离区域上方并且横向延伸到所述第一源极/漏极区域为止。
在所述的半导体器件中，所述介电材料是氧化物。
在所述的半导体器件中，所述介电材料还包括被外层介电材料围绕的内层介电材料。
在所述的半导体器件中，所述隔离区域包含硼。
所述的半导体器件还包括：栅极电介质，邻近所述第一源极/漏极区域；以及栅电极，位于所述栅极电介质上方，其中，所述栅电极、所述栅极电介质和所述第一源极/漏极区域是第一晶体管的一部分。
所述的半导体器件还包括：栅极电介质，邻近所述第一源极/漏极区域；以及栅电极，位于所述栅极电介质上方，其中，所述栅电极、所述栅极电介质和所述第一源极/漏极区域是第一晶体管的一部分，其中，所述第一晶体管是用于图像传感器的像素的一部分。
所述的半导体器件还包括位于所述隔离区域与所述第一源极/漏极区域相对侧上的第二源极/漏极区域。
根据本发明的另一方面，提供了一种半导体器件，包括：第一注入区域和第二注入区域，都位于衬底内；隔离区域，位于所述第一注入区域和所述第二注入区域之间，其中，所述隔离区域与所述第一注入区域和所述第二注入区域横向间隔一距离；介电材料，位于所述衬底上方并且从所述第一注入区域延伸至所述第二注入区域但是没有在所述第一注入区域或所述第二注入区域上方延伸，所述介电材料位于所述隔离区域上方；第一栅极堆叠件，邻近所述第一注入区域；以及第二栅极堆叠件，邻近位于所述隔离区域与所述第一栅极堆叠件相对侧上的第二注入区域。
在所述的半导体器件中，所述介电材料是氧化物。
在所述的半导体器件中，所述隔离区域包含硼。
在所述的半导体器件中，所述介电材料还包括第一区域和第二区域，其中，所述第二区域被所述第一区域围绕。
所述的半导体器件还包括邻近所述第一注入区域的第一栅极电介质，所述第一栅极电介质是第一晶体管的一部分。
在所述的半导体器件中，所述隔离区域与所述第一注入区域横向隔离开的距离大于或等于0.02μm。
根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成穿过一个或多个层的开口，所述开口包括侧壁；沿着所述开口的侧壁沉积第一介电层；以及采用所述第一介电层作为掩模，将第一离子注入到所述衬底内，注入所述第一离子在所述衬底内形成隔离区域。
所述的方法还包括在注入所述第一离子之后，用第二介电层填充所述开口。
所述的方法还包括：在注入所述第一离子之后，用第二介电层填充所述开口；去除位于所述衬底上方的一个或多个层；以及采用所述第一介电层和所述第二介电层作为掩模，将第二离子注入到所述衬底内，注入所述第二离子形成横向离开所述隔离区域的源极/漏极区域。
在所述的方法中，形成穿过一个或多个层的开口还包括：形成栅极介电层；形成栅电极层；形成第一硬掩模层；以及形成穿过所述栅极介电层、所述栅电极层和所述第一硬掩模层的开口。
所述的方法还包括图案化所述栅电极层以形成第一栅极堆叠件，所述第一栅极堆叠件是第一晶体管的一部分。
所述的方法还包括图案化所述栅电极层以形成第一栅极堆叠件，所述第一栅极堆叠件是第一晶体管的一部分，其中，所述第一晶体管是图像传感器的像素的一部分。
所述的方法还包括图案化所述栅电极层以形成第一栅极堆叠件，所述第一栅极堆叠件是第一晶体管的一部分，其中，所述第一晶体管是图像传感器的像素的一部分，所述的方法还包括注入第三离子以在所述像素内形成光敏二极管。
附图说明
为了更全面地理解本发明实施例及其优点，现在将参考结合附图所进行的以下描述，其中：
图1示出根据实施例的具有栅极介电层和导电层的衬底；
图2示出根据实施例的第一硬掩模层、AFP层和第二硬掩模层的形成；
图3示出根据实施例的第一硬掩模层、导电层和栅极介电层的图案化；
图4示出根据实施例的第一介电层的形成；
图5示出根据实施例的形成隔离区域的注入；
图6示出根据实施例的第二介电层的形成；
图7示出根据实施例从第二介电层去除多余的材料；
图8示出根据实施例的第一介电层和第二介电层的凹陷；
图9示出根据实施例的第一硬掩模层的去除；
图10示出根据实施例的第一晶体管和第二晶体管的形成；
图11示出根据实施例的第一晶体管和第二晶体管的平面图；以及
图12示出根据实施例的包含第一晶体管和第二晶体管的像素的平面图。
除非另有说明，不同附图中的相应标号和符号通常是指相应部件。绘制附图用于清楚地示出实施例的相关方面而不必按比例绘制。
具体实施方式
在下面详细论述本发明实施例的制造和使用。然而，应该理解，本发明实施例提供了许多可以在各种具体环境中实现的可应用的构思。所论述的具体实施例仅是制造和使用所公开的主题的示例性具体方式，而不用于限制不同实施例的范围。
将结合具体环境来描述实施例，即用于互补金属氧化物半导体(CMOS)图像传感器的隔离区域。但是，其他实施例也可以适用于其他类型器件的其他隔离区域。
现参照图1，示出衬底101的简化截面图，在衬底101上方具有栅极介电层103和导电层105。衬底101可以包含具有晶体取向(110)的半导体材料，诸如硅、锗、金刚石等。可选地，还可以使用具有其他晶体取向的化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、这些的组合等。此外，衬底101可以包括绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。衬底101可以掺杂有p型掺杂物，诸如硼、铝、镓等，然而衬底可以可选地掺杂有如本领域已知的n型掺杂物。
可以通过本领域公知的任何合适的工艺在衬底101上形成栅极介电层103和导电层105。栅极介电层103可以是高K介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、它们的组合等。栅极介电层103的相对介电常数值可以大于约4。
在栅极介电层103包含氧化物层的实施例中，可以在包含氧化物、H2O、NO、或它们的组合的气氛中通过任何氧化工艺诸如湿法或干法热氧化，或者可以通过采用原硅酸四乙酯(TEOS)和氧气作为前体的化学汽相沉积(CVD)技术来形成栅极介电层103。在一个实施例中，栅极介电层103的厚度可以介于约至约之间，诸如
导电层105可以包含导电材料，诸如掺杂的多晶硅、金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、其他导电材料或它们的组合。在一个实例中，沉积非晶硅并进行再结晶以形成多晶体硅(多晶硅)。在导电层105是多晶硅的实施例中，可以通过低压化学汽相沉积(LPCVD)沉积掺杂的或未掺杂的多晶硅至约至约范围内(诸如)的厚度来形成导电层105。
图2示出第一硬掩模层201、先进图膜(APF)层203和第二硬掩模层205的形成。第一硬掩模层201可以是诸如氮化硅的掩蔽材料，并且可以采用诸如等离子体增强化学汽相沉积(PECVD)的工艺形成。但是，可以可选地使用任何其他合适的硬掩模材料(诸如氧化硅)以及任何其他形成工艺(诸如化学汽相沉积(CVD))。在实施例中，可以形成厚度介于约和约之间(诸如约)的第一硬掩模层201。
APT层203可以用于临界尺寸控制以便实现和控制隔离区域503(在图2中未示出，但在下文结合图5示出并论述)的期望尺寸。在实施例中，APF层203可以包含通过化学汽相沉积(CVD)工艺形成的非晶碳，然而可以可选地使用其他合适的材料和形成方法。可以形成厚度介于约和约之间(诸如约)的APF层203。
第二硬掩模层205可以是用于帮助图案化APF层203的硬掩模，并且可以是掩蔽材料，诸如氮氧化硅，然而可以可选地使用其他合适的材料，诸如氧化硅或氮化硅，并且可以采用诸如CVD的工艺形成。但是，可以可选地使用任何其他合适的工艺和厚度。在实施例中，可以形成厚度介于约和约之间(诸如约)的第二硬掩模层205。
图3示出在对第二硬掩模层205、APF层203、第一硬掩模层201、导电层105和栅极介电层103进行图案化之后所得到的结构。在实施例中，可以在光刻掩蔽和蚀刻工艺中采用第一光刻胶(在图3中未单独示出)图案化第二硬掩模层205。在这种工艺中，可以将第一光刻胶放置在第二硬掩模层205上。第一光刻胶可以包括常规光刻胶材料，诸如深紫外线(DUV)光刻胶，并且可以例如通过采用旋涂工艺在第二硬掩模层205的表面上进行沉积以放置第一光刻胶。但是，可以可选地使用形成或放置第一光刻胶的任何其他合适的材料或者方法。一旦已将第一光刻胶放置在第二硬掩模层205上，第一光刻胶就可以暴露于穿过图案化的中间掩模的能量(例如光)，以便在第一光刻胶暴露于能量的这些部分中引发反应。然后可以显影第一光刻胶，并且可以去除第一光刻胶的一部分，暴露出第二硬掩模205的表面，然后对其进行蚀刻以去除暴露部分，从而图案化第二硬掩模层205。
一旦已经图案化第二硬掩模层205，可以采用例如使用H2/N2/CO的混合物的干蚀刻，将图案转印至APF层203。在实施例中，可以采用例如干蚀刻工艺实施图案的转印，通过该工艺将反应离子导向具有上覆的第二硬掩模205的APF层203。因为图案化的第二硬掩模层205上覆APF层203，图案化的第二硬掩模205将阻挡反应离子，从而使得反应发生在被图案化的第二硬掩模层205暴露出来的APF层203上，从而将第二硬掩模层205的图案转印至APF层203。
在已对APF层203进行图案化之后，可以将图案从APF层203转印至第一硬掩模层201。在实施例中，可以采用例如干蚀刻工艺实施图案的转印，通过该工艺将反应离子导向具有上覆的图案化的APF层203的第一硬掩模201。因为图案化的APF层203上覆第一硬掩模层201，图案化的APF层203将阻挡反应离子，从而使得反应发生在被图案化的APF层203暴露出来的第一硬掩模层201上，从而将APF层203的图案转印至第一硬掩模层201。
一旦已经图案化第一硬掩模层201，第一硬掩模层201就可以用于图案化导电层105和栅极介电层103并暴露出衬底101。在实施例中，可以采用例如干蚀刻工艺实施图案的转印，通过该工艺将反应离子导向具有上覆的第一硬掩模层201的导电层105和栅极介电层103。因为图案化的第一硬掩模层201上覆导电层105和栅极介电层103，图案化的第一硬掩模层201将阻挡反应离子，从而使得反应发生在被图案化的第一硬掩模层201暴露出来的导电层105和栅极介电层103上，从而将第一硬掩模层201的图案转印至导电层105和栅极介电层103并暴露出下面的衬底101。
在图案化栅极介电层103、导电层105和第一硬掩模层201期间，形成沟槽301。这些沟槽形成在衬底101的暴露区域上方，并且具有包括栅极介电层103、导电层105和第一硬掩模层201的侧壁。此外，因为使用APT层203，沟槽301在第一硬掩模层201顶部的宽度可以介于约0.08μm和约0.6μm之间，诸如约0.2μm，并且沟槽301的纵横比可以介于约0.5和约3之间，诸如约1.4。
一旦已经形成沟槽301，可以从第一硬掩模层201去除第一光刻胶、第二硬掩模层205和APF层203。在实施例中，可以采用灰化工艺去除第一光刻胶，通过该工艺使第一光刻胶的温度升高直到其发生化学分解从而可以将其去除。可以采用用于从第一硬掩模层201去除第二硬掩模层205和APF层203的一种或多种合适的蚀刻剂和蚀刻工艺来去除第二硬掩模层205和APF层203。此外，可以将第一硬掩模层201的厚度减小至介于约和约之间，诸如约
图4示出在沟槽301的侧壁中以及沿着沟槽301的侧壁形成第一介电层401。在实施例中，第一介电层401可以是诸如氧化硅的介电材料，然而可以可选地使用其他合适的介电材料。在第一介电层401是氧化硅的实施例中，可以通过炉氧化工艺形成第一介电层401，通过该工艺将衬底101放置到含氧环境氛围中并且升高温度使衬底101、栅极介电层103、导电层105和第一硬掩模层201的暴露表面发生反应以形成第一介电层401。但是，可以可选地使用用于形成第一介电层401的任何合适的工艺，诸如CVD、PVD等。可以形成厚度介于约0.02μm和约0.2μm之间(诸如约0.05μm)的第一介电层401。
图5示出通过第一介电层401和沟槽301隔离注入(在图5中通过箭头501表示)以在衬底101内形成隔离区域503。在实施例中，可以通过沟槽301采用诸如离子注入的工艺以便注入诸如硼的隔离离子来形成隔离区域503，然而可以可选地使用任何合适的隔离离子，诸如铝或镓。在注入硼的实施例中，可以采用诸如BF3的前体在约0.5～1.0sccm之间的流速下实施对隔离区域503离子注入掺杂物。采用所提供的前体，可以在约30KeV和约100KeV之间(诸如约70KeV)的能量下进行注入，同时温度可以保持低于60℃。可以继续用于形成隔离区域503的注入直到隔离区域503的浓度介于约1E11at/cm-2和约1E13at/cm-2之间，诸如约4.7E12at/cm-2。形成的隔离区域503可以具有从衬底101的表面起介于约和约之间(诸如约)的第一深度，并且可以具有介于约0.08μm和约0.6μm之间(诸如约0.2μm)的第一宽度w1。
此外，因为沿着沟槽301的侧壁包括第一介电层401，隔离注入501将形成与第一介电层401的内侧壁对准并且横向离开沟槽301的侧壁的隔离区域503。在实施例中，这种横向位移可以是介于约0.02μm和约0.2μm之间(诸如约0.05μm)的第一距离d1。
图6示出在隔离注入501之后，在第一介电层401上方形成第二介电层601。在实施例中，第二介电层601可以是与第一介电层401类似的材料。例如，在第一介电层401是氧化硅的实施例中，第二介电层601可以类似地是氧化硅。但是，可以可选地使用与第一介电层401不同的其他合适的介电材料，诸如氮化硅。
形成用于填充并且过填充沟槽301的第二介电层601。可以采用例如沉积工艺诸如等离子体增强化学汽相沉积(PECVD)形成第二介电层601，然而可以使用任何合适的工艺。可以在第一硬掩模层201上方形成厚度介于约和约之间(诸如约)的第二介电层601。
图7示出从沟槽301的外部去除第二介电层601的多余材料的平坦化工艺。在实施例中，可以采用例如化学机械抛光(CMP)工艺去除第二介电层601的多余材料，通过该工艺使蚀刻材料和研磨材料的组合接触第二介电层601并且使用研磨焊盘(未示出)来研磨掉第二介电层601，直到已去除了多余的材料并且第一介电层401和第二介电层601与第一硬掩模层201齐平。但是，可以可选地使用任何其他合适的平坦化方法。这种平坦化工艺使第二介电层601嵌入第一介电层401内，从而使得第一介电层401在沟槽301内围绕第二介电层601。平坦化工艺还可以将第一硬掩模层201的厚度减小至介于约和约之间，诸如约
图8示出沟槽301内的第一介电层401和第二介电层601的凹陷。在实施例中，可以采用湿法蚀刻以选择性地去除第一介电层401和第二介电层601的材料使第一介电层401和第二介电层601凹陷。在第一介电层401和第二介电层601是氧化硅的实施例中，湿法蚀刻可以使用诸如HF、DHF或NH4F的蚀刻剂来使第一介电层401和第二介电层601凹陷。凹陷可以使第一介电层401和第二介电层601凹陷直到第一介电层401和第二介电层601与导电层105齐平。
图9示出从导电层105去除第一硬掩模层201。在实施例中，可以采用对第一硬掩模层201的材料具有选择性的蚀刻剂来去除第一硬掩模层201。例如，在第一硬掩模层201是氮化硅而导电层105是多晶硅的实施例中，可以使用诸如H3PO4的蚀刻剂来去除第一硬掩模层201。但是，可以可选地使用任何其他合适的方法或蚀刻剂来去除第一硬掩模层。
图10示出图案化导电层105以形成用于第一晶体管1002的第一栅极堆叠件1001和用于第二晶体管1004的第二栅极堆叠件1003。在实施例中，可以采用合适的光刻图案化和蚀刻工艺来图案化导电层105，通过该工艺将第二光刻胶(未示出)放置在导电层105上方，将其暴露于图案化的能量源诸如光，然后显影以暴露出导电层105的区域。一旦暴露，导电层105的期望被去除的这些区域被暴露于例如干法蚀刻工艺，从而形成第一栅极堆叠件1001和第二栅极堆叠件1003。
图10还示出在已形成第一栅极堆叠件1001和第二栅极堆叠件1003之后，可以在第一栅极堆叠件1001和第二栅极堆叠件1003的相对侧上形成间隔件1005和源极/漏极区域1007。可以在第一栅极堆叠件1001和第二栅极堆叠件1003的侧壁上形成间隔件1005。通常通过在先前形成的结构上覆盖沉积间隔层(未示出)来形成间隔件1005。间隔层可以包含SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射的常用方法和本领域中已知的其他方法形成。然后图案化间隔层以形成间隔件1005，诸如通过各向异性蚀刻从结构的水平面去除间隔层。
可以在位于第一栅极间隔件1001和第二栅极堆叠件1003的相对侧上的衬底101中形成源极/漏极区域1007。在衬底101是p型衬底的实施例中，可以通过注入诸如磷、砷、锑等合适的n型掺杂物来形成源极/漏极区域1007。在隔离离子是诸如硼的n型离子的实施例中，源极/漏极区域1007的导电性与隔离区域503相反。可以使用第一栅极堆叠件1001、第二栅极堆叠件1003和间隔件1005作为掩模注入源极/漏极区域1007以形成源极/漏极区域1007。
值得注意的是，本领域普通技术人员将了解到，许多其他工艺、步骤等可以用于形成源极/漏极区域1007。例如，本领域普通技术人员将了解到，可以采用间隔件和衬层的各种组合实施多个注入以形成具有适用于特定目的的具体形状或特征的源极/漏极区域1007。任何这些工艺都可以用于形成源极/漏极区域1007，并且上面的描述并不意味着将实施例限制为上面陈述的步骤。
但是，由于第一介电层401和第二介电层601存在于用于形成源极/漏极区域1007的注入期间，第一介电层401和第二介电层601将用作掩模并且阻止源极/漏极区域1007在第一介电层401和第二介电层601下方的形成。这种掩蔽导致源极/漏极区域1007横向离开隔离区域503，从而提高隔离区域503的效率。在实施例中，源极/漏极区域1007横向离开隔离区域503的第二距离d2可以介于约0.02μm和约0.2μm之间，诸如约0.05μm。
图10还示出层间介电(ILD)层1009和穿过ILD层1009至源极/漏极区域1007、第一栅极堆叠件1001和第二栅极堆叠件1003的接触件1011的形成。ILD层1009可以包含诸如硼磷硅酸盐玻璃(BPSG)的材料，然而对于任一层可以使用任何合适的电介质。可以采用诸如PECVD的工艺形成ILD层1009，然而可以可选地使用其他工艺，诸如LPCVD。可以形成厚度介于约和约之间的ILD层1009。
可以采用合适的光刻和蚀刻技术形成穿过ILD层1009的接触件1011。通常，这些光刻技术包括沉积第三光刻胶(未示出)，将其掩模、曝光并显影以暴露出ILD层1009待被去除的部分。剩余的光刻胶材料保护下面的材料不进行后续加工步骤，诸如蚀刻。在实施例中，第三光刻胶用于形成图案化的掩模以限定接触件1011。还可以使用其他掩模，诸如硬掩模。蚀刻工艺可以是各向异性或各向同性蚀刻工艺。
然后可以形成接触件1011以便接触衬底101、第一栅极堆叠件1001和第二栅极堆叠件1003。接触件1011可以包括用来阻止扩散并且为接触件1011提供更好的粘着性的阻挡/粘着层(在图10中未单独示出)。在实施例中，阻挡层由一层或多层钛、氮化钛、钽、氮化钽等形成。可以通过化学汽相沉积形成阻挡层，然而可以可选地使用其他技术。可以形成合并厚度为约至约的阻挡层。
可以由诸如高导电低电阻金属、元素金属、过渡金属等任何合适的导电材料形成接触件1011。在实施例中，接触件1011由钨形成，然而可以可选地使用其他材料，诸如铜。在接触件1011由钨形成的实施例中，可以通过本领域中已知的CVD技术沉积接触件1011，然而可以可选地使用任何形成方法。
图11示出隔离区域503、第一栅极堆叠件1001、第二栅极堆叠件1003和它们相关的源极/漏极区域1007(ILD层1009被去除)的平面图。可以看到，隔离区域503围绕第一栅极堆叠件1001及其相关的源极/漏极区域1007和第二栅极堆叠件1003及其相关的源极/漏极区域1007和并且将第一栅极堆叠件1001及其相关的源极/漏极区域1007与第二栅极堆叠件1003及其相关的源极/漏极区域1007隔离开。此外，图11示出隔离区域503与源极/漏极区域1007的横向位移。接触件1011还被示出为与源极/漏极区域1007、第一栅极堆叠件1001和第二栅极堆叠件1003形成接触。
图12示出第一晶体管1002和第二晶体管1004在CMOS图像传感器的单个像素1200中的一种可能应用。在实施例中，像素1200可以包括光敏二极管1201和转移晶体管1203，其中第一晶体管1002和第二晶体管1004分别用作像素1200的源极跟随(SF)晶体管和复位晶体管。转移晶体管1203可以包括第三栅极堆叠件1205和第二源极/漏极区域1207，其可以与第一栅极堆叠件1001和源极/漏极区域1007同时并采用类似的工艺形成，然而可以可选地在不同的时间以及采用不同的材料和工艺来形成第三栅极堆叠件1205和第二源极/漏极区域1207。
光敏二极管1201可以用于产生与照射到光敏二极管1201的光的强度或亮度相关的信号。在实施例中，光敏二极管1201可以包括用于形成p-n-p结的在衬底101(在该实施例中其可以是p型衬底)中形成的n型掺杂区域并且还可以包括在n型掺杂区域的表面上形成的重掺杂p型掺杂区域。
可以例如采用光刻掩蔽和注入工艺形成n型掺杂区域。举例来说，可以在衬底101上放置第四光刻胶(在图12中未示出)。第四光刻胶可以包含常规光刻胶材料，诸如深紫外线(DUV)光刻胶，并且可以例如通过采用旋涂工艺在衬底101的表面上进行沉积以放置第四光刻胶。但是，可以可选地使用形成或放置第四光刻胶的任何其他合适的材料或方法。一旦已将第四光刻胶放置在衬底101上，第四光刻胶就可以暴露于穿过图案化的中间掩模的能量(例如光)，以便在第四光刻胶暴露于能量的这些部分中引发反应。然后可以显影第四光刻胶，并可以去除第四光刻胶的一部分，暴露出衬底101的期望设置光敏二极管1201的部分。
一旦已经放置并显影第四光刻胶，可以通过第四光刻胶注入n型掺杂物(例如，磷、砷、锑等)形成重掺杂的n型掺杂区域。在实施例中，可以注入n型掺杂区域使得其浓度介于约1e15atom/cm3和约1e20atom/cm3之间，诸如约8e15atom/cm3。但是，可以可选地使用用于重掺杂的n型掺杂区域的任何合适的可选浓度。
在已经形成n型掺杂区域之后(例如，通过注入工艺)，可以采用例如使用第四光刻胶作为掩模的离子注入工艺来形成p型掺杂区域。可以形成延伸到衬底101内的距离介于约1μm和约4μm之间的p型掺杂区域。此外，可以形成浓度介于约1e15个原子/cm3(atom/cm3)和约5e19个原子/cm3之间(诸如约1e16个原子/cm3)的p型掺杂区域。
一旦已经形成光敏二极管1201，就可以去除第四光刻胶。在实施例中，可以采用诸如灰化的工艺去除第四光刻胶，通过该工艺使第四光刻胶的温度升高至第四光刻胶分解并可以容易去除的点。
通过使用上述用于形成隔离区域503的实施例，可以避免与可能使用导致表面损伤和等离子体损伤的蚀刻工艺的其他隔离方法相关的问题。此外，实施例有助于减少或消除在器件和隔离区域503之间可能发生的结漏。
并且，作为本领域普通技术人员将了解，上述的光敏二极管1201仅是可以用于实施例的光敏二极管1201中的一个类型。实施例可以使用任何合适的光电二极管，并且所有的这些光电二极管预期都包含在实施例的范围内。此外，上述的精确方法或步骤的次序可以发生改变，诸如在形成n型掺杂区域之前形成p型掺杂区域，而仍保留在实施例的范围内。
围绕光敏二极管1201、转移晶体管1203、第一晶体管1002和第二晶体管1004的是隔离区域503。隔离区域503用于帮助确保组成像素1200的个体元件相互独立操作并且仅按预期方式而不经由通过衬底101的非预期连接进行相互联系。
根据实施例，提供了一种半导体器件，其包括位于衬底中的隔离区域，隔离区域包括具有第一导电性的第一类型掺杂物。第一源极/漏极区域与隔离区域横向隔离开，第一源极/漏极区域具有与第一导电性不同的第二导电性，以及介电材料位于隔离区域上方并且横向延伸到第一源极/漏极区域为止。
根据另一实施例，提供了一种半导体器件，其包括位于衬底内的第一注入区域和第二注入区域。隔离区域位于第一注入区域和第二注入区域之间，其中隔离区域与第一注入区域和第二注入区域横向间隔一距离。介电材料位于衬底上方并且从第一注入区域延伸至第二注入区域但是没有在第一注入区域或第二注入区域上方延伸，介电材料位于隔离区域上方。第一栅极堆叠件邻近第一注入区域，而第二栅极堆叠件邻近位于隔离区域与第一栅极堆叠件相对侧上的第二注入区域。
根据又一实施例，提供了一种制造半导体器件的方法，该方法包括在衬底上方形成穿过一个或多个层的开口，开口包括侧壁。沿着开口的侧壁沉积第一介电层，并且采用第一介电层作为掩模将第一离子注入到衬底内，注入第一离子在衬底内形成隔离区域。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。例如，许多不同类型的材料和方法可以用于形成本文中描述的像素区域的相应的元件和其他结构。
此外，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的具体实施例。作为本领域普通技术人员根据本发明的发明内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (20)

1.一种半导体器件，包括：
隔离区域，位于衬底中，所述隔离区域包括具有第一导电性的第一类型掺杂物；
第一源极/漏极区域，与所述隔离区域横向隔离开，所述第一源极/漏极区域具有与所述第一导电性不同的第二导电性；以及
介电材料，位于所述隔离区域以及所述衬底的顶面上方并且横向延伸到所述第一源极/漏极区域为止。
2.根据权利要求1所述的半导体器件，其中，所述介电材料是氧化物。
3.根据权利要求1所述的半导体器件，其中，所述介电材料还包括被外层介电材料围绕的内层介电材料。
4.根据权利要求1所述的半导体器件，其中，所述隔离区域包含硼。
5.根据权利要求1所述的半导体器件，还包括：
栅极电介质，邻近所述第一源极/漏极区域；以及
栅电极，位于所述栅极电介质上方，其中，所述栅电极、所述栅极电介质和所述第一源极/漏极区域是第一晶体管的一部分。
6.根据权利要求5所述的半导体器件，其中，所述第一晶体管是用于图像传感器的像素的一部分。
7.根据权利要求1所述的半导体器件，还包括位于所述隔离区域与所述第一源极/漏极区域相对侧上的第二源极/漏极区域。
8.一种半导体器件，包括：
第一注入区域和第二注入区域，都位于衬底内；
隔离区域，位于所述第一注入区域和所述第二注入区域之间，其中，所述隔离区域与所述第一注入区域和所述第二注入区域横向间隔一距离；
介电材料，位于所述衬底的顶面上方并且从所述第一注入区域延伸至所述第二注入区域但是没有在所述第一注入区域或所述第二注入区域上方延伸，所述介电材料位于所述隔离区域上方；
第一栅极堆叠件，邻近所述第一注入区域；以及
第二栅极堆叠件，邻近位于所述隔离区域与所述第一栅极堆叠件相对侧上的第二注入区域。
9.根据权利要求8所述的半导体器件，其中，所述介电材料是氧化物。
10.根据权利要求8所述的半导体器件，其中，所述隔离区域包含硼。
11.根据权利要求8所述的半导体器件，其中，所述介电材料还包括第一区域和第二区域，其中，所述第二区域被所述第一区域围绕。
12.根据权利要求8所述的半导体器件，还包括邻近所述第一注入区域的第一栅极电介质，所述第一栅极电介质是第一晶体管的一部分。
13.根据权利要求8所述的半导体器件，其中，所述隔离区域与所述第一注入区域横向隔离开的距离大于或等于0.02μm。
14.一种制造半导体器件的方法，所述方法包括：
在衬底的顶面上方形成穿过一个或多个层的开口，所述开口包括侧壁；
沿着所述开口的侧壁沉积第一介电层；以及
采用所述第一介电层作为掩模，将第一离子注入到所述衬底内，注入所述第一离子在所述衬底内形成隔离区域。
15.根据权利要求14所述的制造半导体器件的方法，还包括在注入所述第一离子之后，用第二介电层填充所述开口。
16.根据权利要求15所述的制造半导体器件的方法，还包括：
去除位于所述衬底上方的一个或多个层；以及
采用所述第一介电层和所述第二介电层作为掩模，将第二离子注入到所述衬底内，注入所述第二离子形成横向离开所述隔离区域的源极/漏极区域。
17.根据权利要求14所述的制造半导体器件的方法，其中，形成穿过一个或多个层的开口还包括：
形成栅极介电层；
形成栅电极层；
形成第一硬掩模层；以及
形成穿过所述栅极介电层、所述栅电极层和所述第一硬掩模层的开口。
18.根据权利要求17所述的制造半导体器件的方法，还包括图案化所述栅电极层以形成第一栅极堆叠件，所述第一栅极堆叠件是第一晶体管的一部分。
19.根据权利要求18所述的制造半导体器件的方法，其中，所述第一晶体管是图像传感器的像素的一部分。
20.根据权利要求19所述的制造半导体器件的方法，还包括注入第三离子以在所述像素内形成光敏二极管。
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