KR100948296B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 소자분리막의 격리 효과를 강화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 소자분리막 제조방법은 기판 위에 패드 산화막과 질화막을 적층하는 단계와; 상기 패드 산화막, 질화막 및 기판을 식각하여 트렌치를 형성하는 단계와; 상기 기판의 제 1 도펀트의 극성과 반대의 극성을 가진 제 2 도펀트를 트렌치 하부에 주입시켜 중화시킴으로써 무극성층을 형성하는 단계와; 상기 트렌치를 포함한 상기 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와; 상기 기판 전면에 화학적 기계적 연마를 하는 단계를 포함하는 것을 특징으로 한다.
무극성층, 트렌치

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자분리막의 격리 효과를 강화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목 중의 하나로 대두되었다.
일반적으로 소자분리기술로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다. LOCOS는 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생 한다. 이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리가 있다.
트렌치 소자 분리 방법은 반응성 이온 에칭(RIE ; reactive ion etching)이나 플라즈마 에칭과 같은 건식 에칭 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 산화막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
그러면, 트렌치를 이용한 종래의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 위에 패드 산화막(2)과 질화막(3)을 순차적으로 적층하고, 질화막(3) 위에 포토레지스트패턴(4)을 형성한 후, 이 포토레지스트패턴(4)을 마스크로 하여 패드 산화막(2)과 질화막(3) 그리고 실리콘기판(1)까지 관통하는 트렌치(T)를 형성한다.
이후, 도 1b에 도시된 바와 같이, 트렌치(T)의 형성후 포토레지스트패턴(4)를 제거하고, 세정 공정을 실시한다. 이렇게 형성된 트렌치(T) 내부에 열산화막(5)을 형성한 다음, 반도체 기판(1) 전체에 갭필용 산화막(6)을 증착하여 트렌치(T)를 완전히 매립한다.
그리고나서, 도 1c에 도시된 바와 같이, 갭필용 산화막(6)이 치밀화 되도록 열처리하며, 질화막(3)을 CMP 평탄화한 후 인산으로 습식식각하여 제거한다.
이와 같은 과정을 거쳐 트렌치를 형성한 후 트랜지스터 소자들을 형성하는 후속공정을 통해 반도체 소자를 제조하게 된다.
하지만, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자가 미세화되므로 반도체 소자를 위한 트랜지스터도 미세화된다. 즉, 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소되고, 소자분리막의 폭이 축소됨과 아울러 깊이가 얕아진다. 따라서, 고집적 반도체 소자를 위한 씨모스(CMOS: complementary Metal Oxide Semiconductor) 트랜지스터의 경우, 씨모스 트랜지스터의 nMOS 트랜지스터와 pMOS 트랜지스터가 근접위치하므로 nMOS 트랜지스터를 위한 P형 웰(well)과pMOS 트랜지스터를 위한 N형 웰(well) 사이의 간격이 좁아짐으로써 도 2에 도시된 바와 같이, 이들 웰 사이의 완벽한 격리가 이루어지지 못하고 P형 웰과 P형 소스/드레인 영역이 누설전류의 연결통로 역할을 하게 되어 누설전류 특성이 취약해지는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 소자분리막의 격리 효과를 강화할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 기판 위에 패드 산화막과 질화막을 적층하는 단계와; 상기 패드 산화막, 질화막 및 기판을 식각하여 트렌치를 형성하는 단계와; 상기 기판의 제 1 도펀트의 극성과 반대의 극성을 가진 제 2 도펀트를 트렌치 하부에 주입시켜 중화시킴으로써 무극성층을 형성하는 단계와; 상기 트렌치를 포함한 상기 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와; 상기 기판 전면에 화학적 기계적 연마를 하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 소자분리막 하부를 무극성층으로 형성함으로써 소자분리막의 격리 효과를 강화시킬 수 있다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 소자분리막 제조방법에 관하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10) 위에 패드 산화막(20)과 질화막(30)을 순차적으로 적층하고, 질화막(30) 위에 포토레지스트패턴(40)을 형성한 후, 이 포토레지스트패턴(40)을 마스크로 하여 패드 산화막(20)과 질화막(30) 그리고 실리콘기판(10)까지 식각하여 트렌치(T)를 형성한다.
이후, 도 2b에 도시된 바와 같이, 반도체 기판(10)에 도핑되어 있는 도펀트의 극성과 반대의 극성을 가진 도펀트(dopant)를 반도체 기판(10)에 도핑되어 있는 도펀트의 양만큼 동일하게 트렌치의 하부에 주입하여 중화시킴으로써 트렌치의 하부에 극성을 띠지 않는 격리지역인 무극성층(70)을 형성한다.
즉, nMOS트랜지스터를 가지는 반도체 기판의 경우, p형 불순물이 어느정도 도핑되어 있는지에 따라, 반대의 극성인 As(비소,Arsenic)와 같은 n형 불순물을 도핑되어 있는 p형 불순물의 양만큼 이온주입하여 중화시킴으로써 자유전자, 자유정공이 존재하지 않는 무극성층(70)을 형성한다. 반대로, pMOS트랜지스터를 가지는 반도체 기판의 경우, n형 불순물이 어느정도 도핑되어 있는지에 딸, 반대의 극성인 B(붕소, Boron)와 같은 p형 불순물을 도핑되어 있는 n형 불순물의 양만큼 이온주입함으로써 무극성층(70)을 형성한다. 이와 같이, 전류가 흐르려면 필요한 여분의 자유전자, 자유정공을 없앤 무극성층(70)을 트렌치의 하부에 형성함으로써 소자분리막 격리효과를 강화시킬 수 있다. 이때, 무극성층(70)은 여러 차례의 반복 이온 주입을 통해 그 깊이를 조절할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 반도체 기판(10) 전체에 갭필용 산화막(160)을 증착하여 트렌치를 완전히 매립한다.
그리고나서, 도 2d에 도시된 바와 같이, 갭필용 산화막(60)이 치밀화 되도록 열처리하며, 질화막(30)을 CMP 평탄화한 후 인산으로 습식식각하여 제거한다.
이와 같은 과정을 거쳐 트렌치를 형성한 후 트랜지스터 소자들을 형성하는 후속공정을 통해 반도체 소자를 제조하게 된다.
따라서, 본 발명에 따른 반도체 소자의 제조방법은 트렌치 하부에 무극성층을 형성하여 소자분리막의 격리효과를 강화함으로써 웰 사이의 완벽한 격리를 이루어 누설전류를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 소자분리막 제조방법을 나타낸 공정단면도.

Claims (3)

  1. 기판 위에 패드 산화막과 질화막을 적층하는 단계와;
    상기 패드 산화막, 질화막 및 기판을 식각하여 트렌치를 형성하는 단계와;
    상기 기판의 제 1 도펀트의 극성과 반대의 극성을 가진 제 2 도펀트를 트렌치 하부에 주입시켜 중화시킴으로써 무극성층을 형성하는 단계와;
    상기 트렌치를 포함한 상기 기판 전면에 갭필용 산화막을 형성하여 상기 트렌치를 매립하는 단계와;
    상기 기판 전면에 화학적 기계적 연마를 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  2. 제 1항에 있어서,
    상기 무극성층은 상기 제 2 도펀트를 상기 기판의 제 1 도펀트 도핑 양만큼 동일하게 주입시켜 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
  3. 제 1항에 있어서,
    상기 무극성층은 여러 차례의 반복 주입을 통해 깊이를 조절할 수 있는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
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* Cited by examiner, † Cited by third party
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US5770504A (en) 1997-03-17 1998-06-23 International Business Machines Corporation Method for increasing latch-up immunity in CMOS devices
US6144086A (en) 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant

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