KR20090066406A - 반도체 소자의 소자 분리막 제조 방법 - Google Patents
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Abstract
본 발명은, 서로 다른 깊이의 셀로우 트렌치 구조를 갖는 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 이를 위하여, 본 발명은, 반도체 기판 상부에 소자 분리막 영역을 정의하는 제 1 및 제 2 절연막 패턴을 형성하고, 서로 다른 트렌치 깊이들 중에서 제 1 깊이를 갖는 기판 영역을 마스킹하고 제 2 깊이를 갖는 부분을 오픈한 후에 기판 내에 이온 주입 공정을 진행하고, 제 2 및 제 1 절연막 패턴에 의해 드러난 기판을 식각하여 도펀트 이온이 주입되지 않은 기판 영역에 상대적으로 얕은 제 1 깊이를 갖는 셀로우 트렌치를 형성하면서 도펀트 이온이 주입된 기판 영역에 깊은 제 2 깊이를 갖는 셀로우 트렌치를 형성하는 공정을 포함하며, 이를 통해 본 발명은 이온 주입 공정과 한 번의 트렌치 식각 공정으로 서로 다른 트렌치 깊이를 갖는 셀로우 트렌치를 간단하게 형성할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 서로 다른 깊이를 갖는 셀로우 트렌치(shallow trench) 구조의 소자 분리막을 제조하는데 적합한 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.
반도체 소자의 제조기술이 발달됨에 따라 반도체 소자의 집적도 또한 증가하여 반도체 소자의 미세화가 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목 중의 하나로 대두되었다.
이를 위하여 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(LOCOS : LOCal Oxidation of Silicon) 기술 대신에 소자 분리막 폭을 줄일 수 있는 셀로우 트렌치 소자 분리막(STI)이 널리 사용되고 있다.
도 1a 내지 도 1c는 일반 소자 분리막의 셀로우 트렌치를 제조하는 과정을 순차적으로 나타낸 공정 순서도이다.
이들 도면을 참조하면, 종래 기술에 의한 셀로우 트렌치 소자 분리막(STI) 제조 공정은 다음과 같이 진행된다.
우선, 도 1a에 도시된 바와 같이, 실리콘 등의 반도체 기판(10)에 화학적기계적연마(CMP : Chemical Mechanical Polishing)의 정지 역할을 하는 제 1 절연막(12)으로서, 실리콘 질화막(SiN)을 형성한다. 그리고, 제 1 절연막(12)의 상부면에 하드 마스크(hard mask) 역할을 하는 제 2 절연막(14)으로서, 실리콘 산화막(SiO2)을 형성한다.
제 2 절연막(14)의 상부면에 포토레지스트를 도포하고, 소자 분리막 영역을 정의하는 마스크를 사용한 노광 공정을 진행하여 포토레지스트를 노광시키고, 이를 현상액으로 현상함으로써 상대적인 후막의 포토레지스트 패턴(16)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(16)에 의해 드러난 제 2 절연막(14)과 제 1 절연막(12)을 순차적으로 건식 식각함으로써, 제 2 및 제 1 절연막 패턴(14a, 12a)을 형성하고, 이후 에슁 등의 공정을 통해 잔류하는 포토레지스트 패턴을 제거한다.
이때, 제 2 절연막 패턴(14a)과 제 1 절연막 패턴(12a)에 의해 노출되는 기판 부분이 반도체 소자의 소자 분리막이 형성될 영역(isolation region)이 된다.
계속해서, 도 1c에 도시된 바와 같이, 건식 식각 공정을 진행하여 제 2 절연막 패턴과 제 1 절연막 패턴(12a)에 의해 노출되는 기판을 소정 깊이, 예컨대 3000 Å∼5000Å로 식각함으로써, 셀로우 트렌치(16)를 형성한다. 이때, 식각 공정시 제 2 절연막 패턴의 일부가 식각되어 제거될 수 있다.
이후 도면에서의 도시는 생략하였으나, 셀로우 트렌치(16)에 갭필 절연막을 갭필하고 이를 화학적기계적연마 공정으로 평탄화한 후에 잔류하는 제 2 절연막 패턴가 제 1절연막 패턴을 제거함으로써, 기판 내에 셀로우 트렌치 소자 분리막을 완성한다.
한편, 하나의 칩에서 여러 가지 동작 구현이 가능한 멀티 펑션 칩(MFC : Multi Function Chip) 등의 반도체 소자에서 고전압을 사용하는 칩들이 늘어나면서 하나의 칩 내에 여러 가지 동작 전압을 사용하는 회로 소자가 증가되고 있다. 혹은, 메모리 셀 부분과 주변 회로 영역을 갖는 플래시 메모리 소자에서도 셀 소자와 주변 회로 소자가 각각 서로 다른 동작 전압을 필요로 한다.
이와 같이 하나의 칩 내에서 서로 다른 동작 전압을 요구할 경우 각 회로 소자 영역 내에 형성되는 셀로우 트렌치 소자 분리막의 깊이도 달라야한다. 즉, 고전압이 공급되는 회로 영역보다 저전압이 공급되는 영역의 소자 분리막 깊이가 얕아야한다.
대한민국 공개특허공보 2004-0008027호에서는, 플래시 메모리의 경우 소오스 영역 및 드레인 영역간의 저항을 감소시키고자 셀로우 트렌치 소자 분리 공정시 셀 영역의 트렌치 깊이를 얕게 형성하는 반면에, 고전압과 웰 간의 고립 문제를 고려하여 주변 회로 영역의 트렌치 깊이를 깊게 형성하는 기술이 공개되었다.
또한, 대한민국특허등록 제 649315호에서는, 플래시 메모리의 셀 영역과 주 변 회로 영역의 트렌치 깊이를 다르게 하기 위하여 마스크로 단차를 두어 서로 다른 깊이로 셀로우 트렌치를 제조하여 1회의 트렌치 식각 공정으로 서로 다른 깊이를 갖는 소자 분리막을 제조하는 기술이 공개되었다.
전술한 종래 기술들에 의한 셀로우 트렌치 구조의 소자 분리막 제조 방법은, 서로 다른 깊이의 트렌치를 형성하여 서로 다른 동작 전압이 필요한 각 소자들의 소자 분리막을 소자 분리막 제조 공정 중에 함께 제조하고 있다.
그러나, 이와 같이 서로 다른 깊이를 갖는 셀로우 트렌치 소자 분리막을 제조하는 종래 방법은, 각각의 트렌치를 별도로 식각해야 하거나 혹은 서로 다른 트렌치 깊이만큼 마스크 패턴의 높이를 조정해야 하는 등 제조 공정 상의 어려움이 수반되는 문제가 있다.
이에, 본 발명은 트렌치 깊이가 상대적으로 깊은 영역에 이온 주입 공정을 진행하고 기판을 식각하여 이온 주입이 실시된 영역과 그렇지 않은 영역에 각각 서로 다른 깊이를 갖는 셀로우 트렌치를 형성함으로써 한 번의 기판 식각 공정으로 서로 다른 셀로우 트렌치 깊이를 구현할 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공한다.
본 발명은, 서로 다른 트렌치 깊이를 갖는 반도체 소자의 소자 분리막을 제조 방법으로서, 반도체 기판의 상부에 절연막을 적층하는 단계와, 상기 절연막을 패터닝하여 적어도 두 개의 소자 분리막 영역을 정의하는 절연막 패턴을 형성하는 단계와, 상기 두 개의 소자 분리막 영역 중 어느 한 기판 영역을 마스킹하고, 다른 기판 영역을 오픈시키는 마스크 패턴을 형성하는 단계와, 이온 주입 공정을 진행하여 오픈된 상기 다른 기판 영역에 이온을 주입하는 단계와, 상기 마스크 패턴을 제거한 후 상기 절연막 패턴에 의해 드러난 기판 영역을 식각하여 서로 다른 깊이를 갖는 적어도 두 개의 셀로우 트랜치를 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 제조 방법을 제공한다.
본 발명은, 트렌치 깊이가 깊은 영역을 오픈시키는 포토레지스트 패턴을 형성하여 셀로우 트렌치가 깊은 기판 영역에 이온 주입 공정을 진행하고, 포토레지스트 패턴을 제거한 후, 기판에 트렌치 식각 공정을 진행하여 도펀트 이온이 주입되지 않은 기판 영역에 상대적으로 얕은 제 1 깊이를 갖는 제 1 셀로우 트렌치를 형성하면서 도펀트 이온이 주입된 기판 영역에 깊은 제 2 깊이를 갖는 제 2 셀로우 트렌치를 형성할 수 있다.
따라서, 본 발명은 이온 주입 공정으로 기판의 실리콘 식각 속도를 조정할 수 있어 한 번의 트렌치 식각 공정으로도 서로 다른 트렌치 깊이를 갖는 셀로우 트렌치를 제조할 수 있기 때문에, 종래 방법에서와 같이 서로 다른 깊이를 갖는 트렌치를 별도로 식각해야 하거나 혹은 서로 다른 트렌치 깊이만큼 마스크 패턴의 높이를 조정해야 하는 등의 문제, 즉 제조 공정의 곤란스러움을 효과적으로 방지할 수 있다.
본 발명의 기술요지는, 반도체 기판의 상부에 소자 분리막 영역을 정의하는 제 1 및 제 2 절연막 패턴을 형성하고, 서로 다른 트렌치 깊이들 중에서 제 1 깊이를 갖는 기판 영역을 마스킹하고 제 2 깊이를 갖는 부분을 오픈한 후 기판 내에 이온 주입 공정을 진행하고, 제 2 및 제 1 절연막 패턴에 의해 드러난 기판을 식각하여 도펀트 이온이 주입되지 않은 기판 영역에 상대적으로 얕은 제 1 깊이를 갖는 셀로우 트렌치를 형성하면서 도펀트 이온이 주입된 기판 영역에 상대적으로 깊은 제 2 깊이를 갖는 셀로우 트렌치를 형성함으로써, 이온 주입 공정과 한 번의 트렌치 식각 공정으로 서로 다른 트렌치 깊이를 갖는 셀로우 트렌치를 간단하게 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 소자 분리막의 서로 다른 깊이를 갖는 셀로우 트렌치를 제조하는 과정을 순차적으로 나타낸 공정 순서도이다.
도 2a를 참조하면, 실리콘 등의 반도체 기판(100)에 제 1 절연막(102)으로서, 실리콘 질화막(SiN)을 화학기상증착(CVD : Chemical Vapor Deposition) 공정 등으로 증착한다. 이때, 제 1 절연막(102)은 후속하는 화학적기계적연마(CMP) 공정 시에 식각 정지막으로서 기능하게 된다. 여기에서, 제 1 절연막(102) 두께는, 예컨대 500Å∼2000Å 범위 정도로 형성할 수 있다.
이어서, 제 1 절연막(102)의 상부면에 하드 마스크로 역할을 하는 제 2 절연막(104), 즉 예컨대 실리콘 산화막(SiO2)을 형성한다. 여기에서, 제 2 절연막(104)은 열산화 공정, 화학기상증착(CVD) 공정 등으로 형성할 수 있으며, 이러한 제 2 절연막(104)의 두께는, 예컨대 500Å∼2000Å 범위 정돌 할 수 있다.
다음에, 제 2 절연막(104)의 상부면에 포토레지스트를 도포하고, 소자 분리막 영역을 정의하는 마스크를 사용한 노광 공정을 진행하여 포토레지스트를 노광시키고, 이를 현상액으로 현상함으로써, 임의의 패턴을 갖는 포토레지스트 패턴(106)을 형성한다.
다시, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(106)을 식각 장벽막으로 하는 건식 식각 공정을 통해 그 상부가 드러난 제 2 절연막(104)과 제 1 절연막(102)을 순차 식각함으로써, 반도체 기판(100) 상에 제 1 절연막 패턴(102a)과 제 2 절연막 패턴(104a)을 형성한다.
이때, 제 2 절연막 패턴(104a)과 제 1 절연막 패턴(102a)에 의해 상부가 노출되는 반도체 기판 부분이 반도체 소자의 셀로우 트렌치 구조의 소자 분리막이 형성될 영역이 된다.
여기에서, 건식 식각 공정은, 예컨대 MERI(Magnetically Enhanced Reactive Ion) 타입의 플라즈마 소오스(plasma source)를 가진 식각 장비(etcher)를 이용하 여 진행할 수 있으며, 식각 가스로는, 예컨대 Cl2 가스 등을 사용할 수 있다.
그리고, 이러한 식각 공정을 진행한 후 에슁 공정 등을 진행함으로써, 제 2 절연막 패턴(104a) 상에 잔류하는 포토레지스트 패턴을 제거한다.
다시, 도 2c를 참조하면, 스핀 코팅 등의 공정을 진행하여 제 1 및 제 2 절연막 패턴(102a, 104a)이 형성된 결과물(구조물)의 전면에 포토레지스트를 도포하고, 소자 분리막 영역을 정의하는 마스크를 사용한 노광 공정을 진행하여 포토레지스트를 노광시키며, 현상액을 이용하는 현상 공정을 진행함으로써, 반도체 기판 구조물의 상부 일부를 오픈시키는 마스크 패턴을 갖는 포토레지스트 패턴(108)을 형성한다.
즉, 포토레지스트 패턴(108)은, 서로 다른 트렌치 깊이들 중에서 상대적으로 얕은 트렌치 깊이에 대응하는 제 1 깊이를 갖는 기판 영역을 마스킹하고, 상대적으로 깊은 트렌치 깊이에 대응하는 제 2 깊이를 갖는 기판 영역을 오픈하는 마스크 패턴으로 형성된다.
이어서, 포토레지스트 패턴(108)에 의해 오픈된 반도체 기판 영역에 이온 주입 공정을 진행함으로써, 후속하는 공정을 통해 형성될 예정인 제 2 깊이를 갖는 제 2 셀로우 트렌치의 기판 영역에 도펀트 이온을 주입한다.
여기에서, 이온 주입 공정은, n형 도펀트 이온, 예컨대 As, P 등을 주입하고, 이온 주입 에너지를 10KeV∼200KeV 범위로 하며, 도펀트 이온의 도우즈량을 1E10∼1E19 범위로 하는 공정 조건으로 진행될 수 있으며, 이를 통해 실리콘의 결 합 구조를 끊어주는 역할을 하게 된다. 이때, n형 도펀트 대신에 p형 도펀트를 사용할 수도 있음은 물론이다.
따라서, 이러한 이온 주입 공정에 의해 도펀트 이온이 주입된 제 2 셀로우 트렌치 영역의 기판 실리콘 구조가 도펀트 이온이 주입되지 않은 제 1 셀로우 트렌치 영역의 기판 실리콘 구조보다 약해지게 된다.
이와 같이, 제 2 셀로우 트렌치 영역의 실리콘 구조를 끊어 상대적으로 약해지게 하는 것은 후속하는 식각 공정시에 도펀트 이온 주입에 의해 실리콘 구조가 끊어진 제 2 셀로우 트렌치 영역의 기판이 그렇지 않은 제 1 셀로우 트렌치 영역의 기판보다 상대적으로 빠르게 식각되도록 하기 위해서이다.
다음에, 식각 공정 이후, 에슁 공정 등을 진행하여 이온 주입 공정에 사용된 후 잔류하는 포토레지스트 패턴을 제거한다.
다시, 도 2d를 참조하면, 건식 식각 공정을 진행하여 제 2 절연막 패턴(104a)과 제 1절연막 패턴(102a)에 의해 노출되는 반도체 기판을 소정 깊이, 예컨대 3000Å∼5000Å로 식각한다.
여기에서, 식각 공정은, 상술한 절연 패턴 공정에서와 동일한 공정을 사용할 수 있으며, MERI 타입의 플라즈마 소오스를 가진 식각 장비에서, 예컨대 Cl2 가스 등을 사용하여 진행할 수 있다. 이때, 식각 공정시 제 2 절연막 패턴의 일부가 식각되어 제거될 수 있다.
따라서, 이러한 식각 공정에 의해 도펀트 이온이 주입된 기판 영역에서는 트 렌치 깊이가 상대적으로 깊은 제 2 깊이를 갖는 제 2 셀로우 트렌치(112)가 형성되고, 이와는 달리 도펀트 이온이 주입되지 않은 기판 영역에서는 트렌치 깊이가 상대적으로 얕은 제 1 깊이를 갖는 제 1 셀로우 트렌치(110)가 형성된다.
즉, 본 발명에 따르면, 실리콘 기판을 건식 식각할 때 도펀트 이온이 주입된 기판 영역이 그렇지 않은 기판 영역에 비해 식각 속도가 대략 5%∼20% 정도 빠르게 진행됨으로써, 한번의 식각 공정을 통해 서로 다른 깊이를 갖는 두 개의 셀로우 트렌치(110, 112)가 동시에 형성되는 것이다.
여기에서, 본 발명에 따라 반도체 기판(100) 내에 형성되는 제 1 셀로우 트렌치(110)의 제 1 깊이와 제 2 셀로우 트렌치(112)의 제 2 깊이는, 예컨대 대략 500Å∼2000Å 차이를 가질 수 있다.
다음에, 도면에서의 도시는 생략하였으나, 서로 다른 깊이를 갖는 셀로우 트렌치(110, 112)가 형성된 반도체 기판(100)의 전면에 화학기상증착(CVD) 공정 등을 실시하여 갭필 절연막으로 트렌치를 완전히 갭필한다.
이때, 트렌치 갭필을 위한 증착 공정은, 예컨대 저압(low pressure)으로 TEOS(Tetra Ethyl Ortho Silicate)를 증착하는 LPCVD, 상압(atmospheric pressure)에서 TEOS 및 오존(ozone)을 증착하는 APCVD, 상압아래(sub-atmospheric pressure)에서 TEOS 및 오존을 증착하는 SACVD, 혹은 고밀도 플라즈마 방식의 실리콘 산화막 증착(HDP-CVD : High Density Plasma CVD) 공정 등을 이용할 수 있다.
이어서, 평탄화 공정으로서 화학적기계적연마(CMP) 공정을 진행하여 갭필 절연막을 평탄화함으로써, 트렌치 내에 갭필된 셀로우 트렌치 구조의 소자 분리막을 형성한다.
그리고 나서, 반도체 기판(100)의 상부에 남아 있는 제 2 절연막 패턴과 제 1 절연막 패턴을 식각하여 제거함으로써, 서로 다른 깊이를 갖는 셀로우 트렌치 구조의 소자 분리막 제조 공정을 완료한다.
즉, 본 발명은 반도체 기판의 상부에 제 1 및 제 2 절연막을 순차적으로 적층하고, 제 2 절연막과 제 1 절연막을 패터닝하여 셀로우 트렌치 영역을 정의하며, 트렌치 깊이가 깊은 영역을 오픈시키는 포토레지스트 패턴을 형성하여 이온 주입 공정을 진행하고, 포토레지스트 패턴을 제거한 후에 제 2 및 제 1 절연막 패턴에 의해 드러난 반도체 기판 영역을 식각하여 이온 주입 공정이 진행되지 않는 반도체 기판 영역에 상대적으로 얕은 제 1 깊이를 갖는 제 1 셀로우 트렌치를 형성함과 동시에 이온 주입이 진행된 반도체 기판 영역에 제 1 깊이보다 상대적으로 깊은 제 2 깊이를 갖는 제 2 셀로우 트렌치를 형성한다.
따라서, 본 발명은 한번의 식각 공정과 이온 주입 공정을 통해 서로 다른 트렌치 깊이를 갖는 셀로우 트렌치를 간단하게 제조할 수 있다.
한편, 상술한 실시 예에서는, 깊이가 다른 셀로우 트렌치 2개를 제조하는 예를 들어 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 포토레지스트 패턴 공정과 이온 주입 공정을 반복하여 반도체 기판 내에 주입되는 도펀트 이온의 도핑 농도와 깊이를 다르게 조정하는 방식을 통해, 반도체 기판의 트렌치 식각 공정시 도펀트 이온이 주입되지 않은 영역, 그리고 도핑 농도와 깊이가 다른 영역에서 각각 실리콘 기판이 다른 깊이로 식각되도록 함으로써, 트렌치 깊이가 서로 다른 3개 이상의 셀로우 트렌치를 형성할 수 있음은 물론이다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.
도 1a 내지 도 1c는 일반 소자 분리막의 셀로우 트렌치를 제조하는 과정을 순차적으로 나타낸 공정 순서도,
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따라 반도체 소자의 소자 분리막의 서로 다른 깊이를 갖는 셀로우 트렌치를 제조하는 과정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요 부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 제 1 절연막
102a : 제 1 절연막 패턴 104 : 제 2 절연막
104a : 제 2 절연막 패턴 106, 108 : 포토레지스트 패턴
110 : 제 1 셀로우 트렌치 112 : 제 2 셀로우 트렌치
Claims (5)
- 서로 다른 트렌치 깊이를 갖는 반도체 소자의 소자 분리막을 제조 방법으로서,반도체 기판의 상부에 절연막을 적층하는 단계와,상기 절연막을 패터닝하여 적어도 두 개의 소자 분리막 영역을 정의하는 절연막 패턴을 형성하는 단계와,상기 두 개의 소자 분리막 영역 중 어느 한 기판 영역을 마스킹하고, 다른 기판 영역을 오픈시키는 마스크 패턴을 형성하는 단계와,이온 주입 공정을 진행하여 오픈된 상기 다른 영역에 이온을 주입하는 단계와,상기 마스크 패턴을 제거한 후 상기 절연막 패턴에 의해 드러난 기판 영역을 식각하여 서로 다른 깊이를 갖는 적어도 두 개의 셀로우 트랜치를 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1 항에 있어서,상기 두 개의 셀로우 트랜치 중 이온이 주입된 기판 영역에 형성된 셀로우 트렌치의 깊이는, 이온이 주입되지 않은 기판 영역에 형성된 셀로우 트렌치의 깊이보다 상대적으로 더 깊게 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 공정은, n형 또는 p형 도펀트 이온을 이용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 3 항에 있어서,상기 이온 주입 공정은, 이온 주입 에너지를 10KeV∼200KeV 범위로 하고, 상기 도펀트 이온의 도우즈량을 1E10∼1E19 범위로 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1 항에 있어서,셀로우 트렌치의 형성을 위한 식각 공정은, 플라즈마 소오스를 가진 식각 장비에서 Cl2 가스를 사용하여 진행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
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| CN102437030A (zh) * | 2011-08-04 | 2012-05-02 | 上海华力微电子有限公司 | 一种利用p型离子注入形成双深度隔离沟道的方法 |
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