KR100707593B1 - 반도체 소자의 이중 소자분리 구조 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 이중 소자분리 구조 및 그 형성 방법에 관한 것으로, 인접한 두 웰 영역이 소자분리 산화막 하부에서 전기적으로 접촉하는 것을 방지하여 누설 성분 발생을 감소시키기 위한 것이다. 본 발명의 이중 소자분리 구조는 좁고 깊은 제1 소자분리막과 넓고 얕은 제2 소자분리막으로 이루어진다. 예컨대, 제1 소자분리막은 열산화막이고 제2 소자분리막은 화학기상증착 산화막이다. 제1 트렌치와 제2 트렌치는 실리콘 기판의 인접한 웰 영역 사이에 형성되며 각각 제1 소자분리막과 제2 소자분리막으로 매립된다. 제1 트렌치의 폭은 제2 트렌치의 폭보다 작고, 제1 트렌치의 깊이는 제2 트렌치의 깊이보다 크다. 제2 소자분리막은 종래의 소자분리막과 유사하며, 제1 소자분리막은 이보다 더 깊게 형성되기 때문에 인접 웰 영역을 완벽히 분리시킬 수 있다.
소자분리 산화막, 트렌치, 웰 영역, 누설 성분, 이중 소자분리

Description

반도체 소자의 이중 소자분리 구조 및 그 형성 방법{Dual Isolation Structure of Semiconductor Device and Method of Forming the Same}
도 1a 내지 도 1c는 종래 기술에 따른 소자분리 구조 및 그 형성 방법을 나타내는 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 이중 소자분리 구조 및 그 형성 방법을 나타내는 단면도.
<도면에 사용된 참조 번호의 설명>
10, 20: 실리콘 기판 11, 21: 패드 산화막
12, 22: 패드 질화막 13, 23a, 23b: 포토레지스트 패턴
14, 24a, 24b: 트렌치 15, 25a, 25b: 소자분리 산화막
16a, 16b, 26a, 26b: 웰 영역
본 발명은 반도체 소자의 소자분리 기술에 관한 것으로서, 좀 더 구체적으로는 좁고 깊은 제1 소자분리막과 넓고 얕은 제2 소자분리막으로 이중 소자분리 구조를 형성하여 인접한 웰 영역을 완벽히 분리시켜 누설 성분을 감소시키는 소자분리 기술에 관한 것이다.
금속 산화물 반도체 트랜지스터(MOS transistor)의 경우, 인접한 소자 사이의 전기적 분리를 위해 국부 산화(LOCOS) 기술이나 얕은 트렌치 분리(STI) 기술을 이용하고 있다. STI 소자분리 기술은 상대적으로 소자분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 집적도 증가 추세에 따라 최근에 널리 이용되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 소자분리 구조 및 그 형성 방법을 나타내는 단면도이다.
도 1a를 참조하면, 실리콘 기판(10)에 패드 산화막(11)과 패드 질화막(12)을 순차적으로 형성한 후, 패드 질화막(12) 위에 소자분리 영역을 한정하는 포토레지스트 패턴(13)을 형성한다. 이어서, 포토레지스트 패턴(13)을 마스크로 이용하여 패드 질화막(12)과 패드 산화막(11)과 실리콘 기판(10)을 순차적으로 식각함으로써 실리콘 기판(10)에 소정 깊이의 트렌치(14)를 형성한다.
포토레지스트 패턴(13)을 제거한 후, 도 1b에 도시된 바와 같이 트렌치(14)를 매립하는 소자분리 산화막(15)을 실리콘 기판(10) 상에 전면 증착한다. 이어서, 화학적 기계적 연마(CMP) 공정을 진행하여 패드 질화막(12) 상부의 소자분리 산화막(15)을 제거하고 트렌치(14) 내부에만 소자분리 산화막(15)을 남긴다.
이후, 패드 질화막(12)과 패드 산화막(11)을 제거함으로써, 도 1c에 도시된 바와 같이 소자분리 구조를 완성한다. 그리고 나서, NMOS 영역과 PMOS 영역에 각각 웰 이온주입 공정을 진행하여 n형 웰 영역(16a)과 p형 웰 영역(16b)을 형성한다.
이러한 종래의 소자분리 구조에서는 인접한 두 웰 영역(16a, 16b)이 소자분리 산화막(15) 하부에서 전기적으로 접촉하게 된다(17). 이로 인하여 웰 영역 사이, 활성 영역 사이, 웰 영역과 활성 영역 사이에서 누설 성분이 발생하며 소자의 성능을 저하시키고 소자의 신뢰성에 악영향을 미치게 된다.
따라서 본 발명의 목적은 인접한 두 웰 영역이 소자분리 산화막의 하부에서 전기적으로 접촉하는 것을 방지하여 누설 성분의 발생을 감소시킬 수 있는 반도체 소자의 소자분리 구조와 그 형성 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 다음과 같은 구성의 이중 소자분리 구조와 그 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 이중 소자분리 구조는, 실리콘 기판의 인접한 웰 영역 사이에 형성되며 제1 폭과 제1 깊이를 가지는 제1 트렌치와, 제1 트렌치의 내부를 매립하는 제1 소자분리 산화막과, 실리콘 기판의 인접한 웰 영역 사이에 형성되며 제2 폭과 제2 깊이를 가지는 제2 트렌치와, 제2 트렌치의 내부를 매립하는 제2 소자분리 산화막을 포함하여 구성된다. 제1 폭은 제2 폭보다 작고, 제1 깊이는 제2 깊이보다 큰 것이 특징이다.
본 발명의 이중 소자분리 구조에서, 제1 깊이는 웰 영역의 깊이보다 더 큰 것이 바람직하다. 또한, 제1 소자분리 산화막은 열산화막이고, 제2 소자분리 산화막은 화학기상증착 산화막인 것이 바람직하다.
한편, 본 발명에 따른 반도체 소자의 이중 소자분리 구조 형성 방법은, 실리콘 기판의 소정 영역을 선택적으로 식각하여 제1 폭과 제1 깊이를 가지는 제1 트렌치를 형성하는 단계와, 제1 트렌치의 내부를 매립하도록 제1 소자분리 산화막을 형성하는 단계와, 실리콘 기판의 소정 영역을 선택적으로 식각하여 제1 폭보다 큰 제2 폭과 제1 깊이보다 작은 제2 깊이를 가지도록 제2 트렌치를 형성하는 단계와, 제2 트렌치의 내부를 매립하도록 제2 소자분리 산화막을 형성하는 단계를 포함하여 구성된다.
본 발명의 이중 소자분리 구조 형성 방법에서, 제1 트렌치의 형성 단계와 제2 트렌치의 형성 단계는 건식 식각 공정을 이용하여 진행할 수 있고, 제1 소자분리 산화막의 형성 단계는 열산화 공정을 이용하여 진행할 수 있다. 또한, 제2 소자분리 산화막의 형성 단계는 화학기상증착 공정을 이용하여 제2 소자분리 산화막을 전면 증착하는 단계와, 화학적 기계적 연마 공정을 이용하여 제2 트렌치의 내부에만 제2 소자분리 산화막을 남기는 단계를 구비할 수 있다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 이중 소자분리 구조 및 그 형성 방법을 나타내는 단면도이다.
먼저, 도 2a를 참조하면, 실리콘 기판(20)에 패드 산화막(21)과 패드 질화막(22)을 순차적으로 형성한 후, 패드 질화막(22) 위에 제1 포토레지스트 패턴(23a)을 형성한다. 이어서, 제1 포토레지스트 패턴(23a)을 마스크로 이용하여 패드 질화막(22)과 패드 산화막(21)과 실리콘 기판(20)을 순차적으로 식각함으로써 실리콘 기판(20)에 제1 폭(W1)과 제1 깊이(D1)를 가지는 제1 트렌치(24a)를 형성한다. 제1 트렌치(24a)의 식각 공정은 예컨대 반응성 이온 식각(RIE)과 같은 건식 식각 공정을 이용하여 진행한다.
그리고 나서, 습식 또는 건식 방식의 열산화 공정을 진행하여, 도 2b에 도시된 바와 같이 제1 트렌치(24a)의 내부를 매립하는 제1 소자분리 산화막(25a)을 형성한다. 즉, 제1 소자분리 산화막(25a)은 열산화막(thermal oxide)이다.
이어서, 도 2c에 도시된 바와 같이 패드 질화막(22) 위에 제2 포토레지스트 패턴(23b)을 형성한다. 제2 포토레지스트 패턴(23b)을 마스크로 이용하여 다시 패드 질화막(22)과 패드 산화막(21)과 실리콘 기판(20)을 순차적으로 식각함으로써 실리콘 기판(20)에 제2 폭(W2)과 제2 깊이(D2)를 가지는 제2 트렌치(24b)를 형성한다. 이때, 제2 트렌치(24b)의 폭(W2)은 제1 트렌치(24a)의 폭(W1)보다 크며, 제2 트렌치(24b)의 깊이(D2)는 제1 트렌치(24a)의 깊이(D1)보다 작다. 제2 트렌치(24b) 의 식각 공정 역시 반응성 이온 식각과 같은 건식 식각 공정을 이용하여 진행한다.
이어서, 제2 포토레지스트 패턴(23b)을 제거한 후, 도 2d에 도시된 바와 같이 제2 트렌치(24b)를 매립하는 제2 소자분리 산화막(25b)을 실리콘 기판(20) 상에 전면 증착한다. 제2 소자분리 산화막(25b)은 예컨대 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정에 의하여 형성되는 CVD 산화막이다.
이어서, 화학적 기계적 연마 공정을 진행하여 패드 질화막(22) 상부로부터 제2 소자분리 산화막(25b)을 모두 제거하면, 제2 트렌치(24b) 내부에만 제2 소자분리 산화막(25b)이 남게 된다. 이후, 남아있는 패드 질화막(22)과 패드 산화막(21)을 제거하여, 도 2e에 도시된 바와 같이 이중 소자분리 구조를 완성한다. 그리고 나서, 종전과 같이 NMOS 영역과 PMOS 영역에 각각 웰 이온주입 공정을 진행하여 n형 웰 영역(26a)과 p형 웰 영역(26b)을 형성한다.
이상 설명한 바와 같이, 본 발명은 좁고 깊은 제1 소자분리막과 넓고 얕은 제2 소자분리막으로 이중 소자분리 구조를 형성한다. 제2 소자분리막은 종래의 소자분리막과 유사하며, 제1 소자분리막은 이보다 더 깊게 형성되기 때문에 인접 웰 영역을 완벽히 분리시킬 수 있다. 따라서 웰 영역 사이, 활성 영역 사이, 웰 영역과 활성 영역 사이에서 누설 성분이 발생하는 것을 효과적으로 방지할 수 있으며, 소자의 성능을 개선하고 소자의 신뢰성을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하 고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (8)

  1. 실리콘 기판의 인접한 웰 영역 사이에 형성되며 제1 폭과 제1 깊이를 가지는 제1 트렌치;
    상기 제1 트렌치의 내부를 매립하는 제1 소자분리 산화막;
    상기 실리콘 기판의 인접한 웰 영역 사이에 형성되며 제2 폭과 제2 깊이를 가지는 제2 트렌치; 및
    상기 제2 트렌치의 내부를 매립하는 제2 소자분리 산화막;
    을 포함하며, 상기 제1 폭은 상기 제2 폭보다 작고, 상기 제1 깊이는 상기 제2 깊이보다 크되, 상기 제1 깊이는 상기 웰 영역의 깊이보다 큰 것을 특징으로 하는 반도체 소자의 이중 소자분리 구조.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 소자분리 산화막은 열산화막인 것을 특징으로 하는 반도체 소자의 이중 소자분리 구조.
  4. 제1항에 있어서,
    상기 제2 소자분리 산화막은 화학기상증착 산화막인 것을 특징으로 하는 반도체 소자의 이중 소자분리 구조.
  5. 실리콘 기판의 소정 영역을 선택적으로 식각하여 제1 폭과 제1 깊이를 가지는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 내부를 매립하도록 제1 소자분리 산화막을 형성하는 단계;
    상기 실리콘 기판의 상기 영역을 선택적으로 식각하여 상기 제1 폭보다 큰 제2 폭과 상기 제1 깊이보다 작은 제2 깊이를 가지도록 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치의 내부를 매립하도록 제2 소자분리 산화막을 형성하는 단계;
    를 포함하는 반도체 소자의 이중 소자분리 구조 형성 방법.
  6. 제5항에 있어서,
    상기 제1 트렌치의 형성 단계와 상기 제2 트렌치의 형성 단계는 건식 식각 공정을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 이중 소자분리 구조 형성 방법.
  7. 제5항에 있어서,
    상기 제1 소자분리 산화막의 형성 단계는 열산화 공정을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 이중 소자분리 구조 형성 방법.
  8. 제5항에 있어서,
    상기 제2 소자분리 산화막의 형성 단계는 화학기상증착 공정을 이용하여 상기 제2 소자분리 산화막을 전면 증착하는 단계와, 화학적 기계적 연마 공정을 이용하여 상기 제2 트렌치의 내부에만 상기 제2 소자분리 산화막을 남기는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 이중 소자분리 구조 형성 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732885B2 (en) * 2008-02-07 2010-06-08 Aptina Imaging Corporation Semiconductor structures with dual isolation structures, methods for forming same and systems including same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010056796A (ko) * 1999-12-16 2001-07-04 박종섭 비씨-에스오아이 소자의 제조방법
KR20030059411A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체소자의 소자분리절연막 형성방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
US5065217A (en) * 1990-06-27 1991-11-12 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US6137152A (en) * 1998-04-22 2000-10-24 Texas Instruments - Acer Incorporated Planarized deep-shallow trench isolation for CMOS/bipolar devices
US6175147B1 (en) * 1998-05-14 2001-01-16 Micron Technology Inc. Device isolation for semiconductor devices
US6144086A (en) * 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
US6476445B1 (en) * 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
KR100338766B1 (ko) * 1999-05-20 2002-05-30 윤종용 티(ｔ)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자
US6165871A (en) * 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
US6207532B1 (en) * 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
JP2003060024A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US7375004B2 (en) * 2006-03-10 2008-05-20 Micron Technology, Inc. Method of making an isolation trench and resulting isolation trench

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010056796A (ko) * 1999-12-16 2001-07-04 박종섭 비씨-에스오아이 소자의 제조방법
KR20030059411A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체소자의 소자분리절연막 형성방법

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