KR100984858B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 패드산화막이 형성된 반도체 기판 상에 싱글 타입 챔버를 이용하여 패드질화막을 형성하는 단계; 상기 패드질화막과 패드산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 패드산화막 측면 및 트렌치 표면 상에 측벽산화막을 형성하는 단계; 상기 트렌치 모서리 부분 상에 선택적으로 절연막을 형성하는 단계; 상기 절연막과 패드질화막 및 측벽산화막 상에 라이너 질화막과 라이너 산화막을 형성하는 단계; 상기 트렌치 저부의 상기 라이너 산화막 상에 제1매립막을 형성함과 동시에 상기 패드질화막 상의 라이너 산화막 및 라이너 질화막 부분을 제거하는 단계; 상기 트렌치를 매립하도록 상기 제1매립막, 라이너 산화막 및 패드질화막 상에 제2매립막을 형성하는 단계; 상기 패드질화막의 일부 두께가 잔류되도록 CMP 공정으로 상기 제2매립막 표면과 패드질화막의 일부 두께를 제거하는 단계; 상기 일부 두께가 잔류된 패드질화막을 습식 식각으로 제거하는 단계; 및 상기 패드산화막 및 절연막을 제거하는 단계;를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정에서의 모트(moat) 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자는 소자가 형성되는 활성 영역과 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 상기 소자분리 영역에는 통상 산화막 재질의 소자분리막이 형성된다. 여기서, 소자분리 영역이 소자의 전체 면적에서 차지하는 비율이 크므로, 소자의 고집적화를 위해서는 상기 소자분리 영역의 축소가 필요하다.
상기 소자분리막을 형성하기 위해, 기존에는 로코스(LOCOS) 공정을 사용했다. 이러한 로코스 공정은 질화막을 마스크로 해서 반도체 기판 자체를 열산화시켜 소자분리막을 형성하기 때문에 공정이 간소하고, 산화막의 소자 응력 문제가 적으며, 생성되는 산화막의 질이 좋다는 큰 이점이 있다. 그러나, 상기 로코스 공정을 이용하면, 버즈-비크(bird's-beak)가 발생하여 활성 영역의 크기가 감소하는 등, 소자분리막이 차지하는 면적이 크기 때문에 미세 소자를 구현할 수 없다.
이에, 상기 로코스 공정이 갖는 문제를 해결하기 위해서 STI(Shallow Trench Isolation) 공정이 제안되었으며, 현재 대부분의 반도체 소자는 STI 공정을 이용해서 소자분리막을 형성하고 있다. 특히, 고집적 및 초미세화된 디램 소자에서는 공정 능력이나 신뢰도의 향상이 요구되는데, 상기 STI 공정과 게이트 형성 공정에서 트랜지스터의 성능 및 안정성이 대부분이 결정되고 있는 실정이어서, 상기 STI 공정의 중요성이 더욱 대두하고 있다.
상기 STI 공정에 의한 소자분리막은, 반응성 이온 식각이나 플라즈마 식각과 같은 건식 식각 기술을 이용하여 반도체 기판 내에 트렌치를 형성하고, 이 트렌치 내에 절연막을 매립하여, 형성한다. 이러한 STI 공정은 반도체 기판을 식각해서 트렌치를 만든 후, 상기 트렌치 내에 절연막을 매립하여 소자분리막을 형성하기 때문에, 버즈 비트와 관련된 문제가 없고, 활성 영역과 소자분리막 간 단차를 완화할 수 있게 되며, 또한, 소자분리막이 차지하는 면적을 줄일 수 있으므로 미세 소자 구현 측면에서 유리한 이점을 갖는다.
그러나, 자세하게 도시하고 설명하지 않았지만, 종래의 STI 공정을 이용한 소자분리막 형성방법의 경우, 모든 공정 전에 HF 용액을 이용한 전처리 세정 공정이 실시됨에 따라, 트렌치 모서리 부위에서 절연막, 예컨데, HDP 공정에 따라 형성된 산화막(이하, "HDP 산화막"이라 칭함)이 과도하게 식각되어 활성 영역과 소자분리막 간 맞닿아 있는 부분이 움푹 패이는 현상, 즉, 모트(moat)가 발생되고 있다. 이렇게 모트가 발생되면, 이 부위로 전계가 집중되어 소자의 비정상적인 동작이 초래된다.
본 발명은 STI 공정의 진행시 트렌치 모서리 부분에서 발생되는 모트를 방지 및 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명은 모트 발생을 억제함으로써 소자 동작 특성을 개선할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
일 실시예에서, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 패드산화막이 형성된 반도체 기판 상에 싱글 타입 챔버를 이용하여 패드질화막을 형성하는 단계; 상기 패드질화막과 패드산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 패드산화막 측면 및 트렌치 표면 상에 측벽산화막을 형성하는 단계; 상기 트렌치 모서리 부분 상에 선택적으로 절연막을 형성하는 단계; 상기 절연막과 패드질화막 및 측벽산화막 상에 라이너 질화막과 라이너 산화막을 형성하는 단계; 상기 트렌치 저부의 상기 라이너 산화막 상에 제1매립막을 형성함과 동시에 상기 패드질화막 상의 라이너 산화막 및 라이너 질화막 부분을 제거하는 단계; 상기 트렌치를 매립하도록 상기 제1매립막, 라이너 산화막 및 패드질화막 상에 제2매립막을 형성하는 단계; 상기 패드질화막의 일부 두께가 잔류되도록 CMP 공정으로 상기 제2매립막 표면과 패드질화막의 일부 두께를 제거하는 단계; 상기 일부 두께가 잔류된 패드질화막을 습식 식각으로 제거하는 단계; 및 상기 패드산화막 및 절연막을 제거하는 단계;를 포함한다.
상기 싱글 타입 챔버를 이용한 패드질화막을 형성하는 단계는, 700∼850℃의 온도 및 100∼500Torr의 압력으로 수행한다.
상기 싱글 타입 챔버를 이용한 패드질화막을 형성하는 단계는, SiH4 가스와 NH3 가스의 비율을 1:100∼1000으로 하여 수행한다.
상기 트렌치 모서리 부분 상에 선택적으로 절연막을 형성하는 단계는, 상기 측벽산화막 및 패드질화막 상에 상기 트렌치 모서리 부분에서 상대적으로 두껍게 증착되는 특성을 갖는 절연막을 증착하는 단계; 및 상기 절연막을 상기 트렌치 모서리 부분에만 잔류되도록 에치백하는 단계; 로 구성된다.
상기 절연막은 PE-TEOS막, PE-USG막, O3-USG막, LP-TEOS막, HTO막 및 SiON막 중 어느 하나를 이용하며, 200∼300Å 두께로 형성한다.
상기 라이너 질화막은 상기 패드질화막 보다 느린 습식 식각 속도를 갖도록 상기 패드질화막과 상이한 증착 방식, 바람직하게, 배치 타입 챔버를 이용한 LPCVD 공정으로 형성한다.
상기 트렌치 저부의 상기 라이너 산화막 상에 제1매립막을 형성함과 동시에 상기 패드질화막 상의 라이너 산화막 및 라이너 질화막 부분을 제거하는 단계는, 상기 트렌치를 매립하도록 상기 라이너 산화막 상에 제1매립막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 CMP 공정으로 상기 제1매립막의 상면 및 상기 패드질화막 상의 라이너 산화막 및 라이너 질화막 부분을 제거하는 단계; 및 상기 제1매립막을 습식 식각하는 단계;를 포함한다.
상기 제1매립막은 유동성 절연막, 예를 들어, SOD막을 포함한다.
상기 제2매립막은 HDP 산화막을 포함한다.
본 발명은 패드질화막과 라이너 질화막을 서로 상이한 증착 방식으로, 즉, 상기 패드질화막을 종래의 배치 타입이 아닌 싱글 타입의 챔버를 이용하여 증착해서 상기 막들간 식각 속도의 차이를 줌과 아울러 상기 패드질화막의 일부 두께를 트렌치 매립을 위한 HDP 산화막의 CMP시에 함께 제거해 줌으로써, 상기 라이너 질화막이 침식되어 모트가 발생되는 것을 억제할 수 있다.
또한, 본 발명은 트렌치 모서리 부분에 PE-TEOS막을 형성해 줌으로써 상기 PE-TEOS막이 HDP 산화막의 과도한 식각에 대한 완충 역할을 할 수 있으며, 또한, 트렌치 모서리 부분을 라운딩지게 만들어서 모트 발생을 최대한 억제시킬 수 있다.
따라서, 본 발명은 모트 발생을 최대한 억제시킬 수 있으므로, 트렌치 모서리 부분에 전계가 집중하는 것에 의한 소자의 비정상적인 동작 발생 및 기타 여러 가지 결함 발생을 방지할 수 있고, 그에 따라, 소자 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
우선, 본 발명의 기술적 원리를 설명하면 다음과 같다.
본 발명은 패드질화막을 배치 타입(batch type)의 챔버를 이용한 LPCVD 공정이 아닌 싱글 타입(single type)의 챔버를 이용하는 것으로 변경하고, 아울러, 후속하는 트렌치 매립막에 대한 CMP 공정에서 상기 패드질화막의 일부 두께를 함께 제거해준다. 이렇게 함에 따라, 본 발명은 상기 패드질화막을 제거하기 위한 습식 식각 공정에서 습식 식각 속도 차이를 통해 라이너 질화막의 식각이 덜 되게 함으로써, 상기 라이너 질화막의 과도한 손실을 방지할 수 있으며, 또한, 반도체 기판의 손실 또한 줄일 수 있어서, 최종 소자분리막에서의 모트 깊이 및 유효 소자분리막 높이(EFH: Effective Fox Height)를 감소시킬 수 있다.
부연하면, 상기 싱글 타입 챔버를 이용하여 형성한 질화막은 SiH4 대비 NH3의 비율에 따라 습식 식각시의 식각 속도가 달라지지만, SiH4 대 NH3의 비율이 1:400 이내인 경우에는 식각 속도가 0.41∼1.68Å/초 수준으로, 배치 타입 챔버를 이용한 LPCVD 공정에 따라 형성한 질화막의 식각 속도인 0.37Å/초보다 빠르기 때문에, 막질 특성의 유의차를 감안하여 적절한 비율의 가스유입을 실시하면, 비정상적인 식각을 할 수 있게 된다. 따라서, 본 발명에서와 같이 패드질화막을 싱글 타입 챔버를 이용하여 형성하고, 라이너 질화막을 상기 패드질화막 보다 느린 습식 식각 속도를 갖도록 상기 패드질화막과 상이한 증착 방식, 즉, 배치 타입 챔버를 이용한 LPCVD 공정으로 형성함과 아울러, 상기 패드질화막의 일정 두께를 제거해 준 경우, 상기 패드질화막을 제거하기 위한 습식 식각 과정에서 상기 라이너 질화막의 과도한 손실을 방지할 수 있다.
또한, 본 발명은 트렌치 및 측벽산화막의 형성 후에 불균형(Non-conformal)한 증착 특성을 갖는 절연막, 다시말해, 트렌치 모서리 부분에서 상대적으로 두껍게 증착되는 특성을 갖는 절연막, 예를 들어, PE-TEOS막을 증착하고, 에치-백 공정을 통해 패드질화막상에 증착된 PE-TEOS막 부분은 제거해주는 반면에 트렌치 모서리 부분에는 일부가 잔류되도록 만듦으로써 상기 트렌치 모서리 부분이 그 이외 부분 보다 상대적으로 두껍게 되도록 해준다. 이렇게 함에 따라, 최종 실시하는 세정 공정, 즉, 패드산화막을 제거하기 위해 HF 용액을 이용하여 수행하는 습식 식각 시, 트렌치 모서리 부분에 잔류되어 있는 PE-TEOS막이 HDP 산화막의 과도한 식각에 대한 완충 역할을 하게 되고, 또한, 기존의 모트 프로파일을 라운딩지게 만듦으로써, 본 발명은 트렌치 모서리 부분에서 발생하는 모트의 깊이 및 EFH를 감소시킬 수 있으며, 따라서, 상기 트렌치 모서리에의 전계 집중을 억제할 수 있어서 소자의 동작 특성을 개선할 수 있다.
보다 자세하게, 도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 활성 영역과 소자분리 영역으로 구분된 반도체 기판(100)을 세정한 후, 상기 반도체 기판(100)을 그 표면의 결정 결함을 제거하기 위해 높은 온도에서 건식으로 산화시키고, 이를 통해, 상기 반도체 기판(100) 상에 패드산화막(102)을 형성한다. 상기 패드산화막(102) 상에 패드질화막(104)을 형성한다.
상기 패드질화막(104)은, 기존의 배치 타입(Batch type) 챔버에서 LPCVD 공정에 따라 여러 장의 반도체 기판 상에 동시에 질화막을 증착하는 방식이 아닌, 싱글 타입(Single type) 챔버에서 한 장의 반도체 기판 대해서만 질화막을 증착하는 방식으로 형성한다. 그리고, 상기 싱글 타입 챔버를 이용한 패드질화막(104)의 형성은 700℃ 이상의 온도 및 500Torr 미만의 압력에서, 바람직하게, 700∼850℃의 온도 및 100∼500Torr의 압력에서 SiH4 가스와 NH3 가스의 비율을 1:1000 이내, 예를 들어, 1:100∼1000으로 하여 진행한다.
도 1b를 참조하면, 공지의 포토리소그라피 공정에 따라 소자분리 영역 상에 형성된 패드질화막(104) 부분을 식각한 후, 식각된 패드질화막(104)을 하드마스크로 이용해서 패드산화막(102) 및 반도체 기판(100)을 식각하여 상기 반도체 기판(100)의 소자분리 영역에 트렌치(T)를 형성한다. 상기 트렌치(T)가 형성된 기판 결과물에 대해 전처리 세정을 실시한 후, 상기 패드산화막(102) 측면을 포함한 트렌치(T) 표면 상에 측벽산화막(106)을 형성한다. 상기 측벽산화막(106) 및 패드질화막(104) 상에 200∼300Å 두께로 불균형한 증착 특성을 갖는 절연막, 예를 들어, PE-TEOS막(108)을 증착한다. 여기서, 상기 PE-TEOS막(108)은 불균형한 증착 특성을 갖기 때문에 트렌치(T) 모서리 부분에서의 증착 두께가 그 이외 부분의 증착 두께보다 두껍다.
여기서, 불균형한 증착 특성을 갖는 막으로서, 상기 PE-TEOS막(108) 이외에 PE-USG막, O3-USG막, LP-TEOS막, HTO막 및 SiON막 중 어느 하나를 이용하는 것도 가능하다.
도 1c를 참조하면, 상기 패드질화막(104) 상에 증착된 PE-TEOS막(108) 부분이 제거되도록 상기 PE-TEOS막(108)을 에치백한다. 이 결과, 상기 PE-TEOS막(108)은 트렌치(T) 모서리 부분에서의 두께가 그 이외 부분에서의 두께보다 두껍기 때문에, 상기 트렌치(T) 모서리 부분에만 일부가 잔류된다.
도 1d를 참조하면, 상기 PE-TEOS막(108)이 국부적으로 잔류된 기판 결과물에 대해 전처리 세정을 실시한 후, 잔류된 PE-TEOS막(108)을 포함하여 패드질화막(104)과 측벽산화막(106) 상에 상기 패드질화막(104) 보다 느린 습식 식각 속도를 갖도록 상기 패드질화막(104)과 상이한 증착 방식인 배치 타입 챔버를 이용한 LPCVD 공정을 통해 라이너 질화막(110)을 형성하고, 그런 다음, 상기 라이너 질화막(110) 상에 라이너 산화막(112)을 형성한다.
이어서, 도시하지 않았으나, 상기 라이너 산화막(112)이 형성된 기판 결과물에 대하여 웨이퍼, 즉, 반도체 기판(100) 외곽 부위의 오염 소스인 파티클을 제거하기 위해 상기 라이너 질화막(110)의 베벨(Bevel) 식각을 진행한다. 그런다음, 상기 라이너 질화막(110)의 베벨 식각이 진행된 기판 결과물에 대해 전처리 세정을 실시한다.
도 1e를 참조하면, 상기 전처리 세정이 수행된 기판 결과물 상에 상기 트렌치(T)를 매립하도록 유동성 절연막 재질의 제1매립막, 예를 들어, SOD막(114)을 도포한 후, 이를 일정 온도에서 큐어링하고, 그런 다음, 일정시간 동안 지연시간을 갖는다. 이어서, 상기 패드질화막(104)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정을 통해 상기 SOD막(114)의 상면 부분과 상기 패드질화막(104) 상에 형성된 라이너 산화막(112) 부분 및 라이너 질화막(110) 부분을 제거한다. 상기 CMP된 SOD막(114)을 트렌치(T)의 일부만을 매립하도록 습식 식각한 후, 상기 습식 식각된 SOD(114)을 어닐링하여 막질을 더욱 경화시킨다.
도 1f를 참조하면, 상기 트렌치(T)를 매립하도록 습식 식각된 SOD막(114)과 패드질화막(104)을 포함한 기판 결과물 상에 제2매립막으로서 HDP 산화막(116)을 증착한다. 일부 두께의 패드질화막(104)이 잔류되도록 CMP 공정을 통해 상기 HDP 산화막(116)의 상면 부분과 상기 패드질화막(104)을 일부 두께를 제거한다.
도 1g를 참조하면, 인산(H3PO4) 용액을 이용한 습식 식각을 실시하여 잔류되어 있는 패드질화막을 제거함과 아울러 트렌치(T) 모서리의 라이너 질화막(110) 부분을 선택적으로 제거한다. 여기서, 이전 공정인 HDP 산화막의 CMP 공정에서 패드질화막의 두께를 일부 제거하였기 때문에, 상기 습식 식각 시에 상기 라이너 질화막(110)의 손실량은 최대한 감소된다.
도 1h를 참조하면, HF 용액을 이용한 습식 식각을 통해 패드산화막을 제거하고, 이 결과로서, 본 발명의 실시예에 따른 소자분리막(120)을 형성한다. 상기 HF 용액을 이용한 습식 식각시, HDP 산화막 표면의 일부 두께는 물론 트렌치(T) 모서리에 잔류되어 있는 PE-TEOS막이 함께 제거되며, 아울러, 상기 트렌치(T) 모서리의 라이너 산화막(112) 부분 또한 함께 제거된다.
전술한 바와 같이, 본 발명은 패드질화막을 라이너 질화막과 습식 식각 속도가 차이 나도록 싱글 타입 챔버를 이용하여 형성함과 아울러 HDP 산화막의 CMP시에 일부 두께를 제거해 줌으로써 후속하는 패드질화막의 제거시 상기 라이너 질화막의 손실량을 최대한 줄일 수 있으며, 이에 따라, 모트 발생을 억제할 수 있다.
또한, 본 발명은 트렌치 모서리 부분에 PE-TEOS막을 선택적으로 형성한 후, 패드산화막의 제거시에 상기 PE-TEOS막을 제거해 줌으로써, 상기 트렌치 모서리 부 분을 라운드지게 만들 수 있다.
따라서, 본 발명은 제조 완료된 반도체 소자에서 상기 트렌치 모서리 부분에서의 모트 발생을 억제할 수 있을 뿐만 아니라, 라운드진 프로파일을 갖도록 만듦으로써, 상기 트렌치 모서리 부분에 전계가 집중되는 현상을 방지할 수 있으며, 그래서, 소자의 동작 특성 및 신뢰성을 개선시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
100 : 반도체 기판 102 : 패드산화막
104 : 패드질화막 106 : 측벽산화막
108 : PE-TEOS막 110 : 라이너 질화막
112 : 라이너 산화막 114 : SOD막
116 : HDP 산화막 120 : 소자분리막

Claims (12)

  1. 패드산화막이 형성된 반도체 기판 상에 싱글 타입 챔버를 이용하여 패드질화막을 형성하는 단계;
    상기 패드질화막과 패드산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 패드산화막 측면 및 트렌치 표면 상에 측벽산화막을 형성하는 단계;
    상기 트렌치 모서리 부분 상에 선택적으로 절연막을 형성하는 단계;
    상기 절연막과 패드질화막 및 측벽산화막 상에 라이너 질화막과 라이너 산화막을 형성하는 단계;
    상기 트렌치 저부의 상기 라이너 산화막 상에 제1매립막을 형성함과 동시에 상기 패드질화막 상의 라이너 산화막 및 라이너 질화막 부분을 제거하는 단계;
    상기 트렌치를 매립하도록 상기 제1매립막, 라이너 산화막 및 패드질화막 상에 제2매립막을 형성하는 단계;
    상기 패드질화막의 일부 두께가 잔류되도록 CMP 공정으로 상기 제2매립막 표면과 패드질화막의 일부 두께를 제거하는 단계;
    상기 일부 두께가 잔류된 패드질화막을 습식 식각으로 제거하는 단계; 및
    상기 패드산화막 및 절연막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 싱글 타입 챔버를 이용한 패드질화막을 형성하는 단계는, 700∼850℃의 온도 및 100∼500Torr의 압력으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 싱글 타입 챔버를 이용한 패드질화막을 형성하는 단계는, SiH4 가스와 NH3 가스의 비율을 1:100∼1000으로 하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 트렌치 모서리 부분 상에 선택적으로 절연막을 형성하는 단계는,
    상기 측벽산화막 및 패드질화막 상에 상기 트렌치 모서리 부분에서 상대적으로 두껍게 증착되는 특성을 갖는 절연막을 증착하는 단계; 및
    상기 절연막을 상기 트렌치 모서리 부분에만 잔류되도록 에치백하는 단계;
    로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 절연막은 PE-TEOS막, PE-USG막, O3-USG막, LP-TEOS막, HTO막 및 SiON막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 4 항에 있어서,
    상기 절연막은 200∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 라이너 질화막은 상기 패드질화막 보다 느린 습식 식각 속도를 갖도록 상기 패드질화막과 상이한 증착 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 7 항에 있어서,
    상기 라이너 질화막은 배치 타입 챔버를 이용한 LPCVD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 트렌치 저부의 상기 라이너 산화막 상에 제1매립막을 형성함과 동시에 상기 패드질화막 상의 라이너 산화막 및 라이너 질화막 부분을 제거하는 단계는,
    상기 트렌치를 매립하도록 상기 라이너 산화막 상에 제1매립막을 증착하는 단계;
    상기 패드질화막이 노출될 때까지 CMP 공정으로 상기 제1매립막의 상면 및 상기 패드질화막 상의 라이너 산화막 및 라이너 질화막 부분을 제거하는 단계; 및
    상기 제1매립막을 습식 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 제1매립막은 유동성 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  11. 제 10 항에 있어서,
    상기 유동성 절연막은 SOD막을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  12. 제 1 항에 있어서,
    상기 제2매립막은 HDP 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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