JP2004200267A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】複数の膜が露出する面に対しバッファードフッ酸を用いてウエット処理する工程において、各膜のエッチング速度の差異を低減することにより、設計通りの形状・寸法の素子構造を安定的に得る。
【解決手段】シリコン基板１０１上に素子分離膜１０２を形成した後、素子形成領域にシリコン犠牲酸化膜１０４を成長させる。このシリコン犠牲酸化膜１０４を介してウエル形成およびトランジスタの閾値制御用の不純物を注入した後、バッファードフッ酸によりシリコン犠牲酸化膜１０４を除去する。このとき、バッファードフッ酸中のフッ化アンモニウムを２０重量％以上とし、フッ化水素酸の濃度を１重量％以上とする。
【選択図】 図８
【解決手段】シリコン基板１０１上に素子分離膜１０２を形成した後、素子形成領域にシリコン犠牲酸化膜１０４を成長させる。このシリコン犠牲酸化膜１０４を介してウエル形成およびトランジスタの閾値制御用の不純物を注入した後、バッファードフッ酸によりシリコン犠牲酸化膜１０４を除去する。このとき、バッファードフッ酸中のフッ化アンモニウムを２０重量％以上とし、フッ化水素酸の濃度を１重量％以上とする。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
本発明は、バッファードフッ酸を用いるウェット処理工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスにおいて、膜のエッチングや洗浄等、様々な局面においてウエットプロセスが行われる。バッファードフッ酸はこうしたウエットプロセスで頻繁に利用される薬液の一つであり、フッ酸（フッ化水素酸）およびフッ化アンモニウムを含んでいる。
【０００３】
従来、この薬液を用いてシリコン酸化膜のエッチング等を行った場合、反応生成物(NH4)2SiF6が生成することが知られている。この(NH4)2SiF6が不溶分として析出するとプロセスの歩留まりが著しく低下するため、析出を抑制することが重要な技術的課題となる。
【０００４】
非特許文献１は、こうした課題に対する解決策を示唆する実験結果を提示するものである。図１は、同文献に記載された実験結果を示す図であり、バッファードフッ酸中のフッ化アンモニウム濃度を変化させたときの反応生成物(NH4)2SiF6の溶解度の変化を示す。フッ化アンモニウム濃度を高くするにつれ反応生成物(NH4)2SiF6の溶解度が低下することがわかる。この実験結果が発表された後、バッファードフッ酸を用いる場合、反応生成物(NH4)2SiF6の析出を抑制する観点から、フッ化アンモニウム濃度を低濃度とすることが一般的に行われていた。通常、バッファードフッ酸中のフッ化アンモニウム濃度は、１７重量％以下の範囲内で使用されていた。
【０００５】
しかしながら、こうした低濃度フッ化アンモニウムを含むバッファードフッ酸では、微細化された素子を形成する際に、従来認識されていなかったプロセス上の課題が発生することがある。以下、ＳＴＩ（Shallow Trench Isolation）により素子分離されたＣＭＯＳの製造工程を例に挙げて説明する。このＣＭＯＳは、コア領域とＩ／Ｏ領域とでゲート酸化膜厚みが異なるように設計されている。
【０００６】
図２から図７は、従来のＣＭＯＳ半導体装置の製造方法を示す図である。はじめに、図２に示すように、半導体基板１０１上に半導体基板１０１に埋設された部分と半導体基板１０１表面から突出した部分とを有する形態の素子分離用シリコン酸化膜１０２を形成する。図２（ａ）は、このような素子分離用シリコン酸化膜が形成された状態を示す。
【０００７】
続いて、図２（ｂ）に示すように、各素子分離用シリコン酸化膜１０２間に形成される素子形成領域の表面に犠牲酸化膜１０４を成長させる。
【０００８】
次に図３（ｃ）に示すように、ウエル形成およびトランジスタの閾値（Ｖｔ）を制御するため、ＮＭＯＳ領域に対してはボロンを注入し、ＰＭＯＳ領域に対してはリン、ヒ素を注入する。このイオン注入は犠牲酸化膜１０４を介して基板表面にイオンが注入される形態で行われる。
【０００９】
つづいて図３（ｄ）に示すように、犠牲酸化膜１０４を除去する。このとき除去処理にはバッファードフッ酸を用いる。バッファードフッ酸は１７重量％以下のフッ化アンモニウムおよび０．１重量％のフッ化水素酸を含むものを用いる。この処理により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において凹部１０６が発生する。
【００１０】
次に図４（ｅ）に示すように、基板全体を酸素含有雰囲気中で加熱処理することにより、素子分離用シリコン酸化膜１０２で分離された各素子形成領域に熱酸化膜１０８を成長させる。
【００１１】
その後、図４（ｆ）に示すように、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域をレジスト１１０で覆い、つづいて、図５（ｇ）に示すようにＰＭＯＳおよびＮＭＯＳのコア領域の熱酸化膜１０８をウェット処理により除去する。このウェット処理は、前述したバッファードフッ酸と同じものを用いる。この処理により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において、凹部１０６のエッチングがさらに進行し、凹部１０６よりも深い凹部１０７が発生する。
【００１２】
レジスト１１０をレジスト除去液により除去した後、図５（ｈ）に示すように、各素子形成領域に再び熱酸化膜を成長させる。このとき、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域では、すでに図４（ｅ）の段階で形成されていた熱酸化膜１０８にくわえて、さらに熱酸化膜が成長することとなる。この結果、Ｉ／Ｏ領域では、コア領域（素子形成領域）よりも厚膜の酸化膜が得られる。
【００１３】
以上説明したプロセスでは、図３（ｄ）および図５（ｇ）に示すバッファードフッ酸を用いたウエットエッチング工程により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において、凹部が発生する（図５（ｈ）のｄ１）。このため、この凹部を介してリーク電流が生じることがある。
【００１４】
また、ＮＭＯＳ領域およびＰＭＯＳ領域とで、素子分離用シリコン酸化膜１０２の基板表面から突出した部分の高さ（図５（ｈ）のｄ２）にばらつきが生じ、これにより、その後の酸化膜形成およびホールエッチングの工程において、膜平坦性の低下に伴うリソグラフィー精度の低下が引き起こされることがあった。
【００１５】
図６（ａ）は、図３（ｄ）あるいは図５（ｇ）の状態における素子分離用シリコン酸化膜１０２の側面と半導体基板１０１表面との界面近傍の様子を示す図である。素子分離用シリコン酸化膜１０２と半導体基板１０１とが接する界面では、凹部１２０が形成される。これは、バッファードフッ酸によるエッチング速度が、素子分離用シリコン酸化膜１０２とそれ以外の部分とで相違することによるものである。こうした凹部が形成されると、その後熱酸化された状態においても凹部の形態が残り、図６（ｂ）に示すように凹部１２２が発生する。ここで素子形成領域における基板表面の高さを基準とし、凹部の深さをｄ１、前記基準より上部に突出した素子分離用シリコン酸化膜１０２の部分の高さをｄ２とする。ｄ２は、すでに述べたように、膜平坦性の低下およびこれによって引き起こされるリソグラフィー精度の低下の原因となる。一方、ｄ１は、その値が大きくなると、出来上がりのトランジスタにおいてリーク電流が大きくなる。
【００１６】
図７は、上述した製造方法により形成されるトランジスタの概略図であり、以下、この図に基づいて上記凹部の発生によりリーク電流が大きくなる理由について説明する。ここでは説明の便宜のため、前述した製造方法の工程断面図と一部形態を変えている。
【００１７】
このトランジスタは、犠牲酸化膜１０４によって囲まれた素子領域１３５において、ソース領域１３２、ドレイン領域１３３およびこれらの間に配置されたゲート電極１３１を備える。ゲート電極１３１は、素子分離用シリコン酸化膜１３４および基板表面の上にまたがるように形成されている。図中左のＡ−Ａ'断面図はその様子を示す。ここで、ソース領域１３２およびドレイン領域１３３を含む素子領域１３５と、素子分離用シリコン酸化膜１３４との界面では、前述した製造方法により、凹部１３６および凹部１３７が発生する。この凹部はVtの著しく低い予期しないトランジスタを拡散層側面に形成することになり電流リークパスを形成する（図６（ｂ））。これにより、リーク電流（トランジスタのオフ電流）が増大することとなる。この現象は、ゲート電極延在方向のソース・ドレイン電極の長さＷが小さくなると、より顕著となる。すなわち、微細化された素子においては、上記リーク電流が無視できない程度に大きくなる。
【００１８】
【非特許文献１】
J. Electrochem. Soc., Vol.139, No.2, February 1992
【００１９】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、複数の膜が露出する面に対しバッファードフッ酸を用いてウエット処理する工程において、各膜のエッチング速度の差異を低減することにより、設計通りの形状・寸法の素子構造を安定的に得ることにある。
【００２０】
【課題を解決するための手段】
本発明によれば、半導体基板上に、第一のシリコン酸化膜および第二のシリコン酸化膜を、それぞれ異なる成膜方法により形成する工程と、前記第一のシリコン酸化膜の表面および前記第二のシリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２１】
シリコン酸化膜はバッファードフッ酸によりエッチングされる。そのエッチング速度は、本発明者の検討によれば、成膜方法の相違によりそれぞれ異なる値をとることが明らかになった。素子形成プロセスにおいては、こうしたエッチング速度の差異が原因となって設計通りの素子の形状や寸法が得られない場合がある。こうした問題に対応するため、本発明者はバッファードフッ酸中のフッ化アンモニウム濃度に着目し、シリコン酸化膜のエッチング速度との関係を調べ、フッ化アンモニウム濃度を２０重量％以上とすることによりエッチング速度の差異を低減できることを見いだした。本発明はこうした新たな知見に基づくものであり、ウェット処理に際しフッ化アンモニウム濃度を２０重量％以上とすることにより素子の信頼性を向上し、歩留まりを改善するものである。
【００２２】
また、本発明によれば、半導体基板上に、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とを形成する工程と、前記Ｎ型不純物含有シリコン酸化膜の表面および前記Ｐ型不純物含有シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２３】
本発明者の検討によれば、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とでは、バッファードフッ酸によるエッチング速度が相違することが明らかになった。半導体装置の製造プロセスでは、こうした導電型の異なるシリコン酸化が形成される場合があり、こうしたエッチング速度の差異が生じると、当初の設計から外れた形状・寸法の素子構造となり、素子の信頼性が著しく低下し、あるいは歩留まりが大きく悪化することがある。こうした問題に対し、本発明者はバッファードフッ酸中のフッ化アンモニウム濃度に着目し、シリコン酸化膜のエッチング速度との関係を調べたところ、フッ化アンモニウム濃度を２０重量％以上とすることにより、不純物の導電型にかかわらずエッチング速度が一定値に近づくことを見いだした。本発明はこうした新たな知見に基づくものであり、ウェット処理に際しフッ化アンモニウム濃度を２０重量％以上とすることにより素子の信頼性を向上し、歩留まりを改善するものである。
【００２４】
また、本発明によれば、半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、前記素子分離用シリコン酸化膜によって分離された複数の素子形成領域に、シリコン熱酸化膜を形成する工程と、バッファードフッ酸を用いて少なくとも一部の前記シリコン熱酸化膜を除去する工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含有することを特徴とする半導体装置の製造方法が提供される。
【００２５】
本発明によれば、フッ化アンモニウム濃度を２０重量％以上とすることにより、素子分離用シリコン酸化膜とシリコン熱酸化膜のエッチング速度の差異を低減できる。これにより、従来問題となっていた素子分離用シリコン酸化膜の周辺で発生するリーク電流（オフ電流）を顕著に低減できる。
【００２６】
さらに本発明によれば、半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、一部の素子分離用シリコン酸化膜を含む第一の領域に対しＰ型不純物を導入し、他の素子分離用シリコン酸化膜を含む第二の領域に対しＮ型不純物を導入する工程と、第一および第二の領域に含まれる前記素子分離用シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２７】
本発明の製造方法では、第一の領域に含まれる素子分離用シリコン酸化膜にはＰ型不純物が導入され、第二の領域に含まれる素子分離用シリコン酸化膜にはＮ型不純物が導入される。前述したように、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とでは、バッファードフッ酸によるエッチング速度が相違する。本発明においては、こうしたエッチング速度の差異を、フッ化アンモニウム濃度を２０重量％以上とすることにより低減している。こうすることによって、素子分離用シリコン酸化膜の上部のエッチング量を均一にすることができ、その上部に積層される絶縁膜等の平坦性が良好にすることができる。この結果、その後の工程において歩留まりを改善することができる。
【００２８】
この製造方法において、素子分離用シリコン酸化膜は、半導体基板中に埋設された部分と、半導体基板表面より突出した部分とを含む構成とすることができる。この場合、バッファードフッ酸による処理終了後において、半導体基板表面より突出した部分の高さが均一となり、その上部に積層される絶縁膜等の平坦性を一層良好にすることができる。
【００２９】
【発明の実施の形態】
本発明において、バッファードフッ酸中のフッ化アンモニウムの濃度は、２０重量％以上、好ましくは３０重量％以上とする。こうすることにより、ウェット処理の対象となる各膜のエッチング速度の差異をより顕著に低減することができる。フッ化アンモニウムの濃度の上限は、安定な溶液が得られる限り特に制限がないが、たとえば５０重量％以下とする。
【００３０】
本発明において、バッファードフッ酸中のフッ化水素酸の濃度は、０．５重量％以上、好ましくは１重量％以上とする。こうすることにより、ウェット処理の対象となる膜のラフネスを低減することができる。これにより、たとえばトランジスタの形成工程に本発明を適用した場合、トランジスタのオン電流を増加させることが可能となる。フッ化水素酸の濃度の上限は特に制限がないが、濃度が高すぎるとエッチングの制御が困難になる場合がある。こうした観点から、フッ化水素酸の濃度は５重量％以下とすることが好ましい。
【００３１】
本発明の半導体装置の製造方法において、上記バッファードフッ酸を用いたウェット処理を、枚葉式処理により行う構成としてもよい。また、このウェット処理を、半導体基板を回転させながら該半導体基板の表面にバッファードフッ酸を噴射する工程を含む構成とすることができる。後述するように、バッチ式処理では、バッファードフッ酸によるウェーハ処理時間のばらつきが生じ、設計通りの素子構造を安定的に得ることが困難になる場合がある。本発明によれば、こうした処理時間のばらつきを低減し、製品信頼性の向上および歩留まりの向上を図ることができる。この枚葉処理は、特にフッ化水素酸を高濃度で用いるとき効果的である。前述したようにフッ化水素酸を高濃度で用いると表面ラフネスが向上し製品特性の向上を図ることが可能となる。ところが、かかる構成を採用した場合、処理対象となる、膜のバッファードフッ酸によるエッチング速度が増大するため、ウェーハ処理時間のばらつきを極力小さくすることが重要な技術的課題となる。上記構成によれば、こうした課題を有効に解決することができる。
【００３２】
以下、図面に基づいて本発明の実施の形態について説明する。なお、実施の形態における成分濃度の「％」は、特にことわりがないかぎり重量％とする。
【００３３】
（第一の実施の形態）
本実施形態は、コア領域（参照する図面では「core領域」と表示）とＩ／Ｏ領域とでゲート酸化膜の厚みの異なるＣＭＯＳを作製する、いわゆるマルチオキサイドプロセスの例である。このＣＭＯＳはＳＴＩ（Shallow Trench Isolation）により素子分離された構造となっている。
【００３４】
まず、従来技術の項で説明した図２（ａ）〜（ｂ）の工程を実施することにより、図８（ｃ）の状態とする。すなわち、シリコン基板１０１上にＳＴＩを構成する素子分離膜１０２を形成するとともに、各素子分離膜１０２間の素子形成領域に犠牲酸化膜１０４を成長させる。素子分離膜１０２は、シリコン基板１０１に埋設された部分とシリコン基板１０１表面から突出した部分とを有する形態を有する。この素子分離膜１０２は、シリコン基板１０１に溝部を形成した後、この溝を埋め込むように、ライナー膜および高密度プラズマＣＶＤ膜を順次成膜することで形成する。ライナー膜および高密度プラズマＣＶＤ膜はいずれもシリコン酸化膜とする。犠牲酸化膜１０４は、基板を酸素含有雰囲気中で加熱処理することによって形成される。
【００３５】
図８（ｃ）の状態で、ウエル形成およびトランジスタの閾値（Ｖｔ）を制御するため、ＮＭＯＳ領域に対してはボロンを注入し、ＰＭＯＳ領域に対してはリン、ヒ素を注入する。このイオン注入は犠牲酸化膜１０４を介して基板表面にイオンが注入される形態で行われる。犠牲酸化膜１０４の厚みを適宜設計することにより、それぞれのイオンの注入プロファイルが調整される。
【００３６】
次に図８（ｄ）に示すように犠牲酸化膜１０４を除去する。この除去は、バッファードフッ酸を用いた枚葉処理により行う。バッファードフッ酸中のフッ化アンモニウム濃度は３５重量％、フッ酸濃度は１重量％とする。
【００３７】
枚葉処理は、シリコン基板１０１を回転させながらその表面にバッファードフッ酸を噴射することにより行う。図１１は、この処理の方法を説明するための図である。シリコンウェーハ３７は、ウェーハ載置台４０の上に設置される。ウェーハ載置台４０は高速に回転する。回転数はたとえば数１００ｒｐｍとする。供給ノズル３６の先端からはシリコンウェーハ３７の表面中心近傍に向けてバッファードフッ酸が供給される。供給されたバッファードフッ酸はシリコンウェーハ３７表面を覆い、シリコンウェーハ３７表面に形成された前述の犠牲酸化膜１０４を除去する。その後、溶解成分とともにバッファードフッ酸は遠心力により振り切られる。このとき、前述した反応生成物(NH4)2SiF6が析出した場合は、この反応生成物もバッファードフッ酸とともにシリコンウェーハ３７外部に取り除かれる。
【００３８】
以上説明した処理を行うことにより、素子分離膜１０２の側面とシリコン基板１０１表面との界面に凹部が発生することが抑制される。この理由については後述する。
【００３９】
次に図９（ｅ）に示すように、基板全体を酸素含有雰囲気中で加熱処理することにより、素子分離膜１０２で分離された各素子形成領域に熱酸化膜１０８を成長させる。
【００４０】
その後、図９（ｆ）に示すように、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域をレジスト１１０で覆い、つづいて、図１０（ｇ）に示すようにＰＭＯＳおよびＮＭＯＳのコア領域の熱酸化膜１０８をウェット処理により除去する。このウェット処理は、図８（ｄ）の工程と同様にして行う。すなわち、バッファードフッ酸を用いた枚葉処理とする。バッファードフッ酸中のフッ化アンモニウム濃度は３５重量％、フッ酸濃度は１重量％とする。この処理を行うことにより、素子分離膜１０２の側面とシリコン基板１０１表面との界面において、凹部が発生することが抑制される。この理由については後述する。
【００４１】
レジスト除去液によりレジスト１１０を除去した後、図１０（ｈ）に示すように、各素子形成領域に再び熱酸化膜を成長させる。このとき、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域では、すでに図８（ｅ）の段階で形成されていた熱酸化膜１０８にくわえて、さらに熱酸化膜が成長することとなる。この結果、Ｉ／Ｏ領域では、コア領域（素子形成領域）よりも厚膜の酸化膜が得られる。その後、各領域にＭＯＳＦＥＴを形成するとともに、その上部に配線層を形成し、ＣＭＯＳ（相補型ＭＯＳ）を完成する。
【００４２】
次に、本実施形態のプロセスで得られた素子の評価結果を、従来技術の項で説明した方法により得られた素子の評価結果と比較しながら説明する。
本実施形態のプロセスによれば、図８（ｄ）および図１０（ｇ）に示すバッファードフッ酸を用いたウエットエッチング工程において、素子分離膜１０２の側面と、シリコン基板１０１表面との界面における凹部の発生が抑制される。すなわち、図５（ｈ）におけるＮＭＯＳ、ＰＭＯＳ領域のｄ１寸法（ＳＴＩディポット）を浅くすることができる。図１２は、本実施形態の方法により得られた素子のｄ１寸法と、従来技術の項で説明した方法により得られた素子のｄ１寸法の比較を示す。本実施形態の方法によれば、ｄ１寸法が顕著に低減できることがわかる。本実施形態の方法によれば、このようにｄ１寸法が低減されることで、トランジスタのリーク電流（オフ電流）を低減することができる。特に図６（ａ）におけるＷが小さくなったときのリーク電流を効果的に低減することができる。
【００４３】
また、本実施形態のプロセスによれば、ＮＭＯＳ領域およびＰＭＯＳ領域とで、素子分離膜１０２の基板表面から突出した部分の高さにばらつきが生じることが抑制される。すなわち、図５（ｈ）におけるＮＭＯＳ、ＰＭＯＳ領域のｄ２寸法のばらつきを低減することができる。図１３は、本実施形態の方法により得られた素子のｄ２寸法と、従来技術の項で説明した方法により得られた素子のｄ２寸法の比較を示す。本実施形態の方法によれば、ｄ２寸法のばらつきを顕著に低減できることがわかる。これにより、その後の工程で層間絶縁膜のＣＭＰを行う際のプロセスマージンを広くすることができ、歩留まりが向上する。
【００４４】
さらに本実施形態のプロセスによれば、基板表面ラフネスを低減できる。図１６は、ゲート酸化膜（図１０（ｈ）の熱酸化膜１１２および熱酸化膜１１４）と基板界面のラフネスと、フッ化水素酸（ＨＦ）濃度との関係を示す図である。従来技術の項で説明した方法により得られた素子では、表面ラフネスＲＭＳ（RootMean Square: 自乗平均値）が４．５オングストロームであったのに対し、本実施形態で得られた素子では、ＲＭＳが３．２オングストロームであった。このように表面ラフネスを改善できるため、本実施形態によれば、トランジスタのオン電流を向上させることができる。
【００４５】
くわえて本実施形態のプロセスによれば、基板表面のエッチング均一性が向上する。図１４は、本実施形態の方法および従来技術の項で説明した方法によりそれぞれ得られた素子のｄ１寸法およびｄ２寸法のばらつきの程度を示す図である。図中、縦軸の「データのばらつき指数」は、以下の式により算出される。
【００４６】
（データのばらつき指数）＝（最大値−最小値）＊１００／（２＊平均値）
ここで、最大値、最小値および平均値とは、当該ＣＭＯＳに含まれるｄ１寸法およびｄ２寸法の最大値、最小値および平均値をいう。
【００４７】
図示した結果からわかるように、本実施形態によれば、ｄ１寸法およびｄ２寸法のばらつきが顕著に低減される。これにより、設計通りの素子を安定的に作製することが可能となる。
【００４８】
以上説明したように本発明によれば、ｄ１寸法の低減、ＮＭＯＳｄ２寸法とＰＭＯＳｄ２寸法のばらつきの低減が図られるとともに、エッチング均一性向上によりｄ１寸法およびｄ２寸法のばらつきが低減される。この理由について、以下、説明する。
【００４９】
図１５（ａ）は、
(i)フッ化アンモニウム濃度と、イオン、分子種濃度との関係、および
(ii)フッ化アンモニウム濃度と、各種シリコン酸化膜のエッチングレートとの関係
を示す。(ii)は本発明者による実験結果に基づくものである。
【００５０】
ここで、バッファードフッ酸に含まれる化学種については、以下の平衡が成り立っている。
【００５１】
【化１】
【００５２】
バッファードフッ酸（以下、適宜ＢＨＦと略記する）による膜のエッチング速度は、ＨＦ濃度およびＨＦ２ −濃度に依存する。図１５（ａ）に示すように、フッ化アンモニウム濃度を高くすると、ＨＦ２ −濃度は増加し、一定値に飽和する。一方、ＨＦ濃度は次第に減少していく。
【００５３】
こうした化学種濃度の変化に対応させて、各膜のエッチング速度について考察すると以下のようなる。ＣＶＤ酸化膜のエッチング速度はＨＦ２ −濃度だけでなくＨＦ濃度にも依存する為、ＮＨ４Ｆ濃度に対して５〜１０％程度にピークを持ちその後減少する。一方、熱酸化膜のエッチング速度はほとんどＨＦ２ −濃度にのみ依存する為、ＮＨ４Ｆ濃度に対して５〜１０％前後までは増加しその後はほぼ一定となる。したがって、ＮＨ４Ｆ濃度が大きいほど、ＣＶＤ酸化膜と熱酸化膜のエッチング選択比は１に近づく。本実施形態では、ＮＨ４Ｆ濃度を３５重量％と高濃度に設定しているため、ＣＶＤ酸化膜と熱酸化膜のエッチング速度の差異が顕著に低減される。このため、ｄ１寸法、すなわち、ＳＴＩディポットが効果的に低減される。
【００５４】
一方、ＣＶＤ酸化膜のエッチング速度は、Ｎ型不純物を含む場合とＰ型不純物を含む場合とで、エッチング速度が異なることが明らかになった。この事実は本発明者による新たな知見である。図１５（ａ）に示すように、Ｎ型不純物を含むＣＶＤ酸化膜は、Ｐ型不純物を含むＣＶＤ酸化膜よりも、ＨＦ濃度依存性が大きい。このため、低ＮＨ４Ｆ濃度ＢＨＦではＮＰ間のエッチング速度差が大きいが、高ＮＨ４Ｆ濃度ＢＨＦではＨＦ濃度が下がり、ともに熱酸化膜エッチング速度に近づくのでＮＰ間差が縮まる。すなわち、本実施形態のように、高ＮＨ４Ｆ濃度ＢＨＦを用いることで、ＮＰ間のＣＶＤ酸化膜エッチング速度差が低減できる。この結果、ｄ２寸法、すなわち、ＳＴＩ突き出し量のＮＰ間格差を低減できる。
【００５５】
また、本実施形態によれば、高ＨＦ濃度ＢＨＦを用いるため、Ｓｉ基板／熱酸化膜エッチング選択比が小さくなる。図１５（ｂ）は、この様子を示す図である。従来技術の項で説明したプロセスではＨＦ濃度が０．１重量％であるのに対し、本実施形態ではＨＦ濃度を１．０重量％としていることから、Ｓｉ基板／熱酸化膜エッチング選択比が１に近い値をとる。このため、基板エッチングが進行しにくく、ラフネスの程度が低減される。
【００５６】
さらに、本実施形態では、枚葉式の処理を行うため、エッチングの制御性が良好である。従来行われていたバッチ式の処理では、ウェーハをＢＨＦ槽に浸漬した後、引き上げる際、ＢＨＦ槽の液面上部に先に引き出された部分は、後から引き出された部分に比べ、処理時間が短くなる。また、ＢＨＦエッチング処理後、純水リンス槽までの搬送中に、ウェーハ表面に残存したＢＨＦにより余剰なエッチングが発生する。この余剰エッチングの程度はウェーハ中の場所によって異なるため、素子間の性能のばらつきを生ずる原因となる。本実施形態によれば、こうした余剰なエッチングの発生を防止することができる。また、枚葉式の処理を行う本実施形態では、バッファードフッ酸処理により生じた反応生成物や余分な成分を好適に除去することができる。ウェーハ回転の遠心力により、ＢＨＦとともにこれらの成分が取り去られるからである。
【００５７】
本実施形態で得られた素子と、従来技術の項で説明した素子について、オン電流およびオフ電流を測定したところ、図１７に示す結果が得られた。本実施形態によれば、従来技術に比べ、オン電流が増大するとともにオフ電流が低減していることが確認された。
【００５８】
（第二の実施の形態）
図１８は、本実施形態によるゲート電極の製造方法を示す工程断面図である。
【００５９】
まず、図１８（ａ）に示すように、シリコン基板３０２上にゲート絶縁膜３０６およびゲート電極３０８からなるゲート電極を形成すると共に、基板表面にエクステンション領域３０４を形成する。さらにこれらを覆うように、ＣＶＤ法によりシリコン酸化膜３１０を形成する。
【００６０】
続いてドライエッチングによりシリコン酸化膜３１０をエッチバックし、図１８（ｂ）に示すように、サイドウォール３１２を形成する。このとき、シリコン基板３０２表面の自然酸化膜３０７が露出する。この自然酸化膜３０７を除去するため、バッファードフッ酸によるウェット処理を行う。
【００６１】
こうしたバッファードフッ酸処理を行う際、その組成が適切でないと、サイドウォール３１２が著しく後退し、設計値から外れた値となる。シリコン基板３０２表面の自然酸化膜３０７とサイドウォール３１２を構成するＣＶＤ酸化膜とでは、バッファードフッ酸によるエッチング速度が異なるからである。このようにサイドウォール３１２が著しく後退すると、その後、サイドウォール３１２をマスクとして不純物のイオン注入をしたとき、所望のプロファイルを得ることが困難となる。
【００６２】
そこで本実施形態では、バッファードフッ酸中のフッ化アンモニウム濃度を２０重量％以上にすると共に、フッ化水素酸の含有率を１％程度とする。こうすることにより、サイドウォール３１２の膜厚を高い精度で制御することができ、その結果、イオン注入により、所望の分布の不純物拡散層を形成することができる。
【００６３】
以上、本発明を実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば第一の実施の形態において、ゲート酸化膜を２段階で成長させて異なる膜厚のゲート酸化膜を得ているが、３段階以上の成長工程としてもよい。
【００６４】
【発明の効果】
以上説明したように本発明によれば、複数の膜が露出する面に対しバッファードフッ酸を用いてウエット処理する工程において、各膜のエッチング速度の差異を低減することにより、設計通りの形状・寸法の素子構造を安定的に得ることができる。
【図面の簡単な説明】
【図１】バッファードフッ酸中のフッ化アンモニウム濃度を変化させたときの反応生成物(NH4)2SiF6の溶解度の変化を示す図である。
【図２】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図３】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図４】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図５】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図６】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図７】トランジスタのリーク電流の発生する機構を説明するための図である。
【図８】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図９】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図１０】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図１１】枚葉式によるウェーハ処理方法を説明するための図である。
【図１２】実施の形態で評価したｄ１寸法を示す図である。
【図１３】実施の形態で評価したｄ２寸法を示す図である。
【図１４】実施の形態で評価したｄ１寸法およびｄ２寸法のばらつきを示す図である。
【図１５】図１５（ａ）は、フッ化アンモニウム濃度と化学種濃度との関係、および、フッ化アンモニウム濃度と各種シリコン酸化膜のエッチングレートとの関係を示す図である。
図１５（ｂ）は、フッ化水素酸の濃度とＳｉ基板／熱酸化膜エッチング選択比との関係を示す図である。
【図１６】フッ化水素酸濃度と基板表面ラフネスの関係を示す図である。
【図１７】実施の形態で評価したトランジスタのオン電流およびオフ電流を示す図である。
【図１８】実施の形態によるゲート電極の製造方法を示す工程断面図である。
【符号の説明】
３６ 供給ノズル
３７ シリコンウェーハ
４０ ウェーハ載置台
１０１ シリコン基板
１０２ 素子分離膜
１０４ 犠牲酸化膜
１０６ 凹部
１０８ 熱酸化膜
１１０ レジスト
１１２ 熱酸化膜
１１４ 熱酸化膜
１２０ 凹部
１２２ 凹部
１３１ ゲート電極
１３２ ソース領域
１３３ ドレイン領域
１３４ 素子分離用シリコン酸化膜
１３５ 素子領域
１３６ 凹部
１３７ 凹部
３０２ シリコン基板
３０４ エクステンション領域
３０６ ゲート絶縁膜
３０７ 自然酸化膜
３０８ ゲート電極
３１０ シリコン酸化膜
３１２ サイドウォール
【発明の属する技術分野】
本発明は、バッファードフッ酸を用いるウェット処理工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスにおいて、膜のエッチングや洗浄等、様々な局面においてウエットプロセスが行われる。バッファードフッ酸はこうしたウエットプロセスで頻繁に利用される薬液の一つであり、フッ酸（フッ化水素酸）およびフッ化アンモニウムを含んでいる。
【０００３】
従来、この薬液を用いてシリコン酸化膜のエッチング等を行った場合、反応生成物(NH4)2SiF6が生成することが知られている。この(NH4)2SiF6が不溶分として析出するとプロセスの歩留まりが著しく低下するため、析出を抑制することが重要な技術的課題となる。
【０００４】
非特許文献１は、こうした課題に対する解決策を示唆する実験結果を提示するものである。図１は、同文献に記載された実験結果を示す図であり、バッファードフッ酸中のフッ化アンモニウム濃度を変化させたときの反応生成物(NH4)2SiF6の溶解度の変化を示す。フッ化アンモニウム濃度を高くするにつれ反応生成物(NH4)2SiF6の溶解度が低下することがわかる。この実験結果が発表された後、バッファードフッ酸を用いる場合、反応生成物(NH4)2SiF6の析出を抑制する観点から、フッ化アンモニウム濃度を低濃度とすることが一般的に行われていた。通常、バッファードフッ酸中のフッ化アンモニウム濃度は、１７重量％以下の範囲内で使用されていた。
【０００５】
しかしながら、こうした低濃度フッ化アンモニウムを含むバッファードフッ酸では、微細化された素子を形成する際に、従来認識されていなかったプロセス上の課題が発生することがある。以下、ＳＴＩ（Shallow Trench Isolation）により素子分離されたＣＭＯＳの製造工程を例に挙げて説明する。このＣＭＯＳは、コア領域とＩ／Ｏ領域とでゲート酸化膜厚みが異なるように設計されている。
【０００６】
図２から図７は、従来のＣＭＯＳ半導体装置の製造方法を示す図である。はじめに、図２に示すように、半導体基板１０１上に半導体基板１０１に埋設された部分と半導体基板１０１表面から突出した部分とを有する形態の素子分離用シリコン酸化膜１０２を形成する。図２（ａ）は、このような素子分離用シリコン酸化膜が形成された状態を示す。
【０００７】
続いて、図２（ｂ）に示すように、各素子分離用シリコン酸化膜１０２間に形成される素子形成領域の表面に犠牲酸化膜１０４を成長させる。
【０００８】
次に図３（ｃ）に示すように、ウエル形成およびトランジスタの閾値（Ｖｔ）を制御するため、ＮＭＯＳ領域に対してはボロンを注入し、ＰＭＯＳ領域に対してはリン、ヒ素を注入する。このイオン注入は犠牲酸化膜１０４を介して基板表面にイオンが注入される形態で行われる。
【０００９】
つづいて図３（ｄ）に示すように、犠牲酸化膜１０４を除去する。このとき除去処理にはバッファードフッ酸を用いる。バッファードフッ酸は１７重量％以下のフッ化アンモニウムおよび０．１重量％のフッ化水素酸を含むものを用いる。この処理により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において凹部１０６が発生する。
【００１０】
次に図４（ｅ）に示すように、基板全体を酸素含有雰囲気中で加熱処理することにより、素子分離用シリコン酸化膜１０２で分離された各素子形成領域に熱酸化膜１０８を成長させる。
【００１１】
その後、図４（ｆ）に示すように、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域をレジスト１１０で覆い、つづいて、図５（ｇ）に示すようにＰＭＯＳおよびＮＭＯＳのコア領域の熱酸化膜１０８をウェット処理により除去する。このウェット処理は、前述したバッファードフッ酸と同じものを用いる。この処理により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において、凹部１０６のエッチングがさらに進行し、凹部１０６よりも深い凹部１０７が発生する。
【００１２】
レジスト１１０をレジスト除去液により除去した後、図５（ｈ）に示すように、各素子形成領域に再び熱酸化膜を成長させる。このとき、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域では、すでに図４（ｅ）の段階で形成されていた熱酸化膜１０８にくわえて、さらに熱酸化膜が成長することとなる。この結果、Ｉ／Ｏ領域では、コア領域（素子形成領域）よりも厚膜の酸化膜が得られる。
【００１３】
以上説明したプロセスでは、図３（ｄ）および図５（ｇ）に示すバッファードフッ酸を用いたウエットエッチング工程により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において、凹部が発生する（図５（ｈ）のｄ１）。このため、この凹部を介してリーク電流が生じることがある。
【００１４】
また、ＮＭＯＳ領域およびＰＭＯＳ領域とで、素子分離用シリコン酸化膜１０２の基板表面から突出した部分の高さ（図５（ｈ）のｄ２）にばらつきが生じ、これにより、その後の酸化膜形成およびホールエッチングの工程において、膜平坦性の低下に伴うリソグラフィー精度の低下が引き起こされることがあった。
【００１５】
図６（ａ）は、図３（ｄ）あるいは図５（ｇ）の状態における素子分離用シリコン酸化膜１０２の側面と半導体基板１０１表面との界面近傍の様子を示す図である。素子分離用シリコン酸化膜１０２と半導体基板１０１とが接する界面では、凹部１２０が形成される。これは、バッファードフッ酸によるエッチング速度が、素子分離用シリコン酸化膜１０２とそれ以外の部分とで相違することによるものである。こうした凹部が形成されると、その後熱酸化された状態においても凹部の形態が残り、図６（ｂ）に示すように凹部１２２が発生する。ここで素子形成領域における基板表面の高さを基準とし、凹部の深さをｄ１、前記基準より上部に突出した素子分離用シリコン酸化膜１０２の部分の高さをｄ２とする。ｄ２は、すでに述べたように、膜平坦性の低下およびこれによって引き起こされるリソグラフィー精度の低下の原因となる。一方、ｄ１は、その値が大きくなると、出来上がりのトランジスタにおいてリーク電流が大きくなる。
【００１６】
図７は、上述した製造方法により形成されるトランジスタの概略図であり、以下、この図に基づいて上記凹部の発生によりリーク電流が大きくなる理由について説明する。ここでは説明の便宜のため、前述した製造方法の工程断面図と一部形態を変えている。
【００１７】
このトランジスタは、犠牲酸化膜１０４によって囲まれた素子領域１３５において、ソース領域１３２、ドレイン領域１３３およびこれらの間に配置されたゲート電極１３１を備える。ゲート電極１３１は、素子分離用シリコン酸化膜１３４および基板表面の上にまたがるように形成されている。図中左のＡ−Ａ'断面図はその様子を示す。ここで、ソース領域１３２およびドレイン領域１３３を含む素子領域１３５と、素子分離用シリコン酸化膜１３４との界面では、前述した製造方法により、凹部１３６および凹部１３７が発生する。この凹部はVtの著しく低い予期しないトランジスタを拡散層側面に形成することになり電流リークパスを形成する（図６（ｂ））。これにより、リーク電流（トランジスタのオフ電流）が増大することとなる。この現象は、ゲート電極延在方向のソース・ドレイン電極の長さＷが小さくなると、より顕著となる。すなわち、微細化された素子においては、上記リーク電流が無視できない程度に大きくなる。
【００１８】
【非特許文献１】
J. Electrochem. Soc., Vol.139, No.2, February 1992
【００１９】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、複数の膜が露出する面に対しバッファードフッ酸を用いてウエット処理する工程において、各膜のエッチング速度の差異を低減することにより、設計通りの形状・寸法の素子構造を安定的に得ることにある。
【００２０】
【課題を解決するための手段】
本発明によれば、半導体基板上に、第一のシリコン酸化膜および第二のシリコン酸化膜を、それぞれ異なる成膜方法により形成する工程と、前記第一のシリコン酸化膜の表面および前記第二のシリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２１】
シリコン酸化膜はバッファードフッ酸によりエッチングされる。そのエッチング速度は、本発明者の検討によれば、成膜方法の相違によりそれぞれ異なる値をとることが明らかになった。素子形成プロセスにおいては、こうしたエッチング速度の差異が原因となって設計通りの素子の形状や寸法が得られない場合がある。こうした問題に対応するため、本発明者はバッファードフッ酸中のフッ化アンモニウム濃度に着目し、シリコン酸化膜のエッチング速度との関係を調べ、フッ化アンモニウム濃度を２０重量％以上とすることによりエッチング速度の差異を低減できることを見いだした。本発明はこうした新たな知見に基づくものであり、ウェット処理に際しフッ化アンモニウム濃度を２０重量％以上とすることにより素子の信頼性を向上し、歩留まりを改善するものである。
【００２２】
また、本発明によれば、半導体基板上に、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とを形成する工程と、前記Ｎ型不純物含有シリコン酸化膜の表面および前記Ｐ型不純物含有シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２３】
本発明者の検討によれば、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とでは、バッファードフッ酸によるエッチング速度が相違することが明らかになった。半導体装置の製造プロセスでは、こうした導電型の異なるシリコン酸化が形成される場合があり、こうしたエッチング速度の差異が生じると、当初の設計から外れた形状・寸法の素子構造となり、素子の信頼性が著しく低下し、あるいは歩留まりが大きく悪化することがある。こうした問題に対し、本発明者はバッファードフッ酸中のフッ化アンモニウム濃度に着目し、シリコン酸化膜のエッチング速度との関係を調べたところ、フッ化アンモニウム濃度を２０重量％以上とすることにより、不純物の導電型にかかわらずエッチング速度が一定値に近づくことを見いだした。本発明はこうした新たな知見に基づくものであり、ウェット処理に際しフッ化アンモニウム濃度を２０重量％以上とすることにより素子の信頼性を向上し、歩留まりを改善するものである。
【００２４】
また、本発明によれば、半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、前記素子分離用シリコン酸化膜によって分離された複数の素子形成領域に、シリコン熱酸化膜を形成する工程と、バッファードフッ酸を用いて少なくとも一部の前記シリコン熱酸化膜を除去する工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含有することを特徴とする半導体装置の製造方法が提供される。
【００２５】
本発明によれば、フッ化アンモニウム濃度を２０重量％以上とすることにより、素子分離用シリコン酸化膜とシリコン熱酸化膜のエッチング速度の差異を低減できる。これにより、従来問題となっていた素子分離用シリコン酸化膜の周辺で発生するリーク電流（オフ電流）を顕著に低減できる。
【００２６】
さらに本発明によれば、半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、一部の素子分離用シリコン酸化膜を含む第一の領域に対しＰ型不純物を導入し、他の素子分離用シリコン酸化膜を含む第二の領域に対しＮ型不純物を導入する工程と、第一および第二の領域に含まれる前記素子分離用シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２７】
本発明の製造方法では、第一の領域に含まれる素子分離用シリコン酸化膜にはＰ型不純物が導入され、第二の領域に含まれる素子分離用シリコン酸化膜にはＮ型不純物が導入される。前述したように、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とでは、バッファードフッ酸によるエッチング速度が相違する。本発明においては、こうしたエッチング速度の差異を、フッ化アンモニウム濃度を２０重量％以上とすることにより低減している。こうすることによって、素子分離用シリコン酸化膜の上部のエッチング量を均一にすることができ、その上部に積層される絶縁膜等の平坦性が良好にすることができる。この結果、その後の工程において歩留まりを改善することができる。
【００２８】
この製造方法において、素子分離用シリコン酸化膜は、半導体基板中に埋設された部分と、半導体基板表面より突出した部分とを含む構成とすることができる。この場合、バッファードフッ酸による処理終了後において、半導体基板表面より突出した部分の高さが均一となり、その上部に積層される絶縁膜等の平坦性を一層良好にすることができる。
【００２９】
【発明の実施の形態】
本発明において、バッファードフッ酸中のフッ化アンモニウムの濃度は、２０重量％以上、好ましくは３０重量％以上とする。こうすることにより、ウェット処理の対象となる各膜のエッチング速度の差異をより顕著に低減することができる。フッ化アンモニウムの濃度の上限は、安定な溶液が得られる限り特に制限がないが、たとえば５０重量％以下とする。
【００３０】
本発明において、バッファードフッ酸中のフッ化水素酸の濃度は、０．５重量％以上、好ましくは１重量％以上とする。こうすることにより、ウェット処理の対象となる膜のラフネスを低減することができる。これにより、たとえばトランジスタの形成工程に本発明を適用した場合、トランジスタのオン電流を増加させることが可能となる。フッ化水素酸の濃度の上限は特に制限がないが、濃度が高すぎるとエッチングの制御が困難になる場合がある。こうした観点から、フッ化水素酸の濃度は５重量％以下とすることが好ましい。
【００３１】
本発明の半導体装置の製造方法において、上記バッファードフッ酸を用いたウェット処理を、枚葉式処理により行う構成としてもよい。また、このウェット処理を、半導体基板を回転させながら該半導体基板の表面にバッファードフッ酸を噴射する工程を含む構成とすることができる。後述するように、バッチ式処理では、バッファードフッ酸によるウェーハ処理時間のばらつきが生じ、設計通りの素子構造を安定的に得ることが困難になる場合がある。本発明によれば、こうした処理時間のばらつきを低減し、製品信頼性の向上および歩留まりの向上を図ることができる。この枚葉処理は、特にフッ化水素酸を高濃度で用いるとき効果的である。前述したようにフッ化水素酸を高濃度で用いると表面ラフネスが向上し製品特性の向上を図ることが可能となる。ところが、かかる構成を採用した場合、処理対象となる、膜のバッファードフッ酸によるエッチング速度が増大するため、ウェーハ処理時間のばらつきを極力小さくすることが重要な技術的課題となる。上記構成によれば、こうした課題を有効に解決することができる。
【００３２】
以下、図面に基づいて本発明の実施の形態について説明する。なお、実施の形態における成分濃度の「％」は、特にことわりがないかぎり重量％とする。
【００３３】
（第一の実施の形態）
本実施形態は、コア領域（参照する図面では「core領域」と表示）とＩ／Ｏ領域とでゲート酸化膜の厚みの異なるＣＭＯＳを作製する、いわゆるマルチオキサイドプロセスの例である。このＣＭＯＳはＳＴＩ（Shallow Trench Isolation）により素子分離された構造となっている。
【００３４】
まず、従来技術の項で説明した図２（ａ）〜（ｂ）の工程を実施することにより、図８（ｃ）の状態とする。すなわち、シリコン基板１０１上にＳＴＩを構成する素子分離膜１０２を形成するとともに、各素子分離膜１０２間の素子形成領域に犠牲酸化膜１０４を成長させる。素子分離膜１０２は、シリコン基板１０１に埋設された部分とシリコン基板１０１表面から突出した部分とを有する形態を有する。この素子分離膜１０２は、シリコン基板１０１に溝部を形成した後、この溝を埋め込むように、ライナー膜および高密度プラズマＣＶＤ膜を順次成膜することで形成する。ライナー膜および高密度プラズマＣＶＤ膜はいずれもシリコン酸化膜とする。犠牲酸化膜１０４は、基板を酸素含有雰囲気中で加熱処理することによって形成される。
【００３５】
図８（ｃ）の状態で、ウエル形成およびトランジスタの閾値（Ｖｔ）を制御するため、ＮＭＯＳ領域に対してはボロンを注入し、ＰＭＯＳ領域に対してはリン、ヒ素を注入する。このイオン注入は犠牲酸化膜１０４を介して基板表面にイオンが注入される形態で行われる。犠牲酸化膜１０４の厚みを適宜設計することにより、それぞれのイオンの注入プロファイルが調整される。
【００３６】
次に図８（ｄ）に示すように犠牲酸化膜１０４を除去する。この除去は、バッファードフッ酸を用いた枚葉処理により行う。バッファードフッ酸中のフッ化アンモニウム濃度は３５重量％、フッ酸濃度は１重量％とする。
【００３７】
枚葉処理は、シリコン基板１０１を回転させながらその表面にバッファードフッ酸を噴射することにより行う。図１１は、この処理の方法を説明するための図である。シリコンウェーハ３７は、ウェーハ載置台４０の上に設置される。ウェーハ載置台４０は高速に回転する。回転数はたとえば数１００ｒｐｍとする。供給ノズル３６の先端からはシリコンウェーハ３７の表面中心近傍に向けてバッファードフッ酸が供給される。供給されたバッファードフッ酸はシリコンウェーハ３７表面を覆い、シリコンウェーハ３７表面に形成された前述の犠牲酸化膜１０４を除去する。その後、溶解成分とともにバッファードフッ酸は遠心力により振り切られる。このとき、前述した反応生成物(NH4)2SiF6が析出した場合は、この反応生成物もバッファードフッ酸とともにシリコンウェーハ３７外部に取り除かれる。
【００３８】
以上説明した処理を行うことにより、素子分離膜１０２の側面とシリコン基板１０１表面との界面に凹部が発生することが抑制される。この理由については後述する。
【００３９】
次に図９（ｅ）に示すように、基板全体を酸素含有雰囲気中で加熱処理することにより、素子分離膜１０２で分離された各素子形成領域に熱酸化膜１０８を成長させる。
【００４０】
その後、図９（ｆ）に示すように、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域をレジスト１１０で覆い、つづいて、図１０（ｇ）に示すようにＰＭＯＳおよびＮＭＯＳのコア領域の熱酸化膜１０８をウェット処理により除去する。このウェット処理は、図８（ｄ）の工程と同様にして行う。すなわち、バッファードフッ酸を用いた枚葉処理とする。バッファードフッ酸中のフッ化アンモニウム濃度は３５重量％、フッ酸濃度は１重量％とする。この処理を行うことにより、素子分離膜１０２の側面とシリコン基板１０１表面との界面において、凹部が発生することが抑制される。この理由については後述する。
【００４１】
レジスト除去液によりレジスト１１０を除去した後、図１０（ｈ）に示すように、各素子形成領域に再び熱酸化膜を成長させる。このとき、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域では、すでに図８（ｅ）の段階で形成されていた熱酸化膜１０８にくわえて、さらに熱酸化膜が成長することとなる。この結果、Ｉ／Ｏ領域では、コア領域（素子形成領域）よりも厚膜の酸化膜が得られる。その後、各領域にＭＯＳＦＥＴを形成するとともに、その上部に配線層を形成し、ＣＭＯＳ（相補型ＭＯＳ）を完成する。
【００４２】
次に、本実施形態のプロセスで得られた素子の評価結果を、従来技術の項で説明した方法により得られた素子の評価結果と比較しながら説明する。
本実施形態のプロセスによれば、図８（ｄ）および図１０（ｇ）に示すバッファードフッ酸を用いたウエットエッチング工程において、素子分離膜１０２の側面と、シリコン基板１０１表面との界面における凹部の発生が抑制される。すなわち、図５（ｈ）におけるＮＭＯＳ、ＰＭＯＳ領域のｄ１寸法（ＳＴＩディポット）を浅くすることができる。図１２は、本実施形態の方法により得られた素子のｄ１寸法と、従来技術の項で説明した方法により得られた素子のｄ１寸法の比較を示す。本実施形態の方法によれば、ｄ１寸法が顕著に低減できることがわかる。本実施形態の方法によれば、このようにｄ１寸法が低減されることで、トランジスタのリーク電流（オフ電流）を低減することができる。特に図６（ａ）におけるＷが小さくなったときのリーク電流を効果的に低減することができる。
【００４３】
また、本実施形態のプロセスによれば、ＮＭＯＳ領域およびＰＭＯＳ領域とで、素子分離膜１０２の基板表面から突出した部分の高さにばらつきが生じることが抑制される。すなわち、図５（ｈ）におけるＮＭＯＳ、ＰＭＯＳ領域のｄ２寸法のばらつきを低減することができる。図１３は、本実施形態の方法により得られた素子のｄ２寸法と、従来技術の項で説明した方法により得られた素子のｄ２寸法の比較を示す。本実施形態の方法によれば、ｄ２寸法のばらつきを顕著に低減できることがわかる。これにより、その後の工程で層間絶縁膜のＣＭＰを行う際のプロセスマージンを広くすることができ、歩留まりが向上する。
【００４４】
さらに本実施形態のプロセスによれば、基板表面ラフネスを低減できる。図１６は、ゲート酸化膜（図１０（ｈ）の熱酸化膜１１２および熱酸化膜１１４）と基板界面のラフネスと、フッ化水素酸（ＨＦ）濃度との関係を示す図である。従来技術の項で説明した方法により得られた素子では、表面ラフネスＲＭＳ（RootMean Square: 自乗平均値）が４．５オングストロームであったのに対し、本実施形態で得られた素子では、ＲＭＳが３．２オングストロームであった。このように表面ラフネスを改善できるため、本実施形態によれば、トランジスタのオン電流を向上させることができる。
【００４５】
くわえて本実施形態のプロセスによれば、基板表面のエッチング均一性が向上する。図１４は、本実施形態の方法および従来技術の項で説明した方法によりそれぞれ得られた素子のｄ１寸法およびｄ２寸法のばらつきの程度を示す図である。図中、縦軸の「データのばらつき指数」は、以下の式により算出される。
【００４６】
（データのばらつき指数）＝（最大値−最小値）＊１００／（２＊平均値）
ここで、最大値、最小値および平均値とは、当該ＣＭＯＳに含まれるｄ１寸法およびｄ２寸法の最大値、最小値および平均値をいう。
【００４７】
図示した結果からわかるように、本実施形態によれば、ｄ１寸法およびｄ２寸法のばらつきが顕著に低減される。これにより、設計通りの素子を安定的に作製することが可能となる。
【００４８】
以上説明したように本発明によれば、ｄ１寸法の低減、ＮＭＯＳｄ２寸法とＰＭＯＳｄ２寸法のばらつきの低減が図られるとともに、エッチング均一性向上によりｄ１寸法およびｄ２寸法のばらつきが低減される。この理由について、以下、説明する。
【００４９】
図１５（ａ）は、
(i)フッ化アンモニウム濃度と、イオン、分子種濃度との関係、および
(ii)フッ化アンモニウム濃度と、各種シリコン酸化膜のエッチングレートとの関係
を示す。(ii)は本発明者による実験結果に基づくものである。
【００５０】
ここで、バッファードフッ酸に含まれる化学種については、以下の平衡が成り立っている。
【００５１】
【化１】
バッファードフッ酸（以下、適宜ＢＨＦと略記する）による膜のエッチング速度は、ＨＦ濃度およびＨＦ２ −濃度に依存する。図１５（ａ）に示すように、フッ化アンモニウム濃度を高くすると、ＨＦ２ −濃度は増加し、一定値に飽和する。一方、ＨＦ濃度は次第に減少していく。
【００５３】
こうした化学種濃度の変化に対応させて、各膜のエッチング速度について考察すると以下のようなる。ＣＶＤ酸化膜のエッチング速度はＨＦ２ −濃度だけでなくＨＦ濃度にも依存する為、ＮＨ４Ｆ濃度に対して５〜１０％程度にピークを持ちその後減少する。一方、熱酸化膜のエッチング速度はほとんどＨＦ２ −濃度にのみ依存する為、ＮＨ４Ｆ濃度に対して５〜１０％前後までは増加しその後はほぼ一定となる。したがって、ＮＨ４Ｆ濃度が大きいほど、ＣＶＤ酸化膜と熱酸化膜のエッチング選択比は１に近づく。本実施形態では、ＮＨ４Ｆ濃度を３５重量％と高濃度に設定しているため、ＣＶＤ酸化膜と熱酸化膜のエッチング速度の差異が顕著に低減される。このため、ｄ１寸法、すなわち、ＳＴＩディポットが効果的に低減される。
【００５４】
一方、ＣＶＤ酸化膜のエッチング速度は、Ｎ型不純物を含む場合とＰ型不純物を含む場合とで、エッチング速度が異なることが明らかになった。この事実は本発明者による新たな知見である。図１５（ａ）に示すように、Ｎ型不純物を含むＣＶＤ酸化膜は、Ｐ型不純物を含むＣＶＤ酸化膜よりも、ＨＦ濃度依存性が大きい。このため、低ＮＨ４Ｆ濃度ＢＨＦではＮＰ間のエッチング速度差が大きいが、高ＮＨ４Ｆ濃度ＢＨＦではＨＦ濃度が下がり、ともに熱酸化膜エッチング速度に近づくのでＮＰ間差が縮まる。すなわち、本実施形態のように、高ＮＨ４Ｆ濃度ＢＨＦを用いることで、ＮＰ間のＣＶＤ酸化膜エッチング速度差が低減できる。この結果、ｄ２寸法、すなわち、ＳＴＩ突き出し量のＮＰ間格差を低減できる。
【００５５】
また、本実施形態によれば、高ＨＦ濃度ＢＨＦを用いるため、Ｓｉ基板／熱酸化膜エッチング選択比が小さくなる。図１５（ｂ）は、この様子を示す図である。従来技術の項で説明したプロセスではＨＦ濃度が０．１重量％であるのに対し、本実施形態ではＨＦ濃度を１．０重量％としていることから、Ｓｉ基板／熱酸化膜エッチング選択比が１に近い値をとる。このため、基板エッチングが進行しにくく、ラフネスの程度が低減される。
【００５６】
さらに、本実施形態では、枚葉式の処理を行うため、エッチングの制御性が良好である。従来行われていたバッチ式の処理では、ウェーハをＢＨＦ槽に浸漬した後、引き上げる際、ＢＨＦ槽の液面上部に先に引き出された部分は、後から引き出された部分に比べ、処理時間が短くなる。また、ＢＨＦエッチング処理後、純水リンス槽までの搬送中に、ウェーハ表面に残存したＢＨＦにより余剰なエッチングが発生する。この余剰エッチングの程度はウェーハ中の場所によって異なるため、素子間の性能のばらつきを生ずる原因となる。本実施形態によれば、こうした余剰なエッチングの発生を防止することができる。また、枚葉式の処理を行う本実施形態では、バッファードフッ酸処理により生じた反応生成物や余分な成分を好適に除去することができる。ウェーハ回転の遠心力により、ＢＨＦとともにこれらの成分が取り去られるからである。
【００５７】
本実施形態で得られた素子と、従来技術の項で説明した素子について、オン電流およびオフ電流を測定したところ、図１７に示す結果が得られた。本実施形態によれば、従来技術に比べ、オン電流が増大するとともにオフ電流が低減していることが確認された。
【００５８】
（第二の実施の形態）
図１８は、本実施形態によるゲート電極の製造方法を示す工程断面図である。
【００５９】
まず、図１８（ａ）に示すように、シリコン基板３０２上にゲート絶縁膜３０６およびゲート電極３０８からなるゲート電極を形成すると共に、基板表面にエクステンション領域３０４を形成する。さらにこれらを覆うように、ＣＶＤ法によりシリコン酸化膜３１０を形成する。
【００６０】
続いてドライエッチングによりシリコン酸化膜３１０をエッチバックし、図１８（ｂ）に示すように、サイドウォール３１２を形成する。このとき、シリコン基板３０２表面の自然酸化膜３０７が露出する。この自然酸化膜３０７を除去するため、バッファードフッ酸によるウェット処理を行う。
【００６１】
こうしたバッファードフッ酸処理を行う際、その組成が適切でないと、サイドウォール３１２が著しく後退し、設計値から外れた値となる。シリコン基板３０２表面の自然酸化膜３０７とサイドウォール３１２を構成するＣＶＤ酸化膜とでは、バッファードフッ酸によるエッチング速度が異なるからである。このようにサイドウォール３１２が著しく後退すると、その後、サイドウォール３１２をマスクとして不純物のイオン注入をしたとき、所望のプロファイルを得ることが困難となる。
【００６２】
そこで本実施形態では、バッファードフッ酸中のフッ化アンモニウム濃度を２０重量％以上にすると共に、フッ化水素酸の含有率を１％程度とする。こうすることにより、サイドウォール３１２の膜厚を高い精度で制御することができ、その結果、イオン注入により、所望の分布の不純物拡散層を形成することができる。
【００６３】
以上、本発明を実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば第一の実施の形態において、ゲート酸化膜を２段階で成長させて異なる膜厚のゲート酸化膜を得ているが、３段階以上の成長工程としてもよい。
【００６４】
【発明の効果】
以上説明したように本発明によれば、複数の膜が露出する面に対しバッファードフッ酸を用いてウエット処理する工程において、各膜のエッチング速度の差異を低減することにより、設計通りの形状・寸法の素子構造を安定的に得ることができる。
【図面の簡単な説明】
【図１】バッファードフッ酸中のフッ化アンモニウム濃度を変化させたときの反応生成物(NH4)2SiF6の溶解度の変化を示す図である。
【図２】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図３】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図４】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図５】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図６】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図７】トランジスタのリーク電流の発生する機構を説明するための図である。
【図８】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図９】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図１０】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図１１】枚葉式によるウェーハ処理方法を説明するための図である。
【図１２】実施の形態で評価したｄ１寸法を示す図である。
【図１３】実施の形態で評価したｄ２寸法を示す図である。
【図１４】実施の形態で評価したｄ１寸法およびｄ２寸法のばらつきを示す図である。
【図１５】図１５（ａ）は、フッ化アンモニウム濃度と化学種濃度との関係、および、フッ化アンモニウム濃度と各種シリコン酸化膜のエッチングレートとの関係を示す図である。
図１５（ｂ）は、フッ化水素酸の濃度とＳｉ基板／熱酸化膜エッチング選択比との関係を示す図である。
【図１６】フッ化水素酸濃度と基板表面ラフネスの関係を示す図である。
【図１７】実施の形態で評価したトランジスタのオン電流およびオフ電流を示す図である。
【図１８】実施の形態によるゲート電極の製造方法を示す工程断面図である。
【符号の説明】
３６ 供給ノズル
３７ シリコンウェーハ
４０ ウェーハ載置台
１０１ シリコン基板
１０２ 素子分離膜
１０４ 犠牲酸化膜
１０６ 凹部
１０８ 熱酸化膜
１１０ レジスト
１１２ 熱酸化膜
１１４ 熱酸化膜
１２０ 凹部
１２２ 凹部
１３１ ゲート電極
１３２ ソース領域
１３３ ドレイン領域
１３４ 素子分離用シリコン酸化膜
１３５ 素子領域
１３６ 凹部
１３７ 凹部
３０２ シリコン基板
３０４ エクステンション領域
３０６ ゲート絶縁膜
３０７ 自然酸化膜
３０８ ゲート電極
３１０ シリコン酸化膜
３１２ サイドウォール
Claims (11)
- 半導体基板上に、第一のシリコン酸化膜および第二のシリコン酸化膜を、それぞれ異なる成膜方法により形成する工程と、
前記第一のシリコン酸化膜の表面および前記第二のシリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、
を含み、
前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とを形成する工程と、
前記Ｎ型不純物含有シリコン酸化膜の表面および前記Ｐ型不純物含有シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、
を含み、
前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、前記バッファードフッ酸は、０．５重量％以上のフッ化水素酸を含むことを特徴とする半導体装置の製造方法。
- 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記バッファードフッ酸を用いたウェット処理を、枚葉式処理により行うことを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
前記ウェット処理は、半導体基板を回転させながら該半導体基板の表面に前記バッファードフッ酸を噴射する工程を含むことを特徴とする半導体装置の製造方法。 - 半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、
前記素子分離用シリコン酸化膜によって分離された複数の素子形成領域に、シリコン熱酸化膜を形成する工程と、
バッファードフッ酸を用いて少なくとも一部の前記シリコン熱酸化膜を除去する工程と、
を含み、
前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含有することを特徴とする半導体装置の製造方法。 - 半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、
一部の素子分離用シリコン酸化膜を含む第一の領域に対しＰ型不純物を導入し、他の素子分離用シリコン酸化膜を含む第二の領域に対しＮ型不純物を導入する工程と、
第一および第二の領域に含まれる前記素子分離用シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、
を含み、
前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法。 - 請求項６または７に記載の半導体装置の製造方法において、前記素子分離用シリコン酸化膜は、前記半導体基板中に埋設された部分と、前記半導体基板表面より突出した部分とを含むことを特徴とする半導体装置の製造方法。
- 請求項６乃至８いずれかに記載の半導体装置の製造方法において、
前記バッファードフッ酸は、０．５重量％以上のフッ化水素酸を含むことを特徴とする半導体装置の製造方法。 - 請求項６乃至９いずれかに記載の半導体装置の製造方法において、
前記バッファードフッ酸を用いたウェット処理を、枚葉式処理により行うことを特徴とする半導体装置の製造方法。 - 請求項１０に記載の半導体装置の製造方法において、
前記ウェット処理は、半導体基板を回転させながら該半導体基板の表面に前記バッファードフッ酸を噴射する工程を含むことを特徴とする半導体装置の製造方法。
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