CN116525536A - 用于半导体器件的浅沟槽隔离结构及其制备方法 - Google Patents
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Abstract
公开了用于半导体器件的浅沟槽隔离结构及其制备方法，所述方法包括：在衬底上形成半导体层；形成一个或者多个沟槽，所述沟槽包括贯穿所述半导体层的上部和延伸至所述衬底内的下部；形成第二氧化层，所述第二氧化层覆盖所述沟槽下部的侧壁和所述沟槽底部；形成第一阻挡层，所述第一阻挡层覆盖所述第二氧化层以及所述沟槽上部的侧壁；形成第二阻挡层，所述第二阻挡层覆盖所述第一阻挡层；形成第三氧化层，所述第三氧化层覆盖所述第二阻挡层，并且填充所述沟槽。本申请实施例的浅沟槽隔离结构及其制备方法减轻了STI应力，从而抑制半导体器件的反向窄沟道效应。
Description
技术领域
本申请涉及半导体技术领域，具体地，涉及一种用于半导体器件的浅沟槽隔离结构及其制备方法。
背景技术
随着集成电路尺寸的减小，目前的研究致力于增大半导体衬底的单位面积上有源器件的密度，器件间的有效绝缘隔离变得更加重要。现有技术中形成隔离区域的方法主要有局部氧化隔离（Local Oxidation of Silicon，简称LOCOS）工艺或浅沟槽隔离（ShallowTrench Isolation，简称STI）工艺。LOCOS工艺是在晶片表面淀积一层氮化硅，然后再进行刻蚀，对部分凹进区域进行氧化生长氧化硅，有源器件在氮化硅所确定的区域生成。但是LOCOS工艺只适用于大尺寸器件的设计和制造。
随着半导体工艺进入深亚微米时代，0.18μm以下的器件例如MOS电路的有源区隔离层已大多采用STI工艺来制作。STI工艺具有电性隔离效果好、占用面积小等优点，其可减少占用半导体衬底表面的面积、增加器件的集成度、保持表面平坦度、较少通道宽度侵蚀等。
但是随着工艺尺寸的减小，STI应力效应也越来越明显，STI应力效应影响掺杂区的掺杂离子扩散，因而进一步加剧反向窄沟道效应（Inverse Narrow Width Effect，INWE）。由于反向窄沟道效应，半导体器件的阈值电压随着沟道宽度的减小而减小，导致半导体器件的一致性变差。
发明内容
鉴于上述问题，本申请的目的在于提供用于半导体器件的浅沟槽隔离结构及其制备方法，以减轻STI应力效应，从而抑制半导体器件的反向窄沟道效应（Inverse NarrowWidth Effect，INWE）。
根据本发明的一方面，提供一种浅沟槽隔离结构的制备方法，包括：在衬底上形成半导体层；形成一个或者多个沟槽，所述沟槽包括贯穿所述半导体层的上部和延伸至所述衬底内的下部；形成第二氧化层，所述第二氧化层覆盖所述沟槽下部的侧壁和所述沟槽底部；形成第一阻挡层，所述第一阻挡层覆盖所述第二氧化层以及所述沟槽上部的侧壁；形成第二阻挡层，所述第二阻挡层覆盖所述第一阻挡层；形成第三氧化层，所述第三氧化层覆盖所述第二阻挡层，并且填充所述沟槽。
可选地，采用快速热处理工艺在所述沟槽下部的侧壁和所述沟槽底部形成第二氧化层，其中，快速热处理工艺在氮气环境中进行。
可选地，采用沉积工艺形成所述第一阻挡层。
可选地，所述第一阻挡层为硼磷硅玻璃层。
可选地，还包括：对第一阻挡层进行离子注入。
可选地，还包括对所述沟槽的上部侧壁进行刻蚀，使得所述上部的尺寸大于所述下部的尺寸，以在所述上部的侧壁和所述下部的侧壁之间形成台阶面，所述第二氧化层还覆盖所述台阶面。
可选地，在形成所述第二阻挡层的过程中，覆盖所述沟槽上部侧壁、所述台阶面以及所述下部侧壁的第一阻挡层重新塑形，相对于所述沟槽的侧壁，所述第一阻挡层远离沟槽侧壁的一侧具有较平缓的表面。
可选地，所述衬底内具有一个或者多个掺杂区，每个所述掺杂区与相应的沟槽邻接。
可选地，所述半导体器件为MOS FET，一个或者多个所述掺杂区为所述MOS FET的阱区。
根据本发明的另一方面，提供一种浅沟槽隔离结构，包括：衬底；半导体层，位于所述衬底上；一个或者多个沟槽，所述沟槽包括贯穿所述半导体层的上部和延伸至所述衬底内的下部；第二氧化层，覆盖所述沟槽下部的侧壁和所述沟槽底部；第一阻挡层，所述第一阻挡层覆盖所述第二氧化层以及所述沟槽上部的侧壁；第二阻挡层，所述第二阻挡层覆盖所述第一阻挡层；第三氧化层，所述第三氧化层覆盖所述第二阻挡层，并且填充所述沟槽。
可选地，所述第一阻挡层为硼磷硅玻璃层。
可选地，所述上部的尺寸大于所述下部的尺寸，所述沟槽还包括连接所述上部侧壁和所述下部侧壁的台阶面，所述第二氧化层还覆盖所述台阶面。
可选地，相对于所述沟槽的侧壁，所述第一阻挡层远离所述沟槽侧壁的一侧具有较平缓的表面。
可选地，所述衬底内具有一个或者多个掺杂区，每个所述掺杂区与相应的沟槽邻接。
可选地，所述半导体器件为MOS FET，一个或者多个所述掺杂区为所述MOS FET的阱区。
本申请意想不到的技术效果是：
通过在沟槽下部的侧壁和沟槽底部形成第二氧化层，使得沟槽的下部顶角边缘圆弧化（corner rounding）。
通过在第二氧化层上和沟槽上部的侧壁形成第一阻挡层，以阻挡掺杂区中的掺杂离子向沟槽内部的结构扩散，从而抑制半导体器件的反向窄沟道效应，进一步改善半导体器件在不同沟道宽度下电性的一致性。
通过形成第一阻挡层，且第一阻挡层为硼磷硅玻璃，使得第一阻挡层本身具有一定的硼掺杂量，能够阻挡掺杂区中的掺杂离子向沟槽内部的结构扩散。
通过将第二氧化层的厚度设置为小于50埃，以防止过厚的第二氧化层产生较大的应力。
通过采用快速热处理（Rapid Thermal Processing，RTP）工艺在沟槽下部的侧壁和所述沟槽底部形成第二氧化层，快速热处理（Rapid Thermal Processing，RTP）工艺在氮气（N）环境中进行，以降低氧化含量，防止下部底部以及侧壁的第二氧化层生长速度过快，形成的第二氧化层的厚度过厚，进一步防止过厚的第二氧化层产生较大的应力。
通过沉积工艺形成第一阻挡层，沉积工艺形成的第一阻挡层不会在沟槽侧壁产生过大的应力，以防止过大的应力吸引掺杂区中的掺杂离子向沟槽内部的结构中扩散。
通过对第一阻挡层进行离子注入，使得第一阻挡层具有足够的掺杂浓度阻挡掺杂区中的掺杂离子向沟槽内部的结构扩散。
通过形成第一阻挡层，且第一阻挡层为硼磷硅玻璃层，硼磷硅玻璃在高温下具有一定的流动性，在采用沉积工艺形成第二阻挡层的过程中，覆盖沟槽上部的侧壁、台阶面以及下部的侧壁的第一阻挡层重新塑形，使得第一阻挡层远离沟槽侧壁的一侧具有较平缓的表面，以防止第二阻挡层在顶角处的厚度较大，进一步获得厚度均匀且开口较大的第二阻挡层，以防止后续向沟槽内填充第二氧化层过程中产生空洞。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了本申请实施例的用于半导体器件的浅沟槽结构的结构示意图；
图2a示出了本申请实施例在衬底的第一表面形成半导体层，并且形成从半导体层远离衬底的表面延伸至衬底内部的沟槽的结构示意图；
图2b示出了本申请实施例在沟槽的下部的侧壁、沟槽的底部以及沟槽的台阶面形成第二氧化层的结构示意图；
图2c示出了本申请实施例形成第一阻挡层的结构示意图；
图2d示出了本申请实施例形成第二阻挡层的结构示意图；
图2e示出了本申请实施例形成第三氧化层的结构示意图；
图2f示出了本申请实施例去除位于半导体层上方的第三氧化层、第二阻挡层以及第一阻挡层的结构示意图。
具体实施方式
以下将参照附图更详细地描述本申请。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
本申请可以各种形式呈现，以下将描述其中一些示例。
图1示出了本申请实施例的用于半导体器件的浅沟槽结构的结构示意图，其中，半导体器件例如为MOS FET，但并不以此为限。在一个优选的实施例中，半导体器件例如为N型MOS FET。
如图1所示，浅沟槽结构包括衬底101，位于衬底101表面的半导体层102，一个或者多个沟槽103，以及每个沟槽103内部的第一氧化层104、第一阻挡层105、第二阻挡层106以及第三氧化层107。
衬底101可以包括单层的半导体结构层，也可以包括多层层叠的半导体结构层，本实施例对此不做限制。本实施例中，半导体层102包括层叠的第一氧化层1021和第一氮化层1022，第一氧化层1021位于衬底101的表面。在其他实施例中，半导体层102还可以仅包括氮化层，或者多层氧化层和多层氮化层的复合半导体层，本实施例对此不做限制。
本实施例中，包括一个或者多个沟槽103，每个沟槽103从半导体层102远离衬底101的表面（具体为第一氮化层1022的表面）向着衬底101的方向延伸，贯穿半导体层102，延伸至衬底101内部。换言之，每个沟槽103包括贯穿第一氮化层1022和第一氧化层1021的上部103a，以及位于衬底101内部的下部103b，上部103a和下部103b连通。
其中，衬底101内部可以设置一个或者掺杂区101a，每个掺杂区101a与相应的沟槽103邻接。掺杂区101a例如为MOS FET的阱区。
在优选的实施例中，上部103的尺寸大于下部103b的尺寸，以在上部103a的侧壁和下部103b的侧壁之间形成台阶面103c，上部103a的侧壁和下部103b的侧壁经由台阶面103c连接，沟槽103的台阶面103c与下部103b侧壁连接处形成顶角103d。
第二氧化层104覆盖沟槽103下部103b的侧壁、沟槽103的底部以及连接沟槽103上部103a的侧壁和沟槽103下部103b侧壁的台阶面103c，第二氧化层104使得连接沟槽103下部103b和沟槽103台阶面103c的顶角103d边缘圆弧化（corner rounding）。第二氧化层104的厚度小于50埃，以防止过厚的第二氧化层104产生较大的应力。
第一阻挡层105覆盖第二氧化层104的表面以及沟槽103上部103a的侧壁，第一阻挡层105能够阻挡掺杂区101a中的掺杂离子向沟槽103内部的结构扩散，从而抑制半导体器件的反向窄沟道效应，进一步改善半导体器件的一致。相对于沟槽103的侧壁，第一阻挡层105远离沟槽103侧壁的一侧具有较平缓的表面。第一阻挡层105例如为硼磷硅玻璃（Boro-Phospho-Silicate-Glass，BPSG）层，第一阻挡层105的厚度小于500埃，具体为400埃～500埃。
第二阻挡层106覆盖第一阻挡层105的表面，第二阻挡层106例如为氮化硅层，厚度例如小于100埃。第三氧化层107覆盖第二阻挡层106的表面，并且填充沟槽103。
图2a至图2f示出了本申请实施例的浅沟隔离结构制备过程中各个阶段的截面示意图；
如图2a所示，在衬底101的第一表面形成半导体层102，并且形成从半导体层102远离衬底101的表面延伸至衬底101内部的沟槽103。
本实施例中，衬底101内部形成有一个或者多个掺杂区101a。衬底101可以包括单层的半导体结构层，也可以包括多层层叠的半导体结构层，本实施例对此不做限制。本实施例中，半导体层102包括层叠的第一氧化层1021和第一氮化层1022，第一氧化层1021位于衬底101的表面。在其他实施例中，半导体层102还可以仅包括氮化层，或者多层氧化层和多层氮化层的复合半导体层，本实施例对此不做限制。
该步骤中，例如采用沉积工艺，依次在衬底101的表面形成第一氧化层1021以及第一氮化层1022。接着，在第一氮化层1022远离第一氧化层1021的表面形成掩膜，采用光刻形成图案化的掩膜，然后经由图案化的掩膜依次对第一氮化层1022、第一氧化层1021以及至少部分的衬底101进行刻蚀，形成一个或者多个沟槽103，每个沟槽103从第一氮化层1022远离第一氧化层1021的表面向着衬底101的方向延伸，贯穿第一氮化层1022、第一氧化层1021，停止于衬底101的内部。于一实施例中，刻蚀例如采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等。其中，每个沟槽103包括贯穿半导体层102（第一氮化层1022和第一氧化层1021）的上部103a，以及位于衬底101内部的下部103b，上部103a和下部103b连通。进一步地，每个掺杂区101a与相应的沟槽103邻接。
接着，继续对沟槽103的上部103a侧壁进行刻蚀，以使得上部103的尺寸大于下部103b的尺寸，以在上部103a的侧壁和下部103b的侧壁之间形成台阶面103c，即上部103a的侧壁和下部103b的侧壁经由台阶面103c连接，沟槽103的台阶面103c与下部103b侧壁连接处形成顶角103d。于一实施例中，例如采用湿法刻蚀对沟槽103的上部103a侧壁进行刻蚀。
于一实施例中，掩膜可以为光致抗蚀剂掩膜，在形成沟槽103后，去除掩膜。
如图2b所示，在沟槽103的下部103b的侧壁、沟槽103的底部以及沟槽103的台阶面103c形成第二氧化层104。
该步骤中，采用快速热处理（Rapid Thermal Processing，RTP）工艺在沟槽103下部103b的侧壁、沟槽103的底部以及沟槽103的台阶面103c形成第二氧化层104。本实施例中，快速热处理（Rapid Thermal Processing，RTP）工艺在氮气（N）环境中进行，以降低氧化含量，防止沟槽103下部103b侧壁、沟槽103底部以及沟槽103台阶面103c的第二氧化层104生长速度过快，形成的第二氧化层104的厚度过厚。于一实施例中，第二氧化层104的厚度小于50埃。
本实施例在沟槽103的下部103b的侧壁、沟槽103的底部以及沟槽103的台阶面103c形成第二氧化层104，第二氧化层104使得连接沟槽103下部103b侧壁和沟槽103台阶面103c的顶角103d边缘圆弧化（corner rounding）。
进一步地，当第二氧化层104的厚度过厚时，第二氧化层104产生的应力急剧增大，应力的影响使得掺杂区101a内离子扩散呈数倍上升，掺杂区101a中离子浓度严重不足会加剧反向窄沟道效应（Inverse Narrow Width Effect，INWE）。本实施例将第二氧化层104的厚度设置为小于50埃，以防止过厚的第二氧化层104产生较大的应力。
如图2c所示，形成第一阻挡层105。
该步骤中，例如采用沉积工艺形成第一阻挡层105，第一阻挡层105覆盖半导体层102（具体为第一氮化层1022）的表面，沟槽103上部103a的侧壁，以及第二氧化层104的表面。于一实施例中，第一阻挡层105例如为硼磷硅玻璃（Boro-Phospho-Silicate-Glass，BPSG）层，第一阻挡层105的厚度小于500埃，具体为400埃～500埃。
本实施例中，经由沉积工艺形成第一阻挡层105，不会在沟槽103侧壁产生过大的应力，以防止过大的应力吸引掺杂区101a中的掺杂离子向沟槽103内部的结构（例如后续形成的第三氧化层107）中扩散。进一步地，沟槽103下部103b内表面的第二氧化层104产生的应力依然会吸引衬底101中部分的掺杂离子向沟槽103内部的结构扩散，导致掺杂区101a靠近沟槽103下部103b的一侧离子掺杂浓度不足。本实施例中，第二阻挡层107为硼磷硅玻璃，硼磷硅玻璃是一种掺硼的SiO2玻璃，其本身具有一定的硼掺杂量，能够阻挡掺杂区101a中的掺杂离子向沟槽103内部的结构扩散。
进一步地，当第一阻挡层105中离子掺杂浓度不足以阻挡掺杂区101a中的掺杂离子向沟槽103内部的结构扩散时，还可以对第一阻挡层105进行离子注入，使得第一阻挡层105具有足够的掺杂浓度。在一个具体的实施例中，掺杂区101a内例如掺杂硼离子，通过离子注入例如向第一阻挡层105中注入的离子类型为B/BF2等同族均可。
如图2d所示，形成第二阻挡层106。
该步骤中，例如采用沉积工艺形成第二阻挡层106，第二阻挡层106覆盖第一阻挡层105的表面。第二阻挡层106例如为氮化硅层，厚度例如小于100埃。
通常情况下，在沉积过程中，顶角（例如本实施例中沟槽103的台阶面103c与下部103b侧壁连接的顶角103d）处沉积速度相对于表面（例如本实施例中沟槽103的台阶面103c、沟槽103上部10a的侧壁、沟槽103下部103别的侧壁、底面等）处的沉积速度较快，导致顶角处的薄膜厚度会远远大于表面处的薄膜厚度，影响薄膜厚度的均匀性。本实施例中，第一阻挡层105为硼磷硅玻璃层，硼磷硅玻璃在高温下具有一定的流动性，在采用沉积工艺形成第二阻挡层106的过程中，顶角103d处的第一阻挡层105会有一部分向下流动，即在采用沉积工艺形成第二阻挡层106的过程中，覆盖沟槽103上部103a侧壁、台阶面103c以及下部103b侧壁的第一阻挡层105重新塑形，使得顶角103d相对弱化，使得第一阻挡层105远离沟槽103侧壁的一侧具有较平缓的表面，以防止第二阻挡层106在顶角103d处的厚度较大，进一步获得厚度均匀且开口较大的第二阻挡层106，以防止后续向沟槽103内填充第二氧化层108过程中产生空洞。
如图2e所示，形成第三氧化层107。
该步骤中，例如采用高密度等离子体（High Density Plasma,HDP）沉积工艺形成第三氧化层107。第三氧化层107位于第二阻挡层106表面，且填充沟槽103。
其中，第二阻挡层106作为形成第三氧化层107 的阻挡层，在形成第三氧化层107的过程中，位于半导体层102上方的第二阻挡层106会被消耗掉一部分。在一个具体的实施例中，位于半导体层102上方的第二阻挡层106被消耗掉80%～90%，位于半导体层102上方的第二阻挡层106剩余10埃左右。
如图2f所示，去除位于半导体层102上方的第三氧化层107、第二阻挡层106以及第一阻挡层105。
该步骤中，例如采用化学机械抛光（Chemical Mechanical Planarization，CMP）工艺去除第一氮化层1022上方的第三氧化层107、第二阻挡层106以及第一阻挡层105，暴露出第一氮化层1022。
本申请意想不到的技术效果是：
通过在沟槽下部的侧壁和沟槽底部形成第二氧化层，使得沟槽的下部顶角边缘圆弧化（corner rounding）。
通过在第二氧化层上和沟槽上部的侧壁形成第一阻挡层，以阻挡掺杂区中的掺杂离子向沟槽内部的结构扩散，从而抑制半导体器件的反向窄沟道效应，进一步改善半导体器件在不同沟道宽度下电性的一致性。
通过形成第一阻挡层，且第一阻挡层为硼磷硅玻璃，使得第一阻挡层本身具有一定的硼掺杂量，能够阻挡掺杂区中的掺杂离子向沟槽内部的结构扩散。
通过将第二氧化层的厚度设置为小于50埃，以防止过厚的第二氧化层产生较大的应力。
通过采用快速热处理（Rapid Thermal Processing，RTP）工艺在沟槽下部的侧壁和所述沟槽底部形成第二氧化层，快速热处理（Rapid Thermal Processing，RTP）工艺在氮气（N）环境中进行，以降低氧化含量，防止下部底部以及侧壁的第二氧化层生长速度过快，形成的第二氧化层的厚度过厚，进一步防止过厚的第二氧化层产生较大的应力。
通过沉积工艺形成第一阻挡层，沉积工艺形成的第一阻挡层不会在沟槽侧壁产生过大的应力，以防止过大的应力吸引掺杂区中的掺杂离子向沟槽内部的结构中扩散。
通过对第一阻挡层进行离子注入，使得第一阻挡层具有足够的掺杂浓度阻挡掺杂区中的掺杂离子向沟槽内部的结构扩散。
通过形成第一阻挡层，且第一阻挡层为硼磷硅玻璃层，硼磷硅玻璃在高温下具有一定的流动性，在采用沉积工艺形成第二阻挡层的过程中，覆盖沟槽上部的侧壁、台阶面以及下部的侧壁的第一阻挡层重新塑形，使得第一阻挡层远离沟槽侧壁的一侧具有较平缓的表面，以防止第二阻挡层在顶角处的厚度较大，进一步获得厚度均匀且开口较大的第二阻挡层，以防止后续向沟槽内填充第二氧化层过程中产生空洞。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。
Claims (15)
1.一种用于半导体器件的浅沟槽隔离结构的制备方法，包括：
在衬底上形成半导体层；
形成一个或者多个沟槽，所述沟槽包括贯穿所述半导体层的上部和延伸至所述衬底内的下部；
形成第二氧化层，所述第二氧化层覆盖所述沟槽下部的侧壁和所述沟槽底部；
形成第一阻挡层，所述第一阻挡层覆盖所述第二氧化层以及所述沟槽上部的侧壁；
形成第二阻挡层，所述第二阻挡层覆盖所述第一阻挡层；
形成第三氧化层，所述第三氧化层覆盖所述第二阻挡层，并且填充所述沟槽。
2.根据权利要求1所述的方法，其中，采用快速热处理工艺在所述沟槽下部的侧壁和所述沟槽底部形成第二氧化层，其中，快速热处理工艺在氮气环境中进行。
3.根据权利要求1所述的方法，其中，采用沉积工艺形成所述第一阻挡层。
4.根据权利要求1所述的方法，其中，所述第一阻挡层为硼磷硅玻璃层。
5.根据权利要求1所述的方法，其中，还包括：对第一阻挡层进行离子注入。
6.根据权利要求1所述的方法，其中，还包括对所述沟槽的上部侧壁进行刻蚀，以使得所述上部的尺寸大于所述下部的尺寸，以在所述上部的侧壁和所述下部的侧壁之间形成台阶面，所述第二氧化层还覆盖所述台阶面。
7.根据权利要求6所述的方法，其中，在形成所述第二阻挡层的过程中，覆盖所述沟槽上部侧壁、所述台阶面以及所述下部侧壁的第一阻挡层重新塑形，相对于所述沟槽的侧壁，所述第一阻挡层远离所述沟槽侧壁的一侧具有较平缓的表面。
8.根据权利要求1所述的方法，其中，所述衬底内具有一个或者多个掺杂区，每个所述掺杂区与相应的沟槽邻接。
9.根据权利要求8所述的方法，其中，所述半导体器件为MOS FET，一个或多个所述掺杂区是所述MOS FET的阱区。
10.一种用于半导体器件的浅沟槽隔离结构，包括：
衬底；
半导体层，位于所述衬底上；
一个或者多个沟槽，所述沟槽包括贯穿所述半导体层的上部和延伸至所述衬底内的下部；
第二氧化层，覆盖所述沟槽下部的侧壁和所述沟槽底部；
第一阻挡层，所述第一阻挡层覆盖所述第二氧化层以及所述沟槽上部的侧壁；
第二阻挡层，所述第二阻挡层覆盖所述第一阻挡层；
第三氧化层，所述第三氧化层覆盖所述第二阻挡层，并且填充所述沟槽。
11.根据权利要求10所述的浅沟槽隔离结构，其中，所述第一阻挡层为硼磷硅玻璃层。
12.根据权利要求10所述的浅沟槽隔离结构，其中，所述上部的尺寸大于所述下部的尺寸，所述沟槽还包括连接所述上部侧壁和所述下部侧壁的台阶面，所述第二氧化层还覆盖所述台阶面。
13.根据权利要求12所述的浅沟槽隔离结构，其中，相对于所述沟槽的侧壁，所述第一阻挡层远离所述沟槽侧壁的一侧具有较平缓的表面。
14.根据权利要求10所述的浅沟槽隔离结构，其中，所述衬底内具有一个或者多个掺杂区，每个所述掺杂区与相应的沟槽邻接。
15.根据权利要求14所述的浅沟槽隔离结构，其中，所述半导体器件为MOS FET，一个或多个所述掺杂区是所述MOS FET的阱区。
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