KR20160103424A - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 서로 다른 도전형 채널 영역을 가지는 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막 및 제2 소자분리막을 포함한다. 제1 소자분리막과 제2 소자분리막은 서로 다른 적층 구조를 가진다. 집적회로 소자를 제조하기 위하여 제1 핀형 활성 영역 및 제2 핀형 활성 영역을 형성한 후, 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막과 제2 핀형 활성 영역의 양 측벽을 덮는 제2 소자분리막을 형성한다. 제1 소자분리막 및 제2 소자분리막은 서로 다른 적층 구조를 가지도록 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 도전형이 서로 다른 채널 영역들에서 각각 독립적으로 캐리어 이동도를 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 도전형이 서로 다른 채널 영역들에서 각각 독립적으로 캐리어 이동도를 향상시킬 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판의 제1 영역에 형성되고 제1 도전형 채널 영역을 가지는 제1 핀형 활성 영역과, 상기 제1 핀형 활성 영역의 하부에서 상기 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막과, 상기 기판의 제2 영역에 형성되고 제2 도전형 채널 영역을 가지는 제2 핀형 활성 영역과, 상기 제2 핀형 활성 영역의 하부에서 상기 제2 핀형 활성 영역의 양 측벽을 덮는 제2 소자분리막을 포함하고, 상기 제1 소자분리막과 상기 제2 소자분리막은 서로 다른 적층 구조를 가진다.
상기 제1 핀형 활성 영역은 상기 제1 영역에 형성된 제1 트렌치에 의해 한정될 수 있다. 그리고, 상기 제1 소자분리막은 상기 제1 트렌치 내에서 상기 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와, 상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막을 포함할 수 있다.
상기 제1 절연 라이너는 제1 산화막으로 이루어지고, 상기 제1 매립 절연막은 제2 산화막으로 이루어질 수 있다.
상기 제2 핀형 활성 영역은 상기 제2 영역에 형성된 제2 트렌치에 의해 한정될 수 있다. 그리고, 상기 제2 소자분리막은 상기 제2 트렌치 내에서 상기 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너와, 상기 제2 절연 라이너를 사이에 두고 상기 제2 핀형 활성 영역의 측벽을 덮는 제3 절연 라이너와, 상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 포함할 수 있다.
상기 제2 절연 라이너는 제3 산화막으로 이루어지고, 상기 제3 절연 라이너는 폴리실리콘막 또는 질화막으로 이루어지고, 상기 제2 매립 절연막은 제4 산화막으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 도전형 채널 영역을 가지고 기판의 제1 영역에서 일직선상에 형성되어 있는 한 쌍의 제1 핀형 활성 영역과, 상기 한 쌍의 제1 핀형 활성 영역의 하부에서 상기 한 쌍의 제1 핀형 활성 영역의 양 측벽을 덮는 저레벨 제1 소자분리막과, 상기 한 쌍의 제1 핀형 활성 영역의 사이를 가로지르는 고레벨 제1 소자분리막과, 제2 도전형 채널 영역을 가지고 상기 기판의 제2 영역에서 일직선상에 형성되어 있는 한 쌍의 제2 핀형 활성 영역과, 상기 한 쌍의 제2 핀형 활성 영역의 하부에서 상기 한 쌍의 제2 핀형 활성 영역의 양 측벽을 덮는 저레벨 제2 소자분리막과, 상기 한 쌍의 제2 핀형 활성 영역의 사이를 가로지르는 고레벨 제2 소자분리막을 포함하고, 상기 저레벨 제1 소자분리막과 상기 저레벨 제2 소자분리막은 서로 다른 적층 구조를 가지고, 상기 고레벨 제1 소자분리막과 상기 고레벨 제2 소자분리막은 서로 다른 적층 구조를 가진다.
상기 한 쌍의 제1 핀형 활성 영역 중 적어도 하나의 제1 핀형 활성 영역은 상기 제1 영역에 형성된 제1 트렌치에 의해 한정되고, 상기 한 쌍의 제2 핀형 활성 영역 중 적어도 하나의 제2 핀형 활성 영역은 상기 제2 영역에 형성된 제2 트렌치에 의해 한정될 수 있다. 상기 저레벨 제1 소자분리막은 상기 적어도 하나의 제1 핀형 활성 영역에 접하는 제1 절연 라이너와, 상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막을 포함하고, 상기 저레벨 제2 소자분리막은 상기 적어도 하나의 제2 핀형 활성 영역에 접하는 제2 절연 라이너와, 상기 제2 절연 라이너를 사이에 두고 상기 적어도 하나의 제2 핀형 활성 영역의 측벽을 덮는 제3 절연 라이너와, 상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 포함할 수 있다.
상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 사이에 있는 제1 핀 분리 영역에 형성되고, 상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 사이에 있는 제2 핀 분리 영역에 형성될 수 있다. 상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역에 접하는 제1 절연 라이너와, 상기 제1 절연 라이너의 위에 형성된 제1 매립 절연막과, 상기 제1 매립 절연막의 위에서 상기 제1 절연 라이너 및 상기 제1 매립 절연막에 접하는 제1 상부 매립막을 포함할 수 있다. 상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역에 접하는 제2 절연 라이너와, 상기 제2 절연 라이너를 사이에 두고 상기 한 쌍의 제2 핀형 활성 영역의 측벽을 덮는 제3 절연 라이너와, 상기 제3 절연 라이너의 위에 형성된 제2 매립 절연막과, 상기 제2 매립 절연막의 위에서 상기 제2 절연 라이너, 상기 제3 절연 라이너, 및 상기 제2 매립 절연막에 접하는 제2 상부 매립막을 포함할 수 있다.
상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 사이에 형성된 제1 핀 분리 트렌치 내부와, 상기 제1 핀 분리 트렌치의 폭보다 더 큰 폭을 가지고 상기 제1 핀 분리 트렌치의 상부에서 상기 제1 핀 분리 트렌치와 연통하는 제1 상부 트렌치 내부를 채우도록 형성될 수 있다. 상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 사이에 형성된 제2 핀 분리 트렌치 내부와, 상기 제2 핀 분리 트렌치의 폭보다 더 큰 폭을 가지고 상기 제2 핀 분리 트렌치의 상부에서 상기 제2 핀 분리 트렌치와 연통하는 제2 상부 트렌치 내부를 채우도록 형성될 수 있다.
상기 고레벨 제1 소자분리막은 상기 제1 핀 분리 트렌치 내에서 상기 한 쌍의 제1 핀형 활성 영역에 접하는 제1 산화막과, 상기 제1 산화막 위에서 상기 제1 핀 분리 트렌치를 채우는 제2 산화막과, 상기 제1 상부 트렌치 내에 형성되고 상기 제1 산화막 및 상기 제2 산화막에 접하는 제3 산화막을 포함할 수 있다. 상기 제3 산화막은 상기 제1 핀 분리 트렌치의 폭보다 더 큰 폭을 가질 수 있다.
상기 고레벨 제2 소자분리막은 상기 제2 핀 분리 트렌치 내에서 상기 한 쌍의 제2 핀형 활성 영역의 측벽에 접하는 제4 산화막과,상기 제4 산화막 위에서 상기 제2 핀 분리 트렌치를 채우는 제5 산화막과, 상기 제2 핀 분리 트렌치 내에서 상기 제4 산화막과 상기 제5 산화막과의 사이에 개재되고, 상기 제4 산화막 및 상기 제5 산화막과는 다른 물질로 이루어지는 절연 라이너와, 상기 제2 상부 트렌치 내에 형성되고 상기 제4 산화막, 상기 절연 라이너, 및 상기 제5 산화막에 접하는 제6 산화막을 포함할 수 있다. 상기 절연 라이너는 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 상기 제6 산화막은 상기 제2 핀 분리 트렌치의 폭보다 더 큰 폭을 가질 수 있다.
상기 저레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가지고, 상기 저레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가질 수 있다. 상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지고, 상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가질 수 있다. 또는, 상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면과 동일한 레벨의 상면을 가지고, 상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 상면과 동일한 레벨의 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제1 핀형 활성 영역 위에서 상기 한 쌍의 제1 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제1 노말 게이트와, 상기 고레벨 제1 소자분리막 위에서 상기 적어도 하나의 제1 노말 게이트와 평행하게 연장되는 제1 더미 게이트를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제1 핀형 활성 영역 중 적어도 하나의 제1 핀형 활성 영역에 형성되고 상기 고레벨 제1 소자분리막의 일부와 수직으로 오버랩되는 소스/드레인 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제2 핀형 활성 영역 위에서 상기 한 쌍의 제2 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제2 노말 게이트와, 상기 고레벨 제2 소자분리막 위에서 상기 적어도 하나의 제2 노말 게이트와 평행하게 연장되는 제2 더미 게이트를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제2 핀형 활성 영역 중 적어도 하나의 제2 핀형 활성 영역에 형성되고 상기 고레벨 제2 소자분리막의 일부와 수직으로 오버랩되는 소스/드레인 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 제1 영역에 배치되고 제1 도전형 채널 영역을 가지는 제1 핀형 활성 영역과 상기 기판의 제2 영역에 배치되고 제2 도전형 채널 영역을 가지는 제2 핀형 활성 영역을 형성한다. 상기 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막과 상기 제2 핀형 활성 영역의 양 측벽을 덮는 제2 소자분리막을 형성하되, 상기 제1 소자분리막과 상기 제2 소자분리막이 서로 다른 적층 구조를 가지도록 상기 제1 소자분리막 및 상기 제2 소자분리막을 형성한다.
상기 제1 소자분리막 및 상기 제2 소자분리막을 형성하는 단계는 상기 제1 영역에서 상기 제1 핀형 활성 영역을 한정하는 제1 트렌치와 상기 제2 영역에서 상기 제2 핀형 활성 영역을 한정하는 제2 트렌치를 형성하는 단계와, 상기 제1 트렌치 내에서 상기 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와, 상기 제2 트렌치 내에서 상기 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너를 형성하는 단계와, 상기 제2 영역에서 상기 제2 트렌치 내에 상기 제2 절연 라이너를 덮는 제3 절연 라이너를 형성하는 단계와, 상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막과 상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 형성하는 단계를 포함할 수 있다.
상기 제1 절연 라이너 및 상기 제2 절연 라이너는 각각 ISSG (in-situ steam generation) 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정을 이용하여 형성되고, 상기 제1 매립 절연막 및 상기 제2 매립 절연막은 각각 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다.
상기 제1 절연 라이너 및 상기 제2 절연 라이너는 산화막으로 형성되고, 상기 제3 절연 라이너는 폴리실리콘막 또는 질화막으로 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 제1 영역에서 제1 방향을 따라 일직선상에 배치되고 제1 도전형 채널 영역을 가지는 한 쌍의 제1 핀형 활성 영역과, 상기 기판의 제2 영역에서 상기 제1 방향을 따라 일직선상에 배치되고 제2 도전형 채널 영역을 가지는 한 쌍의 제2 핀형 활성 영역을 형성한다. 상기 한 쌍의 제1 핀형 활성 영역의 하부에서 상기 한 쌍의 제1 핀형 활성 영역의 양 측벽을 덮는 저레벨 제1 소자분리막과, 상기 한 쌍의 제2 핀형 활성 영역의 하부에서 상기 한 쌍의 제2 핀형 활성 영역의 양 측벽을 덮는 저레벨 제2 소자분리막을 형성하되, 상기 저레벨 제1 소자분리막과 상기 저레벨 제2 소자분리막이 서로 다른 적층 구조를 가지도록 상기 저레벨 제1 소자분리막 및 상기 저레벨 제2 소자분리막을 형성한다. 상기 한 쌍의 제1 핀형 활성 영역의 사이를 가로지르는 고레벨 제1 소자분리막과 상기 한 쌍의 제2 핀형 활성 영역의 사이를 가로지르는 고레벨 제2 소자분리막을 형성하되, 상기 고레벨 제1 소자분리막과 상기 고레벨 제2 소자분리막이 서로 다른 적층 구조를 가지도록 상기 고레벨 제1 소자분리막 및 상기 고레벨 제2 소자분리막을 형성한다.
상기 저레벨 제1 소자분리막 및 상기 저레벨 제2 소자분리막을 형성하는 단계는 상기 제1 영역에서 상기 제1 방향을 따라 연장되는 제1 트렌치와 상기 제2 영역에서 상기 제1 방향을 따라 연장되는 제2 트렌치를 형성하는 단계와, 상기 제1 트렌치 내에서 상기 한 쌍의 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와, 상기 제2 트렌치 내에서 상기 한 쌍의 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너를 형성하는 단계와, 상기 제2 트렌치 내에서 상기 제2 절연 라이너를 덮는 제3 절연 라이너를 형성하는 단계와, 상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막과 상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 형성하는 단계를 포함할 수 있다.
상기 고레벨 제1 소자분리막 및 상기 고레벨 제2 소자분리막을 형성하는 단계는 상기 제1 영역에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제1 핀 분리 트렌치와, 상기 제2 영역에서 상기 제2 방향으로 연장되는 제2 핀 분리 트렌치를 형성하는 단계와, 상기 제1 핀 분리 트렌치 내에서 상기 한 쌍의 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와, 상기 제2 핀 분리 트렌치 내에서 상기 한 쌍의 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너를 형성하는 단계와, 상기 제2 핀 분리 트렌치 내에서 상기 제2 절연 라이너를 덮는 제3 절연 라이너를 형성하는 단계와, 상기 제1 절연 라이너 위에서 상기 제1 핀 분리 트렌치를 채우는 제1 매립 절연막과 상기 제3 절연 라이너 위에서 상기 제2 핀 분리 트렌치를 채우는 제2 매립 절연막을 형성하는 단계와, 상기 한 쌍의 제1 핀형 활성 영역 각각의 일부를 제거하여, 상기 제1 핀 분리 트렌치에 연통하고 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 낮은 레벨의 저면을 가지는 제1 상부 트렌치를 형성하는 단계와, 상기 한 쌍의 제2 핀형 활성 영역의 일부를 제거하여, 상기 제2 핀 분리 트렌치에 연통하고 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 낮은 레벨의 저면을 가지는 제2 상부 트렌치를 형성하는 단계와, 상기 제1 상부 트렌치를 채우는 제1 상부 매립막과 상기 제2 상부 트렌치를 채우는 제2 상부 매립막을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 상부 매립막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지도록 형성되고, 상기 제2 상부 매립막은 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지도록 형성될 수 있다.
상기 제1 절연 라이너 및 상기 제2 절연 라이너를 형성하는 단계는 산화막을 형성하는 단계를 포함하고, 상기 제3 절연 라이너를 형성하는 단계는 폴리실리콘막 또는 질화막을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법은 상기 한 쌍의 제1 핀형 활성 영역 위에서 상기 한 쌍의 제1 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제1 노말 게이트와, 상기 고레벨 제1 소자분리막 위에서 상기 적어도 하나의 제1 노말 게이트와 평행하게 연장되는 제1 더미 게이트를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법은 상기 한 쌍의 제2 핀형 활성 영역 위에서 상기 한 쌍의 제2 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제2 노말 게이트와, 상기 고레벨 제2 소자분리막 위에서 상기 적어도 하나의 제2 노말 게이트와 평행하게 연장되는 제2 더미 게이트를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 서로 다른 도전형의 채널 영역을 포함하는 제1 영역 및 제2 영역에서 서로 다른 적층 구조를 가지는 소자분리막을 포함한다. 이에 따라, 도전형이 서로 다른 채널 영역들을 가지는 서로 다른 영역에서 캐리어 이동도를 독립적으로 향상시킬 수 있다. 또한, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 서로 다른 도전형의 채널 영역을 포함하는 제1 영역 및 제2 영역에서 서로 다른 구조를 가지는 소자분리막들을 단순화된 공정에 의해 형성함으로써, 상기 제1 영역 및 제2 영역 상에 형성되는 복수의 채널 영역의 도전형에 따라 독립적으로 캐리어 이동도를 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 1a는 집적회로 소자의 주요 구성을 도시한 사시도이고, 도 1b는 도 1a의 1B - 1B' 선 단면도이다.
도 2a 내지 도 2e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 2a는 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 2b는 도 2a의 2B - 2B' 선 단면도이고, 도 2c는 도 2a의 2C - 2C' 선 단면도이고, 도 2d는 도 2a의 2D - 2D' 선 단면도이고, 도 2e는 도 2a의 2E - 2E' 선 단면도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 단면도들이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 단면도들이다.
도 5a 내지 도 5i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 16b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 6a, 도 7a, ..., 및 도 16a는 각각 도 2a의 2B - 2B' 선 단면의 일부 및 2D - 2D' 선 단면의 일부에 대응하는 부분들의 단면도이고, 도 6b, 도 7b, ..., 및 도 16b는 각각 도 2a의 2E - 2E' 선 단면의 일부 및 2B - 2B' 선 단면의 다른 일부에 대응하는 부분들의 단면도이다.
도 17은 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
도 1a 및 도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 1a는 집적회로 소자(100)의 주요 구성을 도시한 사시도이고, 도 1b는 도 1a의 1B - 1B' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 포함한다. 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II)은 상기 기판(110)의 서로 다른 영역들을 지칭하는 것으로, 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 예를 들면, 상기 제1 영역(I)은 NMOS 영역이고, 상기 제2 영역(II)은 PMOS 영역일 수 있다.
상기 기판(110)의 제1 영역(I)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 제1 도전형 채널 영역(CH1)을 가질 수 있다. 상기 복수의 제1 핀형 활성 영역(F1)은 각각 상기 제1 도전형 채널 영역(CH1)의 하부에서 양 측벽이 제1 소자분리막(120)으로 덮여 있다.
상기 기판(110)의 제2 영역(II)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 제2 도전형 채널 영역(CH2)을 가질 수 있다. 상기 복수의 제2 핀형 활성 영역(F2)은 각각 상기 제2 도전형 채널 영역(CH2)의 하부에서 양 측벽이 제2 소자분리막(130)으로 덮여 있다.
도 1a 및 도 1b에는 제1 영역(I)에 2 개의 제1 핀형 활성 영역(F1)이 형성되고 제2 영역(II)에 2 개의 제2 핀형 활성 영역(F2)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 1 개 또는 3 개 이상의 핀형 활성 영역이 형성될 수도 있다.
상기 제1 소자분리막(120)과 상기 제2 소자분리막(130)은 서로 다른 적층 구조를 가진다.
상기 제1 소자분리막(120)은 상기 제1 핀형 활성 영역(F1)을 한정하는 제1 트렌치(T1)의 적어도 일부를 채우도록 형성될 수 있다. 상기 제1 소자분리막(120)은 상기 제1 트렌치(T1)의 내벽으로부터 차례로 적층된 제1 절연 라이너(122) 및 제1 매립 절연막(126)을 포함할 수 있다. 상기 제1 절연 라이너(122)는 상기 제1 핀형 활성 영역(F1)의 측벽에 접하도록 형성될 수 있다. 상기 제1 매립 절연막(126)은 상기 제1 절연 라이너(122)를 사이에 두고 상기 제1 핀형 활성 영역(F1)의 측벽을 덮고, 상기 제1 트렌치(T1) 내부를 채울 수 있다.
상기 제1 절연 라이너(122)는 제1 산화막으로 이루어지고, 상기 제1 매립 절연막(126)은 제2 산화막으로 이루어질 수 있다. 상기 제1 산화막 및 상기 제2 산화막은 서로 다른 방법으로 얻어지는 산화막일 수 있다.
일부 실시예들에서, 상기 제1 절연 라이너(122)는 상기 제1 핀형 활성 영역(F1)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, ISSG (in-situ steam generation) 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정을 이용하여 상기 제1 절연 라이너(122)를 구성하는 제1 산화막을 형성할 수 있다. 일부 실시예들에서, 상기 제1 절연 라이너(122)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 제1 매립 절연막(126)을 구성하는 제2 산화막은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 매립 절연막(126)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 매립 절연막(126)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 제2 소자분리막(130)은 상기 제2 핀형 활성 영역(F2)을 한정하는 제2 트렌치(T2)의 적어도 일부를 채우도록 형성될 수 있다. 상기 제2 소자분리막(130)은 상기 제2 트렌치(T2)의 내벽으로부터 차례로 적층된 제2 절연 라이너(132), 제3 절연 라이너(134) 및 제2 매립 절연막(136)을 포함할 수 있다. 상기 제2 절연 라이너(132)는 상기 제2 핀형 활성 영역(F2)의 측벽에 접하도록 형성될 수 있다. 상기 제3 절연 라이너(134)는 상기 제2 절연 라이너(132)를 사이에 두고 상기 제2 핀형 활성 영역(F2)의 측벽을 덮도록 형성될 수 있다. 상기 제2 매립 절연막(136)은 상기 제2 절연 라이너(132) 및 상기 제3 절연 라이너(134)를 사이에 두고 상기 제2 핀형 활성 영역(F2)의 측벽을 덮도록 형성될 수 있다. 상기 제2 절연 라이너(132)는 제3 산화막으로 이루어질 수 있다. 상기 제3 절연 라이너(134)는 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 상기 제2 매립 절연막(136)은 제4 산화막으로 이루어질 수 있다.
상기 제2 절연 라이너(132)를 구성하는 상기 제3 산화막은 상기 제2 핀형 활성 영역(F2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, ISSG 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정을 이용하여 상기 제2 절연 라이너(132)를 구성하는 상기 제3 산화막을 형성할 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(132)를 구성하는 상기 제3 산화막은 상기 제1 절연 라이너(122)를 구성하는 제1 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 라이너(132)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제3 절연 라이너(134)는 상기 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에 스트레스(stress)를 도입함으로써 상기 제2 도전형 채널 영역(CH2)에서의 캐리어 이동도(mobility)을 개선하는 역할을 할 수 있다. 예를 들면, 상기 제2 도전형 채널 영역(CH2)이 PMOS 소자의 일부를 구성하는 경우, 상기 제3 절연 라이너(134)에 의해 상기 제2 도전형 채널 영역(CH2)에 압축 스트레스가 도입될 수 있다. 일부 실시예들에서, 상기 제3 절연 라이너(134)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 제2 매립 절연막(136)을 구성하는 제4 산화막은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)은 FCVD 공정 또는 스핀 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 매립 절연막(136)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)을 구성하는 제4 산화막은 상기 제1 매립 절연막(126)을 구성하는 제2 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다.
상기 기판(110)의 제1 영역(I) 상에서 상기 복수의 제1 핀형 활성 영역(F1) 및 상기 제1 소자분리막(120) 위에는 상기 복수의 제1 핀형 활성 영역(F1) 각각의 양 측벽 및 상면을 덮는 제1 게이트 절연막(142) 및 제1 게이트(152)가 형성되어 있다. 상기 제1 게이트 절연막(142) 및 상기 제1 게이트(152)는 상기 복수의 제1 핀형 활성 영역(F1)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II)에는 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 깊이보다 더 큰 깊이를 가지는 딥 트렌치(DT)가 형성될 수 있다. 일부 실시예들에서, 상기 딥 트렌치(DT)는 상기 제1 영역(I) 및 상기 제2 영역(II) 각각의 에지 영역, 또는 상기 제1 영역(I)과 상기 제2 영역(II)과의 사이의 영역에 형성될 수 있다.
상기 딥 트렌치(DT) 내부는 소자 영역간 분리용 절연막(112)으로 채워질 수 있다. 상기 소자 영역간 분리용 절연막(112)은 제5 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제5 산화막은 코팅 공정 또는 증착 공정에 의해 형성된 막으로서, 상기 제1 및 제2 소자분리막(120, 130)을 구성하는 제1 및 제2 매립 절연막(126, 136)과는 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 매립 절연막(126, 136)을 구성하는 제2 및 제4 산화막은 각각 FSG로 이루어지고, 상기 소자 영역간 분리용 절연막(112)을 구성하는 제5 산화막은 USG로 이루어질 수 있다.
상기 기판(110)의 제2 영역(II) 상에서 상기 복수의 제2 핀형 활성 영역(F2) 및 상기 제2 소자분리막(130) 위에는 상기 복수의 제2 핀형 활성 영역(F2) 각각의 양 측벽 및 상면을 덮는 제2 게이트 절연막(144) 및 제2 게이트(154)가 형성되어 있다. 상기 제2 게이트 절연막(144) 및 상기 제2 게이트(154)는 상기 복수의 제2 핀형 활성 영역(F2)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
도 1a에서, 상기 제1 및 제2 게이트 절연막(142, 144)은 각각 상기 제1 및 게2 게이트(152, 154)의 저면을 덮는 것으로 예시되었으나, 본 발명의 기술적 사상이 도 1a에 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 제1 및 제2 게이트 절연막(142, 144)은 각각 상기 제1 및 제2 게이트(152, 154)의 저면 및 양 측벽을 덮도록 형성될 수도 있다.
상기 제1 및 제2 게이트 절연막(142, 144)은 각각 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(142, 144)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 제1 및 제2 게이트 절연막(142, 144)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)은 서로 동일한 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)은 서로 다른 구조를 가질 수 있다.
상기 제1 및 제2 게이트(152, 154)는 각각 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트(152, 154)는 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 제1 게이트(152) 및 상기 제2 게이트(154)는 서로 다른 구성을 가질 수 있다.
상기 기판(110)의 제1 영역(I) 상에서, 상기 제1 핀형 활성 영역(F1) 중 상기 제1 게이트(152)의 양 측에는 제1 소스/드레인 영역(162)이 형성되어 있다. 상기 기판(110)의 제2 영역(II) 상에서, 상기 제2 핀형 활성 영역(F2) 중 상기 제2 게이트(154)의 양 측에는 제2 소스/드레인 영역(164)이 형성되어 있다.
도시하지는 않았으나, 상기 제1 및 제2 소스/드레인 영역(162, 164)은 각각 상기 제1 및 제2 핀형 활성 영역(F1, F2)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(162, 164)은 각각 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 상기 제1 소스/드레인 영역(162) 및 상기 제2 소스/드레인 영역(164)은 서로 다른 구성을 가질 수 있다.
도 1a 및 도 1b를 참조하여 설명한 집적회로 소자(100)에서, 제2 영역(II)에서는 제2 소자분리막(130)에 제3 절연 라이너(134)를 포함하는 반면, 제1 영역(I)에서는 제1 소자분리막(120)에 제3 절연 라이너(134)를 포함하지 않는다. 이에 따라 상기 제1 소자분리막(120)에서 제1 절연 라이너(122)와 제1 매립 절연막(126)이 직접 접할 수 있고, 상기 제1 매립 절연막(126)은 상기 제1 절연 라이너(122)을 사이에 두고 제1 핀형 활성 영역(F1)과 비교적 근접한 위치에 배치될 수 있다. 따라서, 상기 제1 매립 절연막(126)이 형성된 후, 후속의 다양한 공정들에서 상기 제1 매립 절연막(126)이 열처리될 때, 상기 제1 매립 절연막(126)의 수축(shrinkage)으로 인해 야기되는 스트레스가 상기 제1 핀형 활성 영역(F1)에 비교적 쉽게 전달되어 상기 제1 핀형 활성 영역(F1)의 제1 도전형 채널 영역(CH1)에 인장 스트레스가 비교적 강하게 인가될 수 있다. 그 결과, 상기 제1 영역(I)에 NMOS 트랜지스터를 구현할 때, 상기 NMOS 트랜지스터의 퍼포먼스가 향상될 수 있다.
상기 제2 영역(II)에 형성된 제2 소자분리막(130)에서 상기 제2 절연 라이너(132)와 상기 제2 매립 절연막(136)과의 사이에 배리어(barrier) 역할을 하는 상기 제3 절연 라이너(134)를 포함함으로써, 상기 제2 매립 절연막(136)으로 인하여 상기 제2 핀형 활성 영역(F2)의 제2 도전형 채널 영역(CH2)에서 야기될 수 있는 인장 스트레스를 상기 제3 절연 라이너(134)에 의해 최소화할 수 있다. 상기 제2 도전형 채널 영역(CH2)에 압축 스트레스가 도입될 수 있도록 상기 제3 절연 라이너(134)를 폴리실리콘막 또는 질화막으로 형성함으로써, 상기 제2 영역(II)에서 상기 제3 절연 라이너(134)를 이용하여 상기 제2 도전형 채널 영역(CH2)에 압축 스트레스를 도입할 수 있다. 이에 따라, 상기 제2 도전형 채널 영역(CH2)에서의 캐리어 이동도를 개선할 수 있다.
도 2a 내지 도 2e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 2a는 집적회로 소자(200)의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 2b는 도 2a의 2B - 2B' 선 단면도이고, 도 2c는 도 2a의 2C - 2C' 선 단면도이고, 도 2d는 도 2a의 2D - 2D' 선 단면도이고, 도 2e는 도 2a의 2E - 2E' 선 단면도이다. 도 2a 내지 도 2e에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2a 내지 도 2e를 참조하면, 집적회로 소자(200)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다.
상기 기판(110)의 제1 영역(I)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 제1 핀형 활성 영역(F1A, F1B)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)은 제1 도전형 채널 영역(CHA)을 가질 수 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)은 각각 상기 제1 도전형 채널 영역(CHA)의 하부에서 양 측벽이 제1 소자분리막(220A)으로 덮여 있다.
상기 기판(110)의 제2 영역(II)으로부터 제1 방향 (Z 방향)으로 복수의 제2 핀형 활성 영역(F2A, F2B)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)은 제2 도전형 채널 영역(CHB)을 가질 수 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)은 각각 상기 제2 도전형 채널 영역(CHB)의 하부에서 양 측벽이 제2 소자분리막(230A)으로 덮여 있다.
상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)은 기판(110) 상에서 X 방향을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 제1 핀형 활성 영역(F1A)과 상기 복수의 제1 핀형 활성 영역(F1B)은 이들의 연장 방향에서 제1 핀 분리 영역(FS1)을 사이에 두고 서로 이격되어 있다. 그리고, 상기 복수의 제2 핀형 활성 영역(F2A)과 상기 복수의 제2 핀형 활성 영역(F2B)은 이들의 연장 방향에서 제2 핀 분리 영역(FS2)을 사이에 두고 서로 이격되어 있다. 일부 실시예들에서, 상기 제1 핀 분리 영역(FS1) 및 제2 핀 분리 영역(FS2)은 상호 연결될 수 있다. 다른 일부 실시예들에서, 상기 제1 핀 분리 영역(FS1) 및 제2 핀 분리 영역(FS2)은 서로 이격될 수 있다.
도 2a에는 제1 핀형 활성 영역(F1A, F1B) 및 제2 핀형 활성 영역(F2A, F2B)이 각각 4 개 씩 형성되어 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 제1 핀형 활성 영역(F1A, F1B) 및 제2 핀형 활성 영역(F2A, F2B)이 각각 1 개 또는 5 개 이상 형성될 수도 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에는 복수의 노말(normal) 게이트(NG1, NG2)와 더미(dummy) 게이트(DG1, DG2)가 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다. 상기 더미 게이트(DG1, DG2)는 상기 제1 및 제2 핀 분리 영역(FS1, FS2)에 배치될 수 있다.
상기 집적회로 소자(200)에서 상기 기판(110)의 제1 영역(I) 상에는 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 사이에 절연 영역을 제공하는 제1 소자분리막(220A, 220B)이 형성되어 있다. 상기 제1 소자분리막(220A, 220B)은 저레벨 제1 소자분리막(220A)(도 2b 참조) 및 고레벨 제1 소자분리막(220B)(도 2a 및 도 2d 참조)을 포함한다.
상기 저레벨 제1 소자분리막(220A)은 제1 영역(I)에서 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 단축 방향 (도 2a에서 Y 방향)을 따라 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 사이의 영역에 배치되고 상기 복수의 제1 핀형 활성 영역(F1A, F1B)과 평행한 방향으로 연장되며, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨보다 더 낮은 레벨의 상면을 가질 수 있다. 상기 저레벨 제1 소자분리막(220A)은 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 사이에서 이들과 평행하게 연장되도록 형성된 제1 트렌치(T1)의 내부를 채우도록 형성될 수 있다. 상기 저레벨 제1 소자분리막(220A)은 도 1a 및 도 1b에 예시한 제1 소자분리막(120)과 같이, 제1 영역(I)에 형성된 제1 트렌치(T1)의 내벽으로부터 차례로 적층된 제1 절연 라이너(122) 및 제1 매립 절연막(126)을 포함할 수 있다.
도 2a에 예시한 바와 같이, 상기 고레벨 제1 소자분리막(220B)은 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 장축 방향 (도 2a에서 X 방향)에서 서로 이웃하는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이의 영역에 배치되고, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)과 교차하는 방향으로 연장된다.
도 2d에 예시한 바와 같이, 상기 고레벨 제1 소자분리막(220B)은 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨보다 더 높은 레벨의 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 2d에 예시한 바에 한정되는 것은 아니며, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨과 동일한 레벨의 상면을 가질 수도 있다. 이에 대하여, 도 3a 및 도 3b를 참조하여 후술한다.
도 2d에 예시한 바와 같이, 상기 고레벨 제1 소자분리막(220B)은 일직선 상에서 서로 이웃하는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이에 있는 제1 핀 분리 영역(FS1)에서 상기 복수의 노말 게이트(NG1) 및 더미 게이트(DG1)와 평행한 방향으로 연장되도록 형성되는 핀 분리 트렌치(T3)의 내부와, 상기 핀 분리 트렌치(T3)에 연통되도록 상기 핀 분리 트렌치(T3)의 상부에 형성되고 상기 핀 분리 트렌치(T3)보다 더 큰 폭을 가지는 상부 트렌치(T4)의 내부를 각각 채우도록 형성될 수 있다. 상기 고레벨 제1 소자분리막(220B)은 도 1a 및 도 1b에 예시한 제1 소자분리막(120)과 유사하게, 제1 영역(I)에 형성된 상기 핀 분리 트렌치(T3)의 내벽으로부터 차례로 적층된 제1 절연 라이너(122) 및 제1 매립 절연막(126)을 포함할 수 있다. 단, 상기 고레벨 제1 소자분리막(220B)은 상기 상부 트렌치(T4) 내에 형성된 제1 상부 매립막(228)을 더 포함할 수 있다. 상기 제1 상부 매립막(228)은 상기 제1 매립 절연막(126) 위에서 상기 제1 절연 라이너(122) 및 제1 매립 절연막(126)에 접하도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 상부 매립막(228)은 코팅 공정 또는 증착 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 상부 매립막(228)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
도 2a에 예시한 바와 같이, 상기 고레벨 제1 소자분리막(220B) 및 상기 더미 게이트(DG1)가 일대일 대응하도록 1 개의 고레벨 제1 소자분리막(220B) 위에는 1 개의 더미 게이트(DG1)가 형성될 수 있다. 상기 더미 게이트(DG1)는 이웃하는 한 쌍의 노말 게이트(NG1) 사이에 배치될 수 있다. 상기 고레벨 제1 소자분리막(220B)은 상기 더미 게이트(DG1)와 수직으로 오버랩되도록 배치될 수 있으며, 상기 더미 게이트(DG1)와 함께 상기 복수의 제1 핀형 활성 영역(F1A, F1B)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 저레벨 제1 소자분리막(220A) 및 상기 고레벨 제1 소자분리막(220B)은 이들 각각의 저면이 대략 동일한 레벨상에 위치되도록 형성될 수 있다. 일부 실시예들에서, 상기 저레벨 제1 소자분리막(220A)의 저면 레벨(LV1)(도 2b 참조) 및 상기 고레벨 제1 소자분리막(220B)의 저면 레벨(LV2)(도 2d 참조)은 복수의 제1 핀형 활성 영역(F1A, F1B)의 저면의 레벨(LVF1)과 대략 동일할 수 있다. 그러나, 본 발명의 기술적 사상이 도 2a 내지 도 2e에 예시된 바에 한정되는 것은 아니며, 상기 고레벨 제1 소자분리막(220B)의 저면이 상기 저레벨 제1 소자분리막(220A)의 저면 레벨과 다른 레벨에 위치할 수도 있다.
상기 집적회로 소자(200)에서 상기 기판(110)의 제2 영역(II) 상에는 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 사이에 절연 영역을 제공하는 제2 소자분리막(230A, 230B)이 형성되어 있다. 상기 제2 소자분리막(230A, 230B)은 저레벨 제2 소자분리막(230A)(도 2b 참조) 및 고레벨 제2 소자분리막(230B)(도 2a 및 도 2e 참조)을 포함한다.
상기 저레벨 제2 소자분리막(230A)은 제2 영역(II)에서 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 단축 방향 (도 2a에서 Y 방향)에서 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 사이에 배치되고 상기 복수의 제2 핀형 활성 영역(F2A, F2B)과 평행한 방향으로 연장되며, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨보다 더 낮은 레벨의 상면을 가질 수 있다. 상기 저레벨 제2 소자분리막(230A)은 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 사이에서 이들과 평행하게 연장되도록 형성된 제2 트렌치(T2)의 내부를 채우도록 형성될 수 있다. 상기 저레벨 제2 소자분리막(230A)은 도 1a 및 도 1b에 예시한 제2 소자분리막(130)과 같이, 제2 영역(II)에 형성된 제2 트렌치(T2)의 내벽으로부터 차례로 적층된 제2 절연 라이너(132), 제3 절연 라이너(134) 및 제2 매립 절연막(136)을 포함할 수 있다.
도 2a에 예시한 바와 같이, 상기 고레벨 제2 소자분리막(230B)은 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 장축 방향 (도 2a에서 X 방향)에서 서로 이웃하는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이의 영역에 배치되고, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)과 교차하는 방향으로 연장된다.
도 2e에 예시한 바와 같이, 상기 고레벨 제2 소자분리막(230B)은 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨보다 더 높은 레벨의 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 도 2e에 예시한 바에 한정되는 것은 아니며, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨과 동일한 레벨의 상면을 가질 수도 있다. 이에 대하여, 도 3a 및 도 3b를 참조하여 후술한다.
도 2e에 예시한 바와 같이, 상기 고레벨 제2 소자분리막(230B)은 일직선 상에서 서로 이웃하는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이의 제2 핀 분리 영역(FS2)에서 상기 복수의 노말 게이트(NG2) 및 더미 게이트(DG2)와 평행한 방향으로 연장되도록 형성되는 핀 분리 트렌치(T5)의 내부와, 상기 핀 분리 트렌치(T5)에 연통되도록 상기 핀 분리 트렌치(T5)의 상부에 형성되고 상기 핀 분리 트렌치(T5)보다 더 큰 폭을 가지는 상부 트렌치(T6)의 내부를 각각 채우도록 형성될 수 있다. 상기 고레벨 제2 소자분리막(230B)은 도 1a 및 도 1b에 예시한 제2 소자분리막(130)과 유사하게, 제2 영역(II)에 형성된 상기 핀 분리 트렌치(T5)의 내벽으로부터 차례로 적층된 제2 절연 라이너(132), 제3 절연 라이너(134) 및 제2 매립 절연막(136)을 포함할 수 있다. 단, 상기 고레벨 제2 소자분리막(230B)은 상기 상부 트렌치(T6) 내에 형성된 제2 상부 매립막(238)을 더 포함할 수 있다. 일부 실시예들에서, 상기 제2 상부 매립막(238)은 코팅 공정 또는 증착 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 상부 매립막(238)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 제2 영역(II) 상에 형성된 제2 상부 매립막(238)(도 2e 참조)은 제1 영역(I) 상에 형성된 제1 상부 매립막(228)(도 2d 참조)과 동일한 물질로 이루어질 수 있다.
도 2a에 예시한 바와 같이, 상기 고레벨 제2 소자분리막(230B) 및 상기 더미 게이트(DG2)가 일대일 대응하도록 1 개의 고레벨 제2 소자분리막(230B) 위에는 1 개의 더미 게이트(DG2)가 형성될 수 있다. 상기 더미 게이트(DG2)는 이웃하는 2 개의 노말 게이트(NG2) 사이에 배치될 수 있다. 상기 고레벨 제2 소자분리막(230B)은 상기 더미 게이트(DG2)와 수직으로 오버랩되도록 배치될 수 있으며, 상기 더미 게이트(DG2)와 함께 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B)의 연장 방향 (X 방향)에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 저레벨 제2 소자분리막(230A) 및 상기 고레벨 제2 소자분리막(230B)은 이들 각각의 저면이 대략 동일한 레벨상에 위치되도록 형성될 수 있다. 일부 실시예들에서, 상기 저레벨 제2 소자분리막(230A)의 저면 레벨(LV3)(도 2b 참조) 및 상기 고레벨 제2 소자분리막(230B)의 저면 레벨(LV4)(도 2e 참조)은 복수의 제2 핀형 활성 영역(F2A, F2B)의 저면의 레벨(LVF2)과 대략 동일할 수 있다. 그러나, 본 발명의 기술적 사상은 예시된 바에 한정되는 것은 아니며, 상기 고레벨 제1 소자분리막(230B)의 저면이 상기 저레벨 제1 소자분리막(230A)의 저면 레벨과 다른 레벨에 위치할 수도 있다.
상기 제1 영역(I)과 제2 영역(II)과의 사이에 있는 딥 트렌치(DT)(도 2b 참조) 내에 형성된 소자 영역간 분리용 절연막(112)의 저면 레벨(LVDT)은 상기 저레벨 제1 소자분리막(220A)의 저면 레벨(LV1) 및 고레벨 제1 소자분리막(220B)의 저면 레벨(LV2)보다 더 낮을 수 있다. 또한, 상기 소자 영역간 분리용 절연막(112)의 저면 레벨(LVDT)은 상기 저레벨 제2 소자분리막(230A) 저면 레벨(LV3) 및 고레벨 제3 소자분리막(230B)의 저면 레벨(LV4)보다 더 낮을 수 있다.
상기 제1 영역(I)에 형성된 복수의 노말 게이트(NG1) 및 더미 게이트(DG1)와, 상기 제2 영역(II)에 형성된 복수의 노말 게이트(NG2) 및 더미 게이트(DG2)는 도 1a 및 도 1b를 참조하여 제1 게이트(152) 및 제2 게이트(154)에 대하여 설명한 바와 대체로 유사한 구성을 가질 수 있다.
상기 복수의 노말 게이트(NG1) 및 상기 더미 게이트(DG1) 각각의 양 측벽은 절연 스페이서(260) 및 게이트간 절연막(270)으로 덮일 수 있다. 일부 실시예들에서, 상기 절연 스페이서(260)는 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 및 이들의 조합으로 이루어질 수 있다. 상기 게이트간 절연막(270)은 TEOS (tetra ethyl ortho silicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
일부 실시예들에서, 상기 복수의 노말 게이트(NG1, NG2) 및 더미 게이트(DG1, DG2)는 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 제1 영역(I)에서, 복수의 노말 게이트(NG1)와 복수의 제1 핀형 활성 영역(F1A, F1B)과의 사이, 및 더미 게이트(DG1)와 제1 상부 매립막(228)과의 사이에는 각각 제1 게이트 절연막(142)이 개재되어 있다.
상기 제1 영역(I)에서, 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 중 상기 복수의 노말 게이트(NG1)의 양 측에는 각각 소스/드레인 영역(282)이 형성되어 있다. 상기 복수의 제1 핀형 활성 영역(F1A, F1B)에 형성된 복수의 소스/드레인 영역(282) 중 제1 핀 분리 영역(FS1)을 중심으로 그 양 측에 있는 소스/드레인 영역(282)의 일부는 상기 상부 트렌치(T4) 내에 형성된 제1 상부 매립막(228) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제1 상부 매립막(228)의 하부로 밀어 넣어진 형상인 턱(tuck) 형상을 가질 수 있다.
상기 제2 영역(II)에서, 복수의 노말 게이트(NG2)과 복수의 제2 핀형 활성 영역(F2A, F2B)과의 사이, 및 더미 게이트(DG2)와 제2 상부 매립막(228)과의 사이에는 각각 제2 게이트 절연막(144)이 개재되어 있다.
상기 제2 영역(II)에서, 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 중 상기 복수의 노말 게이트(NG2)의 양 측에는 각각 소스/드레인 영역(284)이 형성되어 있다. 상기 복수의 제2 핀형 활성 영역(F2A, F2B)에 형성된 복수의 소스/드레인 영역(284) 중 제2 핀 분리 영역(FS2)을 중심으로 그 양 측에 있는 소스/드레인 영역(284)의 일부는 상기 상부 트렌치(T6) 내에 형성된 제2 상부 매립막(238) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제2 상부 매립막(238)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
도 2a 내지 도 2e에 예시한 집적회로 소자(200)에서, 제2 영역(II)에서는 제2 소자분리막(230A, 230B)에서 제2 절연 라이너(132)와 제2 매립 절연막(136)과의 사이에 제3 절연 라이너(134)를 포함한다. 반면, 제1 영역(I)에서는 제1 소자분리막(220A, 220B)에 제3 절연 라이너(134)를 포함하지 않는다. 이에 따라 상기 제1 소자분리막(220A, 220B)에서 제1 절연 라이너(122)와 제1 매립 절연막(126)이 직접 접할 수 있고, 상기 제1 매립 절연막(126)은 상기 제1 절연 라이너(122)을 사이에 두고 제1 핀형 활성 영역(F1A, F1B)과 비교적 근접한 위치에 배치될 수 있다. 따라서, 상기 제1 매립 절연막(126)이 형성된 후, 후속의 다양한 공정들에서 상기 제1 매립 절연막(126)이 열처리될 때, 상기 제1 매립 절연막(126)의 수축으로 인해 야기되는 스트레스가 상기 제1 핀형 활성 영역(F1A, F1B)에 비교적 쉽게 전달되어 상기 제1 핀형 활성 영역(F1A, F1B)의 제1 도전형 채널 영역(CHA)에 인장 스트레스가 비교적 강하게 인가될 수 있다. 그 결과, 상기 제1 영역(I)에 NMOS 트랜지스터를 구현할 때, 상기 NMOS 트랜지스터의 퍼포먼스가 향상될 수 있다.
상기 제2 영역(II)에 형성된 제2 소자분리막(230A, 230B)에서 상기 제2 절연 라이너(132)와 상기 제2 매립 절연막(136)과의 사이에서 배리어 역할을 하는 상기 제3 절연 라이너(134)를 포함함으로써, 상기 제2 매립 절연막(136)으로 인하여 상기 제2 핀형 활성 영역(F2A, F2B)의 제2 도전형 채널 영역(CHB)에서 야기될 수 있는 인장 스트레스를 상기 제3 절연 라이너(134)에 의해 최소화할 수 있다. 상기 제2 도전형 채널 영역(CHB)에 압축 스트레스가 도입될 수 있도록 상기 제3 절연 라이너(134)를 폴리실리콘막 또는 질화막으로 형성함으로써, 상기 제2 영역(II)에서 상기 제3 절연 라이너(134)를 이용하여 상기 제2 도전형 채널 영역(CHB)에 압축 스트레스를 도입할 수 있다. 이에 따라, 상기 제2 도전형 채널 영역(CHB)에서의 캐리어 이동도를 개선할 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 2a에 예시한 바와 동일한 평면 레이아웃을 가질 수 있는 집적회로 소자(300)의 일부 단면도들이다. 보다 구체적으로, 도 3a는 도 2a의 2D - 2D' 선 단면에 대응하는 부분의 단면도이고, 도 3b는 도 2a의 2E - 2E' 선 단면에 대응하는 부분의 단면도이다. 도 3a 및 도 3b에 있어서, 도 1a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 집적회로 소자(300)는 도 2a 내지 도 2e를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 기판(110)의 제1 영역(I)에서 고레벨 제1 소자분리막(220B)은 상부 트렌치(T4) 내에 형성된 상부 매립막(328)의 상면이 복수의 제1 핀형 활성 영역(F1A, F1B)의 상면 레벨과 대략 동일한 레벨에 위치된다. 또한, 기판(110)의 제2 영역(II)에서, 고레벨 제2 소자분리막(230B)은 상부 트렌치(T6) 내에 형성된 상부 매립막(338)의 상면이 복수의 제2 핀형 활성 영역(F2A, F2B)의 상면 레벨과 대략 동일한 레벨에 위치된다.
상기 상부 매립막(328, 338)에 대한 보다 상세한 사항은 도 2a 내지 도 2e를 참조하여 제1 및 제2 상부 매립막(228, 238)에 대하여 설명한 바와 같다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 도시한 도면들로서, 도 2a에 예시한 바와 동일한 평면 레이아웃을 가질 수 있는 집적회로 소자(400)의 일부 단면도들이다. 보다 구체적으로, 도 4a는 도 2a의 2D - 2D' 선 단면에 대응하는 부분의 단면도이고, 도 4b는 도 2a의 2E - 2E' 선 단면에 대응하는 부분의 단면도이다. 도 4a 및 도 4b에 있어서, 도 1a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(400)는 도 2a 내지 도 2e를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 제1 영역(I) 및 제2 영역(II)에서 각각 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)에는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가지는 소스/드레인 영역(482) 및 소스/드레인 영역(484)이 형성되어 있다.
보다 구체적으로 설명하면, 상기 제1 영역(I)에서, 복수의 제1 핀형 활성 영역(F1A, F1B) 중 노말 게이트(NG1)의 양 측에는 각각 RSD 구조의 소스/드레인 영역(482)이 형성되어 있다. 그리고, 상기 제2 영역(II)에서, 복수의 제2 핀형 활성 영역(F2A, F2B) 중 노말 게이트(NG2)의 양 측에는 각각 RSD 구조의 소스/드레인 영역(484)이 형성되어 있다.
상기 제1 영역(I) 및 제2 영역(II)에서 각각 소스/드레인 영역(482, 484)을 형성하기 위하여, 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 일부를 제거하여 리세스(482R, 484R)를 형성할 수 있다. 그 후, 상기 리세스(482R, 484R) 내부로부터 에피텍셜 성장 공정에 의해 상기 소스/드레인 영역(482, 484) 형성에 필요한 반도체층을 형성할 수 있다. 일부 실시예들에서, 상기 제1 영역(I)에서는 Si 또는 SiC로 이루어지는 소스/드레인 영역(482)을 형성할 수 있다. 상기 제1 영역(I)에서 Si 또는 SiC로 이루어지는 반도체층을 에피택셜 성장시키는 동안 N+ 도핑이 동시에 수행될 수 있다. 상기 제2 영역(II)에서는 SiGe로 이루어지는 소스/드레인 영역(484)을 형성할 수 있다. 상기 제2 영역(II)에서 SiGe로 이루어지는 반도체층을 에피택셜 성장시키는 동안 P+ 도핑이 동시에 수행될 수 있다.
상기 소스/드레인 영역(482, 484)은 상기 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면보다 더 높은 레벨의 상면을 가지도록 형성될 수 있다.
제1 영역(I)에서, 상기 복수의 제1 핀형 활성 영역(F1A, F1B)에 형성된 복수의 소스/드레인 영역(482) 중 제1 핀 분리 영역(FS1)을 중심으로 그 양 측에 있는 소스/드레인 영역(482)의 일부는 상기 상부 트렌치(T4) 내에 형성된 제1 상부 매립막(228) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제1 상부 매립막(228)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
상기 제2 영역(II)에서, 상기 복수의 제2 핀형 활성 영역(F2A, F2B)에 형성된 복수의 소스/드레인 영역(484) 중 제2 핀 분리 영역(FS2)을 중심으로 그 양 측에 있는 소스/드레인 영역(484)의 일부는 상기 상부 트렌치(T6) 내에 형성된 제2 상부 매립막(238) 및 상기 절연 스페이서(260)와 수직으로 오버랩되도록 형성됨으로써, 제2 상부 매립막(238)의 하부로 밀어 넣어진 형상인 턱 형상을 가질 수 있다.
도 2a 내지 도 4b에 예시한 집적회로 소자(200, 300, 400)에서, 기판(110)의 제1 영역(I) 상에서 더미 게이트(DG1)의 하부에 배치되는 제1 소자분리막(220B)과, 기판(110)의 제2 영역(II) 상에서 더미 게이트(DG2)의 하부에 배치되는 제2 소자분리막(230B)은 각각 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면과 동일하거나 더 높은 레벨의 상면을 가진다. 이에 따라, 상기 더미 게이트(DG1, DG2)는 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 사이의 공간에 배치되지 않게 된다. 따라서, 상기 제1 및 제2 소자분리막(220B, 230B) 각각의 상면의 레벨이 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)의 상면의 레벨보다 더 낮은 경우에 비해, 상기 더미 게이트(DG1, DG2)와 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)와의 사이에 형성되는 기생 커패시턴스가 매우 작아질 수 있다. 또한, 상기 더미 게이트(DG1, DG2)와 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)과의 이격 거리를 확보함에 따라 누설 전류를 억제할 수 있다. 또한, 상기 제1 및 제2 소자분리막(220B, 230B)에서 상부 매립막(228, 238, 328, 338)의 X 방향에서의 폭을 더미 게이트(DG1, DG2)의 X 방향에서의 폭보다 더 크게 형성함으로써, 상기 제1 및 제2 소자분리막(220B, 230B) 위에 상기 더미 게이트(DG1, DG2)를 형성할 때 얼라인 마진을 확보할 수 있다.
도 5a 내지 도 5i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5i를 참조하여, 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 5a 내지 도 5i에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 위에 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)을 형성한다.
상기 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)은 기판(110) 상에서 일 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 복수의 패드산화막 패턴(512)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(514)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 5b를 참조하면, 복수의 마스크 패턴(514)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여 상기 기판(110)에 복수의 제1 및 제2 트렌치(T1, T2)를 형성한다. 상기 복수의 제1 및 제2 트렌치(T1, T2)가 형성됨에 따라, 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (X 방향)으로 연장되는 복수의 제1 및 제2 핀형 활성 영역(F1, F2)이 얻어질 수 있다.
도 5c를 참조하면, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1)의 노출 표면을 덮는 제1 절연 라이너(122)와, 제2 영역(II)에서 복수의 제2 핀형 활성 영역(F2)의 노출 표면을 덮는 제2 절연 라이너(132)를 형성한다.
상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 각각 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 각각 ISSG 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 동시에 형성될 수 있다. 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 서로 동일한 물질로 이루어질 수 있다. 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 각각 약 10 ∼ 100 Å의 두께를 가질 수 있다.
도 5d를 참조하면, 기판(110)의 제2 영역(II)이 노출되도록 제1 영역(I)을 덮는 마스크 패턴(520)을 형성한 후, 제2 영역(II)에서 제2 절연 라이너(132) 위에 제3 절연 라이너(134)를 형성한다.
제2 영역(II)에서 상기 제2 절연 라이너(132) 위에 상기 제3 절연 라이너(134)가 형성되는 동안 제1 영역(I)에서는 상기 마스크 패턴(520) 위에 제3 절연 라이너(134)가 형성될 수 있다. 일부 실시예들에서, 상기 마스크 패턴(520)은 포토레지스트막으로 이루어질 수 있다.
상기 제3 절연 라이너(134)는 상기 제2 절연 라이너(132)를 컨포멀하게 덮도록 균일한 두께로 형성될 수 있다. 상기 제3 절연 라이너(134)는 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)의 구성 물질과는 다른 물질로 이루어진다.
일부 실시예들에서, 상기 제3 절연 라이너(134)는 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 상기 제3 절연 라이너(134)는 CVD 또는 ALD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제3 절연 라이너(134)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
도 5e를 참조하면, 제1 영역(I)에서 마스크 패턴(520) (도 5d 참조)과 이를 덮는 제3 절연 라이너(134)를 제거하여 제1 영역(I)에서 제1 절연 라이너(122)를 노출시킨 후, 제1 영역(I) 상에서 복수의 제1 트렌치(T1)를 채우는 제1 매립 절연막(126)과, 제2 영역(II) 상에서 복수의 제2 트렌치(T2)를 채우는 제2 매립 절연막(136)을 형성한다.
상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 동시에 형성될 수 있으며, 동일한 물질막으로 이루어질 수 있다. 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)을 형성하기 위하여, 복수의 제1 트렌치(T1) 및 복수의 제2 트렌치(T2) 각각의 내부를 채우도록 산화물을 퇴적한 후, 상기 퇴적된 산화물을 어닐링(annealing)할 수 있다.
상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 FCVD 공정 또는 스핀 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 매립 절연막(136)을 구성하는 산화막은 상기 제1 매립 절연막(126)을 구성하는 산화막과 동일한 공정에 의해 형성된 동일한 물질막으로 이루어질 수 있다.
도 5f를 참조하면, 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에서 복수의 제1 핀형 활성 영역(F1)의 일부, 복수의 제2 핀형 활성 영역(F2)의 일부, 및 이들의 주위를 감싸는 절연막들을 제거하여 딥 트렌치(DT)를 형성한다.
상기 딥 트렌치(DT)는 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 깊이(D1, D2)보다 더 큰 깊이(D3)를 가진다. 일부 실시예들에서, 상기 딥 트렌치(DT)에 의해 상기 제1 영역(I) 및 제2 영역(II)이 구분될 수 있다. 예를 들면, 상기 딥 트렌치(DT)의 깊이(D3)는 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 깊이(D1, D2)보다 약 50 ∼ 150 nm 더 클 수 있다.
일부 실시예들에서, 상기 딥 트렌치(DT)를 형성하기 위하여, 도 5e의 결과물상에 상기 결과물의 상면을 일부 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 결과물의 노출된 부분을 건식 식각하는 공정을 이용할 수 있다.
도 5g를 참조하면, 딥 트렌치(DT)를 채우는 소자 영역간 분리용 절연막(112)을 형성한다.
상기 소자 영역간 분리용 절연막(112)을 형성하기 위하여, 코팅 공정 또는 증착 공정을 이용할 수 있다. 일부 실시예들에서, 상기 소자 영역간 분리용 절연막(112)은 제1 및 제2 매립 절연막(126, 136)과는 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 매립 절연막(126, 136)은 각각 FCVD 공정에 의해 형성된 산화막으로 이루어지고, 상기 소자 영역간 분리용 절연막(112)은 USG로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 영역(I) 상에서 상기 소자 영역간 분리용 절연막(112)은 상기 제1 매립 절연막(126)과 직접 접하도록 형성될 수 있다. 상기 제2 영역(II) 상에서 상기 소자 영역간 분리용 절연막(112)은 상기 제2 매립 절연막(136)과 직접 접하도록 형성될 수 있다.
일부 실시예들에서, 상기 소자 영역간 분리용 절연막(112)을 형성하기 위하여, 상기 딥 트렌치(DT)를 채우는 절연막을 형성한 후, 복수의 마스크 패턴(514)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 상기 복수의 마스크 패턴(514)의 일부와, 제1 및 제2 매립 절연막(126, 136) 각각의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 5h를 참조하면, 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)에서 이들 각각의 상면과 측벽들이 노출되도록 복수의 마스크 패턴(514)(도 5g 참조) 및 복수의 패드산화막 패턴(512)(도 5g 참조), 소자 영역간 분리용 절연막(112)의 일부, 제1 및 제2 매립 절연막(126, 136)의 일부, 제3 절연 라이너(134)의 일부, 및 제1 및 제2 절연 라이너(122, 132)의 일부를 제거한다.
그 결과, 제1 영역(I) 및 제2 영역(II) 상에서 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)를 노출시키는 제1 및 제2 소자분리막(120, 130)이 형성될 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II) 상에서 노출된 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 5i를 참조하면, 제1 영역(I) 상에서 노출된 복수의 제1 핀형 활성 영역(F1) 각각의 상부(U1)(도 5h 참조)를 차례로 덮는 제1 게이트 절연막(142) 및 제1 게이트(152)와, 제2 영역(II) 상에서 노출된 복수의 제2 핀형 활성 영역(F2) 각각의 상부(U2)(도 5h 참조)를 차례로 덮는 제2 게이트 절연막(144) 및 제2 게이트(154)를 형성하고, 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2)에서 제1 및 제2 게이트(152, 154) 각각의 양측에 제1 및 제2 소스/드레인 영역(162, 164)(도 1a 참조)을 형성하여 도 1a 및 도 1b에 예시한 집적회로 소자(100)를 제조할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트(152, 154)는 RPG 공정에 의해 형성될 수 있다. 상기 복수의 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부(U1, U2)는 각각 채널 영역(CH1, CH2)이 될 수 있다.
도 5a 내지 도 5i를 참조하여 설명한 집적회로 소자(100)의 제조 방법에 따르면, 상기 제1 영역(I) 및 제2 영역(II)에서 서로 다른 구조를 가지는 제1 및 제2 소자분리막(120, 130)을 단순화된 공정에 의해 형성함으로써, 상기 제1 영역(I) 및 제2 영역(II) 상에 형성되는 복수의 채널 영역(CH1, CH2)의 도전형에 따라 독립적으로 캐리어 이동도가 개선된 집적회로 소자를 용이하게 얻을 수 있다.
도 6a 내지 도 16b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 6a 내지 도 16b를 참조하여 도 2a 내지 도 2e에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다.
도 6a 내지 도 16b 중 도 6a, 도 7a, ..., 및 도 16a는 각각 도 2a의 집적회로 소자(200) 중 제1 영역(I)의 일부 단면도로서, 도 2a의 2B - 2B' 선 단면의 일부 및 2D - 2D' 선 단면의 일부에 대응하는 부분들의 단면도이다. 그리고, 도 6b, 도 7b, ..., 및 도 16b는 각각 도 2a의 집적회로 소자(200) 중 제2 영역(II)의 일부 단면도로서, 도 2a의 2B - 2B' 선 단면의 다른 일부 및 2E - 2E' 선 단면의 일부에 대응하는 부분들의 단면도이다. 도 6a 내지 도 16b에 있어서, 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b를 참조하여 설명한 바와 유사한 방법으로, 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)을 식각 마스크로 이용하여 기판(110)의 제1 영역(I) 및 제2 영역(II)에 각각 복수의 제1 및 제2 트렌치(T1, T2)를 형성한다. 단, 본 예에서는 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀 분리 영역(FS1, FS2)에 핀 분리 트렌치(T3, T5)를 더 형성한다.
일부 실시예들에서, 상기 핀 분리 트렌치(T3, T5)는 상기 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)을 식각 마스크로 이용하여 상기 복수의 제1 및 제2 트렌치(T1, T2)와 동시에 형성될 수 있다. 다른 일부 실시예들에서, 상기 핀 분리 트렌치(T3, T5)는 상기 복수의 제1 및 제2 트렌치(T1, T2)를 형성한 후에 별도의 식각 마스크(도시 생략)를 이용하여 형성될 수 있다.
상기 복수의 제1 및 제2 트렌치(T1, T2) 및 핀 분리 트렌치(T3, T5)가 형성됨에 따라, 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향(Z 방향)을 따라 상부로 돌출되고 일 방향 (X 방향)으로 연장되는 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)이 얻어질 수 있다.
도 7a 및 도 7b를 참조하면, 도 5c를 참조하여 설명한 바와 같은 방법으로, 제1 영역(I)에서 복수의 제1 핀형 활성 영역(F1A, F1B)의 노출 표면을 덮는 제1 절연 라이너(122)와, 제2 영역(II)에서 복수의 제1 및 제2 핀형 활성 영역(F2A, F2B)의 노출 표면을 덮는 제2 절연 라이너(132)를 형성한다.
일부 실시예들에서, 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 동시에 형성될 수 있다. 다른 일부 실시예들에서, 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 순차적으로 형성될 수 있다. 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 서로 동일한 방법에 의해 형성된 동일한 물질로 이루어질 수 있다. 상기 제1 절연 라이너(122) 및 제2 절연 라이너(132)는 각각 약 10 ∼ 100 Å의 범위 내에서 선택되는 서로 동일한 두께, 또는 서로 다른 두께를 가지도록 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(110)의 제2 영역(II)이 노출되도록 제1 영역(I)을 덮는 마스크 패턴(520)을 형성한 후, 제2 영역(II)에서 제2 절연 라이너(132) 위에 제3 절연 라이너(134)를 형성한다.
상기 제3 절연 라이너(134)는 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 상기 제3 절연 라이너(134)는 CVD 또는 ALD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제3 절연 라이너(134)는 약 10 ∼ 100 Å의 두께를 가지도록 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 마스크 패턴(520) (도 8a 참조)을 제거하여 제1 영역(I)에서 제1 절연 라이너(122)를 노출시킨 후, 도 5e 내지 도 5g를 참조하여 설명한 바와 유사한 방법으로, 제1 영역(I) 상에서 복수의 제1 트렌치(T1) 및 핀 분리 트렌치(T3)를 채우는 제1 매립 절연막(126)과, 제2 영역(II) 상에서 복수의 제2 트렌치(T2) 및 핀 분리 트렌치(T5)를 채우는 제2 매립 절연막(136)을 형성하고, 딥 트렌치(DT)를 형성한 후, 상기 딥 트렌치(DT)를 채우는 소자 영역간 분리용 절연막(112)을 형성한다.
그 후, 얻어진 결과물에 대하여 상기 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 상면이 노출되도록 평탄화 공정을 수행하여, 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)을 제거하고, 상기 제1 매립 절연막(126), 상기 제3 절연 라이너(134), 및 상기 제2 매립 절연막(136) 각각의 상면의 레벨을 낮춘다.
다른 일부 실시예들에서, 도 9a 및 도 9b에 예시된 바와 달리, 상기 복수의 패드산화막 패턴(512)은 완전히 제거되지 않고 남아 있도록 함으로써, 상기 평탄화 공정 후 상기 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 상면을 덮는 복수의 패드산화막 패턴(512)이 노출되도록 할 수도 있다.
도 10a 및 도 10b를 참조하면, 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)과, 평탄화된 제1 매립 절연막(126) 및 제2 매립 절연막(136)을 포함하는 결과물 상에 하드마스크막(640)을 형성하고, 제1 및 제2 핀 분리 영역(FS1, FS2)에서 상기 하드마스크막(640)을 노출시키는 개구(642H)를 가지는 마스크 패턴(642)을 형성한다.
상기 하드마스크막(640)은 상기 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)과, 평탄화된 제1 매립 절연막(126) 및 제2 매립 절연막(136)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 하드마스크막(640)은 질화막, SOH 막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 마스크 패턴(642)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b의 결과물에서 마스크 패턴(642)을 식각 마스크로 이용하여 하드마스크막(640)을 식각하여 개구(640H)를 가지는 하드마스크 패턴(640P)을 형성한다.
상기 기판(110)의 제1 영역(I) 상에서 상기 하드마스크 패턴(640P)의 개구(640H)의 폭(PW1)은 핀 분리 트렌치(T3)의 폭(TW1)보다 더 크다. 그리고, 상기 기판(110)의 제2 영역(II) 상에서 상기 하드마스크 패턴(640P)의 개구(640H)의 폭(PW2)은 핀 분리 트렌치(T5)의 폭(TW2)보다 더 크다.
상기 하드마스크 패턴(640P)의 개구(640H)를 통해 제1 영역(I) 상에서는 핀 분리 트렌치(T3)를 채우는 제1 절연 라이너(122) 및 제1 매립 절연막(126)과, 그 주위의 제1 핀형 활성 영역(F1A, F1B)이 노출되고, 제2 영역(II) 상에서는 핀 분리 트렌치(T5)를 채우는 제2 절연 라이너(132), 제3 절연 라이너(134) 및 제2 매립 절연막(136)과, 그 주위의 제2 핀형 활성 영역(F2A, F2B)이 노출될 수 있다.
도 12a 및 도 12b를 참조하면, 하드마스크 패턴(640P)을 식각 마스크로 이용하여, 제1 영역(I) 및 제2 영역(II)에서 개구(640H)를 통해 노출되는 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 일부와, 핀 분리 트렌치(T3, T5)를 채우는 막들의 일부를 제거하여, 상기 핀 분리 트렌치(T3, T5)에 연통되는 상부 트렌치(T4, T6)를 형성한다.
제1 영역(I) 상에서 상기 상부 트렌치(T4)는 상기 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 상면으로부터 제1 깊이(DP1) 만큼 리세스(recess)되도록 형성될 수 있다. 그리고, 제2 영역(II) 상에서 상기 상부 트렌치(T6)는 상기 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 상면으로부터 제2 깊이(DP2) 만큼 리세스되도록 형성될 수 있다.
도 11a 및 도 11b의 결과물에서 상기 하드마스크 패턴(640P)을 덮고 있는 마스크 패턴(642)은 상기 상부 트렌치(T4, T6)를 형성하기 전, 또는 상기 상부 트렌치(T4, T6)를 형성한 후에 제거될 수 있다. 이에 따라, 상기 상부 트렌치(T4, T6)가 형성된 후, 상기 하드마스크 패턴(640P)의 상면이 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에서 상부 트렌치(T4, T6) 및 하드마스크 패턴(640P)의 개구(640H)를 채우는 제1 및 제2 상부 매립막(228, 238)을 형성한다.
일부 실시예들에서, 상기 제1 및 제2 상부 매립막(228, 238)을 형성하기 위하여, 상기 상부 트렌치(T4, T6)의 내부 및 상기 하드마스크 패턴(640P)의 상면을 덮는 절연막을 형성한 후, 상기 하드마스크 패턴(640P)의 상면이 노출되도록 상기 절연막을 평탄화하여 상기 상부 트렌치(T4, T6) 및 하드마스크 패턴(640P)의 개구(640H) 내에 상기 제1 및 제2 상부 매립막(228, 238)이 남도록 할 수 있다.
Y 방향에서, 상기 제1 및 제2 상부 매립막(228, 238)의 폭은 상기 핀 분리 트렌치(T3, T5)의 폭보다 더 크다.
일부 실시예들에서, 상기 제1 및 제2 상부 매립막(228, 238)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 및 제2 상부 매립막(228, 238), 제1 매립 절연막(126), 및 제2 매립 절연막(136)은 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)은 서로 동일한 물질로 이루어지고, 상기 제1 및 제2 상부 매립막(228, 238)은 상기 제1 매립 절연막(126) 및 제2 매립 절연막(136)의 구성 물질과는 다른 물질로 이루어질 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물로부터 하드마스크 패턴(640P)을 제거하여 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 상면을 노출시킨다.
도 15a 및 도 15b를 참조하면, 도 5h를 참조하여 설명한 바와 유사한 방법으로, 도 14a 및 도 14b의 결과물로부터 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 상부의 상면과 측벽들이 노출되도록 소자 영역간 분리용 절연막(112)의 일부, 제1 및 제2 매립 절연막(126, 136)의 일부, 제3 절연 라이너(134)의 일부, 및 제1 및 제2 절연 라이너(122, 132)의 일부를 제거한다. 이 때, 제1 및 제2 핀 분리 영역(FS1, FS2)에 있는 제1 및 제2 상부 매립막(228, 238)도 그 상부로부터 일부가 제거되어 그 높이가 낮아질 수 있다.
그 결과, 상기 제1 영역(I) 상에는 저레벨 제1 소자분리막(220A) 및 고레벨 제1 소자분리막(220B)이 남게 되고, 상기 제2 영역(II) 상에는 저레벨 제2 소자분리막(230A) 및 고레벨 제2 소자분리막(230B)이 남게 될 수 있다. 상기 제1 영역(I) 및 제2 영역(II) 상에서 상기 저레벨 제1 소자분리막(220A) 및 저레벨 제2 소자분리막(230A) 위로 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 상부(NU1, NU2)가 돌출되어 노출될 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II) 상에서 노출된 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 상부(NU1, NU2)에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 영역(I) 상에서 노출된 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 상부를 차례로 덮는 복수의 제1 게이트 절연막(142) 및 복수의 노말 게이트(NG1)와, 제2 영역(II) 상에서 노출된 복수의 제2 핀형 활성 영역(F2A, F2B) 각각의 상부를 차례로 덮는 복수의 제2 게이트 절연막(144) 및 복수의 노말 게이트(NG2)를 형성한다.
상기 제1 영역(I) 상에서 상기 복수의 제1 게이트 절연막(142) 및 복수의 노말 게이트(NG1)를 형성하는 동안, 제1 핀 분리 영역(FS1)에서 제1 상부 매립막(228) 위에 제1 게이트 절연막(142) 및 더미 게이트(DG1)가 동시에 형성될 수 있다. 그리고, 상기 제2 영역(II) 상에서 상기 복수의 제2 게이트 절연막(144) 및 복수의 노말 게이트(NG2)를 형성하는 동안, 제2 핀 분리 영역(FS2)에서 제2 상부 매립막(228) 위에 제2 게이트 절연막(144) 및 더미 게이트(DG2)가 동시에 형성될 수 있다.
상기 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B)에서 상기 복수의 노말 게이트(NG1, NG2) 각각의 양측에 제1 및 제2 소스/드레인 영역(282, 284)(도 2d 및 도 2e 참조)을 형성하여 도 2a 내지 도 2e에 예시한 집적회로 소자(200)를 제조할 수 있다.
일부 실시예들에서, 상기 복수의 노말 게이트(NG1, NG2) 및 더미 게이트(DG1, DG2)는 RPG 공정에 의해 형성될 수 있다. 상기 복수의 제1 및 제2 핀형 활성 영역(F1A, F1B, F2A, F2B) 각각의 상부는 각각 채널 영역(CHA, CHB)으로 제공될 수 있다.
일부 실시예들에서, 상기 복수의 노말 게이트(NG1, NG2) 및 더미 게이트(DG1, DG2)를 RPG 공정에 의해 형성하기 위하여, 먼저 복수의 게이트 공간을 제공하는 복수의 절연 스페이서(260) 및 게이트간 절연막(270)을 형성할 수 있다. 그 후, 상기 복수의 절연 스페이서(260)에 의해 한정되는 상기 복수의 게이트 공간 내에 상기 제1 및 제2 게이트 절연막(142, 144), 상기 노말 게이트(NG1, NG2), 및 상기 더미 게이트(DG1, DG2)를 형성할 수 있다.
이상, 도 6a 내지 도 16b를 참조하여 도 2a 내지 도 2e에 예시한 집적회로 소자(200)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 3a 및 도 3b에 예시한 집적회로 소자(300)와, 도 4a 및 도 4b에 예시한 집적회로 소자(400)도 용이하게 제조할 수 있음을 당 업자들은 잘 알 수 있을 것이다.
도 6a 내지 도 16b를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 상기 제1 영역(I) 및 제2 영역(II)에서 서로 다른 구조를 가지는 소자분리막 구조를 제공한다. 즉, 상기 제2 영역(II)에서는 제2 소자분리막(230A, 230B)에서 제2 절연 라이너(132)와 제2 매립 절연막(136)과의 사이에 제3 절연 라이너(134)를 포함한다. 반면, 상기 제1 영역(I)에서는 제1 소자분리막(220A, 220B)에 제3 절연 라이너(134)를 포함하지 않는다. 이와 같이 상기 제1 영역(I) 및 제2 영역(II)에서 서로 다른 구조를 가지는 제1 소자분리막(220A, 220B) 및 제2 소자분리막(230A, 230B)을 단순화된 공정에 의해 형성함으로써, 상기 제1 영역(I) 및 제2 영역(II) 상에 형성되는 복수의 채널 영역(CHA, CHB)의 도전형에 따라 독립적으로 캐리어 이동도가 개선된 집적회로 소자를 용이하게 얻을 수 있다.
도 17은 본 발명의 기술적 사상에 의한 메모리 모듈(1400)의 평면도이다.
메모리 모듈(1400)은 모듈 기판(1410)과, 상기 모듈 기판(1410)에 부착된 복수의 반도체 칩(1420)을 포함한다.
상기 반도체 칩(1420)은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함한다. 상기 반도체 칩(1420)은 도 1a 내지 도 16b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
상기 모듈 기판(1410)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1430)가 배치된다. 상기 모듈 기판(1410) 상에는 세라믹 디커플링 커패시터(1440)가 배치된다. 본 발명이 기술적 사상에 의한 메모리 모듈(1400)은 도 17에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 18을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED (organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1a 내지 도 16b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
상기 CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. 상기 CMOS 트랜지스터(1610)는 도 1a 내지 도 16b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
상기 CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. 상기 CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 상기 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 상기 전송 트랜지스터(1740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1a 내지 도 16b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
상기 CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(1800)는 도 1a 내지 도 16b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1a 내지 도 16b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 16b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
120, 220A, 220B: 제1 소자분리막, 122: 제1 절연 라이너, 126: 제1 매립 절연막, 130, 230A, 230B: 제2 소자분리막, 132: 제2 절연 라이너, 134: 제3 절연 라이너, 136: 제2 매립 절연막, 142:제1 게이트 절연막, 144: 제2 게이트 절연막, 152:제1 게이트, 154:제2 게이트, 228: 제1 상부 매립막, 238: 제2 상부 매립막, NG1 NG2:노말 게이트, DG1, DG2: 더미 게이트.

Claims (20)

  1. 기판의 제1 영역에 형성되고 제1 도전형 채널 영역을 가지는 제1 핀형 활성 영역과,
    상기 제1 핀형 활성 영역의 하부에서 상기 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막과,
    상기 기판의 제2 영역에 형성되고 제2 도전형 채널 영역을 가지는 제2 핀형 활성 영역과,
    상기 제2 핀형 활성 영역의 하부에서 상기 제2 핀형 활성 영역의 양 측벽을 덮는 제2 소자분리막을 포함하고,
    상기 제1 소자분리막과 상기 제2 소자분리막은 서로 다른 적층 구조를 가지는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 핀형 활성 영역은 상기 제1 영역에 형성된 제1 트렌치에 의해 한정되고,
    상기 제1 소자분리막은
    상기 제1 트렌치 내에서 상기 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와,
    상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 제2 핀형 활성 영역은 상기 제2 영역에 형성된 제2 트렌치에 의해 한정되고,
    상기 제2 소자분리막은
    상기 제2 트렌치 내에서 상기 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너와,
    상기 제2 절연 라이너를 사이에 두고 상기 제2 핀형 활성 영역의 측벽을 덮는 제3 절연 라이너와,
    상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  4. 제1 도전형 채널 영역을 가지고 기판의 제1 영역에서 일직선상에 형성되어 있는 한 쌍의 제1 핀형 활성 영역과,
    상기 한 쌍의 제1 핀형 활성 영역의 하부에서 상기 한 쌍의 제1 핀형 활성 영역의 양 측벽을 덮는 저레벨 제1 소자분리막과,
    상기 한 쌍의 제1 핀형 활성 영역의 사이를 가로지르는 고레벨 제1 소자분리막과,
    제2 도전형 채널 영역을 가지고 상기 기판의 제2 영역에서 일직선상에 형성되어 있는 한 쌍의 제2 핀형 활성 영역과,
    상기 한 쌍의 제2 핀형 활성 영역의 하부에서 상기 한 쌍의 제2 핀형 활성 영역의 양 측벽을 덮는 저레벨 제2 소자분리막과,
    상기 한 쌍의 제2 핀형 활성 영역의 사이를 가로지르는 고레벨 제2 소자분리막을 포함하고,
    상기 저레벨 제1 소자분리막과 상기 저레벨 제2 소자분리막은 서로 다른 적층 구조를 가지고,
    상기 고레벨 제1 소자분리막과 상기 고레벨 제2 소자분리막은 서로 다른 적층 구조를 가지는 것을 특징으로 하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역 중 적어도 하나의 제1 핀형 활성 영역은 상기 제1 영역에 형성된 제1 트렌치에 의해 한정되고,
    상기 한 쌍의 제2 핀형 활성 영역 중 적어도 하나의 제2 핀형 활성 영역은 상기 제2 영역에 형성된 제2 트렌치에 의해 한정되고,
    상기 저레벨 제1 소자분리막은
    상기 적어도 하나의 제1 핀형 활성 영역에 접하는 제1 절연 라이너와,
    상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막을 포함하고,
    상기 저레벨 제2 소자분리막은
    상기 적어도 하나의 제2 핀형 활성 영역에 접하는 제2 절연 라이너와,
    상기 제2 절연 라이너를 사이에 두고 상기 적어도 하나의 제2 핀형 활성 영역의 측벽을 덮는 제3 절연 라이너와,
    상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제4항에 있어서,
    상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 사이에 있는 제1 핀 분리 영역에 형성되고,
    상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 사이에 있는 제2 핀 분리 영역에 형성되고,
    상기 고레벨 제1 소자분리막은
    상기 한 쌍의 제1 핀형 활성 영역에 접하는 제1 절연 라이너와,
    상기 제1 절연 라이너의 위에 형성된 제1 매립 절연막과,
    상기 제1 매립 절연막의 위에서 상기 제1 절연 라이너 및 상기 제1 매립 절연막에 접하는 제1 상부 매립막을 포함하고,
    상기 고레벨 제2 소자분리막은
    상기 한 쌍의 제2 핀형 활성 영역에 접하는 제2 절연 라이너와,
    상기 제2 절연 라이너를 사이에 두고 상기 한 쌍의 제2 핀형 활성 영역의 측벽을 덮는 제3 절연 라이너와,
    상기 제3 절연 라이너의 위에 형성된 제2 매립 절연막과,
    상기 제2 매립 절연막의 위에서 상기 제2 절연 라이너, 상기 제3 절연 라이너, 및 상기 제2 매립 절연막에 접하는 제2 상부 매립막을 포함하는 것을 특징으로 하는 집적회로 소자.
  7. 제4항에 있어서,
    상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 사이에 형성된 제1 핀 분리 트렌치 내부와, 상기 제1 핀 분리 트렌치의 폭보다 더 큰 폭을 가지고 상기 제1 핀 분리 트렌치의 상부에서 상기 제1 핀 분리 트렌치와 연통하는 제1 상부 트렌치 내부를 채우도록 형성되고,
    상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 사이에 형성된 제2 핀 분리 트렌치 내부와, 상기 제2 핀 분리 트렌치의 폭보다 더 큰 폭을 가지고 상기 제2 핀 분리 트렌치의 상부에서 상기 제2 핀 분리 트렌치와 연통하는 제2 상부 트렌치 내부를 채우도록 형성된 것을 특징으로 하는 집적회로 소자.
  8. 제4항에 있어서,
    상기 저레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가지고,
    상기 저레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가지고,
    상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지고,
    상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  9. 제4항에 있어서,
    상기 저레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가지고,
    상기 저레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 더 낮은 레벨의 상면을 가지고,
    상기 고레벨 제1 소자분리막은 상기 한 쌍의 제1 핀형 활성 영역의 상면과 동일한 레벨의 상면을 가지고,
    상기 고레벨 제2 소자분리막은 상기 한 쌍의 제2 핀형 활성 영역의 상면과 동일한 레벨의 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  10. 제4항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역 위에서 상기 한 쌍의 제1 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제1 노말 게이트와,
    상기 고레벨 제1 소자분리막 위에서 상기 적어도 하나의 제1 노말 게이트와 평행하게 연장되는 제1 더미 게이트를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역 중 적어도 하나의 제1 핀형 활성 영역에 형성되고 상기 고레벨 제1 소자분리막의 일부와 수직으로 오버랩되는 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  12. 제4항에 있어서,
    상기 한 쌍의 제2 핀형 활성 영역 위에서 상기 한 쌍의 제2 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 적어도 하나의 제2 노말 게이트와,
    상기 고레벨 제2 소자분리막 위에서 상기 적어도 하나의 제2 노말 게이트와 평행하게 연장되는 제2 더미 게이트를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  13. 제12항에 있어서,
    상기 한 쌍의 제2 핀형 활성 영역 중 적어도 하나의 제2 핀형 활성 영역에 형성되고 상기 고레벨 제2 소자분리막의 일부와 수직으로 오버랩되는 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  14. 기판의 제1 영역에 배치되고 제1 도전형 채널 영역을 가지는 제1 핀형 활성 영역과 상기 기판의 제2 영역에 배치되고 제2 도전형 채널 영역을 가지는 제2 핀형 활성 영역을 형성하는 단계와,
    상기 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막과 상기 제2 핀형 활성 영역의 양 측벽을 덮는 제2 소자분리막을 형성하되, 상기 제1 소자분리막과 상기 제2 소자분리막이 서로 다른 적층 구조를 가지도록 상기 제1 소자분리막 및 상기 제2 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 소자분리막 및 상기 제2 소자분리막을 형성하는 단계는
    상기 제1 영역에서 상기 제1 핀형 활성 영역을 한정하는 제1 트렌치와 상기 제2 영역에서 상기 제2 핀형 활성 영역을 한정하는 제2 트렌치를 형성하는 단계와,
    상기 제1 트렌치 내에서 상기 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와, 상기 제2 트렌치 내에서 상기 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너를 형성하는 단계와,
    상기 제2 영역에서 상기 제2 트렌치 내에 상기 제2 절연 라이너를 덮는 제3 절연 라이너를 형성하는 단계와,
    상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막과 상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 기판의 제1 영역에서 제1 방향을 따라 일직선상에 배치되고 제1 도전형 채널 영역을 가지는 한 쌍의 제1 핀형 활성 영역과, 상기 기판의 제2 영역에서 상기 제1 방향을 따라 일직선상에 배치되고 제2 도전형 채널 영역을 가지는 한 쌍의 제2 핀형 활성 영역을 형성하는 단계와,
    상기 한 쌍의 제1 핀형 활성 영역의 하부에서 상기 한 쌍의 제1 핀형 활성 영역의 양 측벽을 덮는 저레벨 제1 소자분리막과, 상기 한 쌍의 제2 핀형 활성 영역의 하부에서 상기 한 쌍의 제2 핀형 활성 영역의 양 측벽을 덮는 저레벨 제2 소자분리막을 형성하되, 상기 저레벨 제1 소자분리막과 상기 저레벨 제2 소자분리막이 서로 다른 적층 구조를 가지도록 상기 저레벨 제1 소자분리막 및 상기 저레벨 제2 소자분리막을 형성하는 단계와,
    상기 한 쌍의 제1 핀형 활성 영역의 사이를 가로지르는 고레벨 제1 소자분리막과 상기 한 쌍의 제2 핀형 활성 영역의 사이를 가로지르는 고레벨 제2 소자분리막을 형성하되, 상기 고레벨 제1 소자분리막과 상기 고레벨 제2 소자분리막이 서로 다른 적층 구조를 가지도록 상기 고레벨 제1 소자분리막 및 상기 고레벨 제2 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 저레벨 제1 소자분리막 및 상기 저레벨 제2 소자분리막을 형성하는 단계는
    상기 제1 영역에서 상기 제1 방향을 따라 연장되는 제1 트렌치와 상기 제2 영역에서 상기 제1 방향을 따라 연장되는 제2 트렌치를 형성하는 단계와,
    상기 제1 트렌치 내에서 상기 한 쌍의 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와, 상기 제2 트렌치 내에서 상기 한 쌍의 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너를 형성하는 단계와,
    상기 제2 트렌치 내에서 상기 제2 절연 라이너를 덮는 제3 절연 라이너를 형성하는 단계와,
    상기 제1 절연 라이너 위에서 상기 제1 트렌치를 채우는 제1 매립 절연막과 상기 제3 절연 라이너 위에서 상기 제2 트렌치를 채우는 제2 매립 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 고레벨 제1 소자분리막 및 상기 고레벨 제2 소자분리막을 형성하는 단계는
    상기 제1 영역에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제1 핀 분리 트렌치와, 상기 제2 영역에서 상기 제2 방향으로 연장되는 제2 핀 분리 트렌치를 형성하는 단계와,
    상기 제1 핀 분리 트렌치 내에서 상기 한 쌍의 제1 핀형 활성 영역의 측벽에 접하는 제1 절연 라이너와, 상기 제2 핀 분리 트렌치 내에서 상기 한 쌍의 제2 핀형 활성 영역의 측벽에 접하는 제2 절연 라이너를 형성하는 단계와,
    상기 제2 핀 분리 트렌치 내에서 상기 제2 절연 라이너를 덮는 제3 절연 라이너를 형성하는 단계와,
    상기 제1 절연 라이너 위에서 상기 제1 핀 분리 트렌치를 채우는 제1 매립 절연막과 상기 제3 절연 라이너 위에서 상기 제2 핀 분리 트렌치를 채우는 제2 매립 절연막을 형성하는 단계와,
    상기 한 쌍의 제1 핀형 활성 영역 각각의 일부를 제거하여, 상기 제1 핀 분리 트렌치에 연통하고 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 낮은 레벨의 저면을 가지는 제1 상부 트렌치를 형성하는 단계와,
    상기 한 쌍의 제2 핀형 활성 영역의 일부를 제거하여, 상기 제2 핀 분리 트렌치에 연통하고 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 낮은 레벨의 저면을 가지는 제2 상부 트렌치를 형성하는 단계와,
    상기 제1 상부 트렌치를 채우는 제1 상부 매립막과 상기 제2 상부 트렌치를 채우는 제2 상부 매립막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 상부 매립막은 상기 한 쌍의 제1 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지도록 형성되고,
    상기 제2 상부 매립막은 상기 한 쌍의 제2 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 절연 라이너 및 상기 제2 절연 라이너를 형성하는 단계는 산화막을 형성하는 단계를 포함하고,
    상기 제3 절연 라이너를 형성하는 단계는 폴리실리콘막 또는 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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