KR102420163B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 활성 영역을 정의하는 소자분리막과, 상기 활성 영역 및 상기 소자분리막을 가로질러 제1 방향으로 연장되는 게이트 트렌치와, 상기 게이트 트렌치의 내벽을 덮는 게이트 유전막과, 상기 게이트 유전막 위에서 상기 게이트 트렌치의 일부를 채우는 도전 라인을 포함하고, 상기 활성 영역은 상기 도전 라인의 하부에 위치하는 핀 바디부와, 상기 핀 바디부로부터 상기 도전 라인을 향해 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부를 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 매립된 워드 라인을 가지는 집적회로 소자 및 그 제조 방법에 관한 것이다.
복수의 워드 라인이 기판 내에 매립된 매립 채널 어레이 트랜지스터 (buried channel array transistor: BCAT)를 구성하는 집적회로 소자의 집적도가 증가함에 따라, 복수의 활성 영역의 피치와 복수의 워드 라인의 피치가 점차 감소되어 집적회로 소자의 리프레쉬 특성에 악영향을 미칠 수 있다. 이에 따라, 게이트 전극의 문턱 전압을 정밀하게 제어하고 셀 트랜지스터의 오프(off) 특성을 개선하여 셀 구동 전류 특성을 향상시키기 위하여 트랜지스터의 채널 폭을 확장하기 위한 다양한 기술들이 제안되고 있으나, 활성 영역들 사이의 좁아진 간격으로 인해 이웃하는 활성 영역들 사이의 공간을 심(seam) 또는 보이드(void)와 같은 퇴적 불량 없이 원하는 물질들로 채우기 위한 퇴적 공정 마진을 확보하는 데 한계가 있다. 따라서, 활성 영역들 사이의 좁아진 간격으로 인한 퇴적 불량 문제를 극복하면서 채널 폭을 효과적으로 확장할 수 있는 새로운 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 BCAT을 포함하는 집적회로 소자의 다운스케일링(downscaling)에 따라 셀 트랜지스터 영역이 차지하는 면적이 축소되고 복수의 활성 영역의 피치가 감소되어도 셀 트랜지스터의 채널 폭을 효과적으로 확장할 수 있고 셀 구동 전류 특성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 BCAT을 포함하는 집적회로 소자의 다운스케일링에 따라 셀 트랜지스터 영역이 차지하는 면적이 축소되고 복수의 활성 영역의 피치가 감소되어도 활성 영역들 사이의 좁아진 간격으로 인한 퇴적 불량 문제를 극복하면서 셀 트랜지스터의 채널 폭을 효과적으로 확장할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 활성 영역을 정의하는 소자분리 트렌치가 형성된 기판과, 상기 활성 영역의 주위에서 상기 소자분리 트렌치를 채우는 소자분리막과, 상기 활성 영역 및 상기 소자분리막을 가로질러 제1 방향으로 연장되는 게이트 트렌치와, 상기 게이트 트렌치의 내벽을 덮는 게이트 유전막과, 상기 게이트 유전막 위에서 상기 게이트 트렌치의 일부를 채우는 도전 라인을 포함하고, 상기 활성 영역은 상기 도전 라인의 하부에 위치하는 핀 바디부(fin body portion)와, 상기 핀 바디부로부터 상기 도전 라인을 향해 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부(thinner fin portion)를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 방향을 따라 일렬로 배치된 복수의 활성 영역을 가지는 기판과, 상기 기판 상에서 상기 복수의 활성 영역을 감싸는 소자분리막과, 상기 기판 내에서 상기 복수의 활성 영역을 상기 제1 방향으로 가로질러 연장된 도전 라인을 포함하고, 상기 복수의 활성 영역은 각각 상기 도전 라인의 하부에 위치하는 핀 바디부와, 상기 핀 바디부로부터 상기 도전 라인을 향해 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 셀 어레이 영역, 주변회로 영역, 상기 셀 어레이 영역과 상기 주변회로 영역과의 사이의 인터페이스 영역을 가지는 기판과, 상기 셀 어레이 영역에서 상기 기판에 정의된 복수의 활성 영역과, 상기 셀 어레이 영역에서 상기 복수의 활성 영역의 측벽을 덮는 소자분리막과, 상기 인터페이스 영역에서 상기 기판에 형성된 인터페이스 트렌치를 채우는 인터페이스 소자분리막과, 상기 셀 어레이 영역에서 상기 복수의 활성 영역을 제1 방향으로 가로질러 연장된 복수의 도전 라인을 포함하고, 상기 복수의 활성 영역은 각각 상기 도전 라인의 하부에 위치하는 핀 바디부와, 상기 핀 바디부로부터 상기 도전 라인을 향해 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는, 기판을 식각하여 상기 기판의 상면으로부터 제1 깊이보다 낮은 레벨에 있는 확장된 트렌치 영역을 포함하는 소자분리 트렌치를 형성하여, 상기 기판에 제1 확장된 트렌치 영역보다 낮은 레벨에서 제1 폭을 가지는 핀 바디부와 상기 확장된 트렌치 영역에 의해 한정되고 상기 제1 폭보다 더 작은 제2 폭을 가지는 중간 활성 영역을 각각 포함하는 복수의 활성 영역을 정의한다. 상기 소자분리 트렌치 내에 소자분리막을 형성한다. 상기 복수의 활성 영역의 일부와 상기 소자분리막의 일부를 제거하여 상기 복수의 활성 영역 및 상기 소자분리막을 가로질러 제1 방향으로 연장되는 게이트 트렌치를 형성하는 동시에, 상기 복수의 활성 영역에 각각 상기 핀 바디부로부터 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부를 형성한다. 상기 게이트 트렌치 내에 상기 소자분리막 및 상기 씨너 핀부를 덮는 게이트 유전막을 형성한다. 상기 게이트 트렌치 내에서 상기 게이트 유전막 위에 도전 라인을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자 및 그 제조 방법에 의하면, 집적회로 소자가 고도로 다운스케일링되어 셀 어레이 영역에서 복수의 활성 영역 각각의 사이의 간격이 매우 좁아진 경우에도 비교적 작은 폭을 가지는 복수의 씨너 핀부가 게이트 트렌치 내부로 돌출됨으로써, 서로 이웃하는 2 개의 씨너 핀부 사이에 비교적 넓은 폭의 공간이 확보될 수 있다. 따라서, 게이트 트렌치의 내부 공간 중 다른 부분에 비해 비교적 좁은 공간인 서로 이웃하는 2 개의 활성 영역 사이의 공간에 도전층이 심(seam) 또는 보이드(void)와 같은 퇴적 불량 없이 잘 채워질 수 있다. 따라서, 복수의 활성 영역 사이의 좁아진 간격으로 인한 퇴적 불량 문제를 극복할 수 있으며, 트랜지스터의 채널 폭을 효과적으로 확장할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 2는 DRAM 소자로 이루어지는 집적회로 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 4는 도 3에 예시한 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 도면들로서, 도 5a는 도 4의 A-A' 선 단면의 일부 구성들을 도시한 단면도이고, 도 5b는 도 4의 B-B' 선 단면의 일부 구성들을 도시한 단면도이고, 도 5c는 도 4의 C-C' 선 단면의 일부 구성들을 도시한 단면도이다.
도 6은 도 5a에서 "X1"으로 표시한 부분을 확대하여 도시한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 단면도이다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 단면도이다.
도 10a 내지 도 10f는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
집적회로 소자(10)는 제1 영역(22)과, 제1 영역(22)을 포위하는 제2 영역(24)과, 제1 영역(22)과 제2 영역(24)과의 사이에 개재된 인터페이스 영역(26)을 포함하는 기판(12)을 가진다.
기판(12)은 예를 들면, Si, Ge 등과 같은 반도체 원소, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 제1 영역(22)은 집적회로 소자(10)의 메모리 셀 영역일 수 있다. 일부 실시예들에서, 제1 영역(22)은 DRAM (dynamic random access memory)의 메모리 셀 영역일 수 있다. 제1 영역(22)은 트랜지스터 및 커패시터를 가지는 단위 메모리 셀, 또는 스위칭 소자 및 가변 저항을 가지는 단위 메모리 셀을 포함할 수 있다.
제2 영역(24)은 코어 영역 또는 주변 회로 영역(이하, "주변 회로 영역"이라 약칭함)일 수 있다. 제2 영역(24)에는 제1 영역(22)에 있는 메모리 셀들을 구동하는 데 필요한 주변 회로들이 배치될 수 있다.
인터페이스 영역(26)에는 제1 영역(22)과 제2 영역(24)과의 사이의 전기적 연결이 가능하도록 설치되는 복수의 도전 라인들과, 제1 영역(22)과 제2 영역(24)과의 사이의 절연을 위한 절연 구조물들이 배치될 수 있다.
도 2는 DRAM 소자로 이루어지는 집적회로 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 집적회로 소자(10)에서, 제1 영역(22)은 DRAM 소자의 메모리 셀 영역이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다. 제1 영역(22)은 메모리 셀 어레이(22A)를 포함할 수 있다. 메모리 셀 어레이(22A)에서 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열될 수 있다. 상기 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 억세스 트랜지스터의 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인 또는 상보 비트 라인에 연결되며, 다른 하나는 셀 커패시터에 연결될 수 있다.
제2 영역(24)은 로우 디코더(52), 센스 앰프(54), 칼럼 디코더(56), 셀프 리프레쉬 제어 회로(58), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(62), 어드레스 버퍼(64), 및 데이터 입출력 회로(66)를 구비할 수 있다.
센스 앰프(54)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장할 수 있다. 센스 앰프(54)는 메모리 셀 어레이(22A)에 포함되는 비트 라인과 상보 비트 라인 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(66)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(66)를 통하여 외부로 출력될 수 있다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(64)로 입력될 수 있다. 어드레스 버퍼(64)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장할 수 있다.
로우 디코더(52)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD)중 로우 어드레스(row address)를 디코딩할 수 있다. 즉, 로우 디코더(52)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(64)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(52)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
칼럼 디코더(56)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩할 수 있다. 메모리 셀 어레이(22A)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입할 수 있다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령 또는 셀프 리프레쉬 종료 명령을 내부적으로 발생할 수 있다.
MRS/EMRS 회로(62)는 집적회로 소자(10)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정할 수 있다.
도 2에 도시되지는 않았지만, 집적회로 소자(10)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어 회로(58)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 집적회로 소자(10)의 셀프 리프레쉬 동작을 제어할 수 있다. 커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(52)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다. 도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(70)는 복수의 제1 영역(22)을 포함한다. 복수의 제1 영역(22)은 각각 인터페이스 영역(26)을 사이에 두고 제2 영역(24)으로 포위될 수 있다. 집적회로 소자(70)에서, 복수의 제1 영역(22)은 각각 DRAM 소자의 메모리 셀 어레이 영역(MCA)이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다.
복수의 제1 영역(22)에서 메모리 셀 어레이 영역(MCA)은 도 2를 참조하여 설명한 메모리 셀 어레이(22A)를 포함할 수 있다. 복수의 제1 영역(22)은 각각 인터페이스 영역(26)에 의해 포위될 수 있다.
제2 영역(24)은 서브 워드 라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및 컨정션 블록(CJT)을 포함할 수 있다. 제2 영역(24)에서, 메모리 셀 어레이 영역(MCA)의 워드 라인 방향으로 복수의 서브 워드 라인 드라이버 블록(SWD)이 배열되고, 비트 라인 방향으로 복수의 센스앰프 블록(S/A)이 배열될 수 있다. 센스앰프 블록(S/A)에는 복수의 비트 라인 센스 앰프가 배치될 수 있다. 서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 컨정션 블록(CJT)이 배열될 수 있다. 컨정션 블록(CJT)에는 비트 라인 센스앰프를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다.
도 3에 도시하지는 않았으나, 제2 영역(24)에는 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
도 4는 도 3에 예시한 메모리 셀 어레이 영역(MCA)의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 4를 참조하면, 메모리 셀 어레이 영역(MCA)은 복수의 활성 영역(A1)을 포함할 수 있다. 복수의 활성 영역(A1)은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대하여 사선 방향(Q 방향)으로 연장되는 장축을 가지도록 배치될 수 있다. 복수의 활성 영역(A1) 중 일부는 제1 방향(X 방향)을 따라 일렬로 배치될 수 있다. 복수의 활성 영역(A1) 중 다른 일부는 제2 방향(Y 방향)을 따라 일렬로 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(A1)을 가로질러 제1 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(A1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(A1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 도면들로서, 도 5a는 도 4의 A-A' 선 단면의 일부 구성들을 도시한 단면도이고, 도 5b는 도 4의 B-B' 선 단면의 일부 구성들을 도시한 단면도이고, 도 5c는 도 4의 C-C' 선 단면의 일부 구성들을 도시한 단면도이다. 도 5a 내지 도 5c에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 내지 도 5c를 참조하면, 집적회로 소자(100)는 도 3에 예시한 메모리 셀 어레이 영역(MCA)의 일부를 구성할 수 있으며, 도 4에 예시한 평면 레이아웃을 가질 수 있다.
집적회로 소자(100)는 복수의 활성 영역(A1)을 정의하는 소자분리 트렌치(112T)가 형성된 기판(110)을 포함한다. 기판(110) 상에는 복수의 활성 영역(A1)의 주위에서 소자분리 트렌치(112T)를 채우는 소자분리막(112)이 형성되어 있다.
기판(110)은 도 1을 참조하여 기판(12)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
복수의 활성 영역(A1)은 도 4에 예시한 바와 같이 X 방향 및 Y 방향을 따라 서로 이격된 상태로 반복적으로 형성될 수 있으며, 각각 X 방향 및 Y 방향과는 다른 방향(도 4에서 Q 방향)으로 연장되는 장축을 가지도록 경사 방향으로 연장되는 형상을 가질 수 있다.
소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 활성 영역(A1) 및 소자분리막(112)에는 복수의 활성 영역(A1) 및 소자분리막(112)을 가로질러 제1 방향(X 방향)으로 연장되는 복수의 게이트 트렌치(GT)가 형성되어 있다. 복수의 게이트 트렌치(GT)는 X 방향으로 상호 평행하게 연장되는 복수의 라인 형상을 가질 수 있다.
복수의 게이트 트렌치(GT) 각각의 내부에는 게이트 트렌치(GT)의 내벽을 덮는 게이트 유전막(120)과, 게이트 유전막(120) 위에서 게이트 트렌치(GT)의 일부를 채우는 도전 라인(130)이 형성되어 있다. 도전 라인(130)은 도 4에 예시한 워드 라인(WL)을 구성할 수 있다. 게이트 트렌치(GT) 내에는 도전 라인(130)을 덮는 절연 캡핑 패턴(170)이 형성될 수 있다.
게이트 트렌치(GT)의 저면에서 기판(110)의 활성 영역(A1)이 노출되는 부분의 레벨은 소자분리막(112)이 노출되는 부분의 레벨보다 더 높을 수 있다. 도전 라인(130)의 저면은 게이트 트렌치(GT)의 저면 프로파일에 대응하여 요철 형상을 가질 수 있으며, 복수의 활성 영역(A1) 상에는 새들(saddle) FINFET 구조가 형성될 수 있다. 본 명세서에서 용어 "레벨"은 수직 방향(Z 방향)의 높이를 의미할 수 있다.
도 6은 도 5a에서 "X1"으로 표시한 부분을 확대하여 도시한 단면도이다.
도 5a 내지 도 5c와 도 6을 참조하면, 복수의 활성 영역(A1)은 각각 도전 라인(130)의 하부에 위치하는 핀 바디부(fin body portion)(FB)와, 핀 바디부(FB)에 일체로 연결되고 핀 바디부(FB)로부터 도전 라인(130)을 향해 상 방향(Z 방향)으로 돌출된 씨너 핀부(thinner fin portion)(TF)를 포함한다. 씨너 핀부(TF)는 제1 방향(X 방향)에서 핀 바디부(FB)보다 더 작은 폭을 가진다. 이에 따라, 제1 방향(X 방향)에서 이웃하는 2 개의 활성 영역(A1) 각각의 씨너 핀부(TF) 사이의 거리(L1)가 상기 이웃하는 2 개의 활성 영역(A1) 각각의 핀 바디부(FB) 사이의 거리(L2)보다 더 크다. 도 5a 및 도 6에 예시한 바와 같이, 씨너 핀부(TF)는 둥근 형상의 탑 부분을 가질 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 씨너 핀부(TF)의 탑 부분의 형상은 다양하게 변형 가능하다. 이에 대한 구체적인 예를 도 9를 참조하여 후술한다.
게이트 트렌치(GT)는 소자분리막(112)이 노출되는 제1 저면(GTB1)과, 씨너 핀부(TF)의 표면 및 핀 바디부(FB)의 상면이 노출되는 제2 저면(GTB2)을 포함할 수 있다. 제1 저면(GTB1)은 제2 저면(GTB2)보다 더 낮은 레벨에 위치할 수 있다.
게이트 트렌치(GT)의 제1 저면(GTB1) 위에서의 도전 라인(130)의 두께(TH1)는 게이트 트렌치(GT)의 제2 저면(GTB2) 위에서의 도전 라인(130)의 두께(TH2)보다 더 클 수 있다.
게이트 유전막(120)은 복수의 활성 영역(A1) 및 소자분리막(112)에 접하도록 게이트 트렌치(GT)의 내부 표면을 덮을 수 있다. 복수의 활성 영역(A1) 위에서 게이트 유전막(120)은 씨너 핀부(TF)의 표면 및 핀 바디부(FB)의 상면에 접할 수 있다.
게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film)으로 이루어질 수 있다. 상기 고유전막은 약 10 ∼ 25의 유전 상수를 가질 수 있으며, 예를 들면 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다.
도전 라인(130)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 도전 라인(130)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다.
절연 캡핑 패턴(170)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
도 5a에 예시한 바와 같이, 도전 라인(130)은 씨너 핀부(TF)를 감싸는 리세스 저면(130R)을 포함할 수 있다.
도 5b 및 도 5c에 예시한 바와 같이, 복수의 활성 영역(A1)은 각각 횡방향 리세스(110AR)가 형성된 측벽을 가질 수 있다. 횡방향 리세스(110AR)는 씨너 핀부(TF)와 대략 동일 레벨에 형성될 수 있다. 횡방향 리세스(110AR)는 활성 영역(A1)의 둘레 방향을 따라 수평 방향으로 길게 연장되는 형상을 가질 수 있다.
복수의 활성 영역(A1)은 각각 상부 활성 영역(UA)과 중간 활성 영역(MA)을 더 포함할 수 있다. 중간 활성 영역(MA)은 핀 바디부(FB)와 상부 활성 영역(UA)과의 사이에 연결되어 있을 수 있다. 활성 영역(A1)에서 중간 활성 영역(MA) 중 적어도 하부는 씨너 핀부(TF)와 동일 레벨에 있을 수 있다. 임의의 수평 방향에서 중간 활성 영역(MA)의 폭은 핀 바디부(FB)의 폭보다 더 작고 상부 활성 영역(UA)의 폭보다 더 작을 수 있다.
소자분리막(112)은 활성 영역(A1)의 횡방향 리세스(110AR)를 향해 돌출된 횡방향 돌출 절연부(112PR)가 형성된 측벽을 가질 수 있다. 소자분리막(112)의 측벽은 활성 영역(A1)의 최상면, 즉 기판(110)의 상면(110T)에 가까워질수록 소자분리막(112)의 수평 방향 폭이 증가되도록 포지티브 프로파일(positive profile)을 가지는 부분들(112P1, 112P2, 112P3)과, 기판(110)의 상면(110T)에 가까워질수록 소자분리막(112)의 수평 방향 폭이 감소되도록 네가티브 프로파일(negative profile)을 가지는 부분(112N)을 포함할 수 있다.
도 5c에 예시한 바와 같이, 복수의 도전 라인(130)은 각각 활성 영역(A1)에 대면하는 측벽들을 가질 수 있다. 복수의 절연 캡핑 패턴(170)은 각각 활성 영역(A1)에 대면하는 측벽들을 가질 수 있다. 복수의 활성 영역(A1) 내에서 도전 라인(130)의 양 측에는 각각 소스/드레인 영역(SD)이 형성될 수 있다. 도전 라인(130)의 상면(130T)은 활성 영역(A1)의 최상면, 즉 기판(110)의 상면(110T)보다 더 낮은 레벨에 위치될 수 있다.
일부 실시예들에서, 집적회로 소자(100)는 기판(110)의 상면(110T)을 덮는 절연 박막(114)(도 10f 참조)을 더 포함할 수 있다. 기판(110)의 상면(110T)을 덮는 절연 박막(114)은 소자분리막(112)을 구성하는 절연 물질과 동일한 물질로 이루어질 수 있다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 단면도이다. 도 7에는 도 5c에서 "X2"으로 표시한 부분에 대응하는 일부 영역을 확대하여 도시하였다. 도 7에서, 도 5a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 집적회로 소자(200)는 도 5a 내지 도 5c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 집적회로 소자(100)의 소자분리막(112) 대신 다중층 구조의 소자분리막(212)을 포함한다.
소자분리막(212)은 소자분리 트렌치(112T) 내에 차례로 형성된 제1 절연 라이너(212A), 제2 절연 라이너(212B), 및 갭필 절연막(212C)을 포함할 수 있다. 소자분리 트렌치(112T) 내에서 제1 절연 라이너(212A) 및 제2 절연 라이너(212B)는 갭필 절연막(212C)을 감싸는 구조를 가질 수 있다. 일부 실시예들에서, 제1 절연 라이너(212A) 및 갭필 절연막(212C)은 실리콘 산화막으로 이루어지고, 제2 절연 라이너(212B)는 실리콘 질화막으로 이루어질 수 있으나, 제1 절연 라이너(212A), 제2 절연 라이너(212B), 및 갭필 절연막(212C)을 구성하는 물질들이 상기 예시한 바에 한정되는 것은 아니다.
소자분리막(212)은 활성 영역(A1)의 횡방향 리세스(110AR)를 향해 돌출된 횡방향 돌출 절연부(212PR)가 형성된 측벽을 가질 수 있다. 소자분리막(212)의 측벽은 기판(110)의 상면(110T)(도 5c 참조)에 가까워질수록 소자분리막(212)의 수평 방향 폭이 증가되도록 포지티브 프로파일을 가지는 부분들(212P1, 212P2)과, 기판(110)의 상면(110T)(도 5c 참조)에 가까워질수록 소자분리막(212)의 수평 방향 폭이 감소되도록 네가티브 프로파일을 가지는 부분(212N)을 포함할 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 단면도들로서, 도 8a 및 도 8b에는 셀 어레이 영역(322), 주변회로 영역(324), 및 인터페이스 영역(326)의 단면 구성들이 예시되어 있다. 셀 어레이 영역(322)은 도 1 내지 도 3을 참조하여 설명한 제1 영역(22)의 일부일 수 있다. 주변회로 영역(324) 및 인터페이스 영역(326)은 각각 도 1 및 도 3을 참조하여 설명한 제2 영역(24) 및 인터페이스 영역(26)의 일부일 수 있다.
도 8a에 예시한 단면 구성은 도 4의 A - A' 선 단면을 따르는 일부 영역과 그에 인접한 인터페이스 영역(326)의 일부 영역에 대응하고, 도 8b에 예시한 단면 구성은 도 4의 C - C' 선 단면을 따르는 일부 영역과 그에 인접한 인터페이스 영역(326)의 일부 영역에 대응할 수 있다.
도 8a 및 도 8b에 있어서, 도 5a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 집적회로 소자(300)는 도 5a 내지 도 5c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 인터페이스 영역(326)에서 기판(110)에 형성된 인터페이스 트렌치(312T)를 채우는 인터페이스 소자분리막(312)을 더 포함한다.
인터페이스 트렌치(312T) 및 인터페이스 소자분리막(312)에 의해 기판(110)의 주변회로 영역(324)에 활성 영역(A2)이 정의될 수 있다.
도 8b에 예시한 바와 같이, 주변회로 영역(324)에서 활성 영역(A2)은 횡방향 리세스(310AR)가 형성된 측벽을 가질 수 있다. 횡방향 리세스(310AR)는 셀 어레이 영역(322)의 활성 영역(A1)에 포함된 씨너 핀부(TF)와 대략 동일 레벨에 형성될 수 있다. 주변회로 영역(324)의 활성 영역(A2)에 있는 횡방향 리세스(310AR)는 활성 영역(A2)의 둘레 방향을 따라 수평 방향으로 길게 연장되는 형상을 가질 수 있다.
인터페이스 소자분리막(312)은 주변회로 영역(324)에 있는 활성 영역(A2)의 횡방향 리세스(310AR)를 향해 돌출된 횡방향 돌출 절연부(312PR)가 형성된 측벽을 가질 수 있다. 횡방향 돌출 절연부(312PR)는 활성 영역(A1)의 횡방향 리세스(110AR)를 향해 돌출되는 부분과, 활성 영역(A2)의 횡방향 리세스(310AR)를 향해 돌출되는 부분을 포함할 수 있다.
인터페이스 소자분리막(312)의 측벽은 기판(110)의 상면(110T)에 가까워질수록 인터페이스 소자분리막(312)의 수평 방향 폭이 감소되도록 네가티브 프로파일을 가지는 부분(312N)을 포함할 수 있다.
인터페이스 소자분리막(312)은 평면에서 볼 때 셀 어레이 영역(322)을 포위하는 형상을 가지도록 셀 어레이 영역(322)의 주변을 따라 연장될 수 있다. 인터페이스 소자분리막(312)의 수평 방향 폭은 셀 어레이 영역(322)에 배치되는 소자분리막(112)의 수평 방향 폭보다 더 클 수 있다.
인터페이스 영역(326)에서, 인터페이스 소자분리막(312)은 인터페이스 트렌치(312T)의 내벽 위에 차례로 형성된 제1 절연 라이너(312A), 제2 절연 라이너(312B), 제2 절연 라이너(312B) 위에서 인터페이스 트렌치(312T)를 채우는 매립 절연막(312C)을 포함할 수 있다.
셀 어레이 영역(322)에서, 소자분리막(112) 중 일부는 제1 절연막(112A) 및 제2 절연막(112B)이 차례로 적층된 구조를 가질 수 있다. 소자분리 트렌치(112T) 중 수평 방향의 폭이 비교적 좁은 영역은 제1 절연막(112A) 만으로 채워지고, 수평 방향의 폭이 비교적 큰 영역은 제1 절연막(112A) 및 제2 절연막(112B)으로 채워질 수 있다. 소자분리막(112)을 구성하는 제1 절연막(112A)은 인터페이스 소자분리막(312)을 구성하는 제1 절연 라이너(312A)와 동일한 물질로 이루어질 수 있다. 소자분리막(112)을 구성하는 제2 절연막(112B)은 인터페이스 소자분리막(312)을 구성하는 제2 절연 라이너(312B)와 동일한 물질로 이루어질 수 있다.
도 8b에 예시한 바와 같이, 인터페이스 소자분리막(312)의 측벽에 형성된 횡방향 돌출 절연부(312PR)는 제1 절연 라이너(312A)의 일부일 수 있다. 인터페이스 소자분리막(312)의 제2 절연 라이너(312B)는 돌출부(BAR)를 포함할 수 있다. 돌출부(BAR)는 횡방향 돌출 절연부(312PR)를 향해 돌출되고 셀 어레이 영역(322)의 활성 영역(A1)에 포함된 씨너 핀부(TF)와 대략 동일 레벨에서 제2 절연 라이너(312B)의 둘레 방향을 따라 수평으로 길게 연장될 수 있다. 돌출부(BAR)는 활성 영역(A1)의 횡방향 리세스(110AR)를 향해 돌출되는 부분과, 활성 영역(A1)의 씨너 핀부(TF)를 향해 돌출되는 부분과, 활성 영역(A2)의 횡방향 리세스(310AR)를 향해 돌출되는 부분을 포함할 수 있다. 인터페이스 소자분리막(312)의 매립 절연막(312C)은 돌출부(CAR)를 포함할 수 있다. 돌출부(CAR)는 횡방향 돌출 절연부(312PR)를 향해 돌출되고 셀 어레이 영역(322)의 활성 영역(A1)에 포함된 씨너 핀부(TF)와 대략 동일 레벨에서 매립 절연막(312C)의 둘레 방향을 따라 수평으로 길게 연장될 수 있다. 돌출부(CAR)는 활성 영역(A1)의 횡방향 리세스(110AR)를 향해 돌출되는 부분과, 활성 영역(A1)의 씨너 핀부(TF)를 향해 돌출되는 부분과, 활성 영역(A2)의 횡방향 리세스(310AR)를 향해 돌출되는 부분을 포함할 수 있다.
일부 실시예들에서, 제1 절연막(112A), 제1 절연 라이너(312A), 및 매립 절연막(312C)은 각각 산화막으로 이루어지고, 제2 절연막(112B) 및 제2 절연 라이너(212B)는 질화막으로 이루어질 수 있다. 일부 실시예들에서, 제1 절연막(112A) 및 제1 절연 라이너(312A)를 구성하는 산화막은 ALD (atomic layer deposition) 공정에 의해 형성된 실리콘 산화막일 수 있다. 일부 실시예들에서, 제2 절연막(112B) 및 제2 절연 라이너(212B)는 실리콘 질화막일 수 있다. 일부 실시예들에서, 매립 절연막(312C)을 구성하는 실리콘 산화막은 TOSZ (tonen silazene), HDP (high density plasma) 산화막, 또는 USG (undoped silicate glass) 산화막일 수 있다. 다른 일부 실시예들에서, 매립 절연막(312C)을 구성하는 산화막은 실리케이트 (silicate), 실록산 (siloxane), MSQ (methyl silsesquioxane), HSQ (hydrogen silsesquioxane), 폴리실라잔 (polysilazane), 또는 이들의 조합을 포함하는 SOG (spin-on-glass) 산화막일 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 설명하기 위한 단면도이다. 도 9에서는 도 5a에서 "X1"으로 표시한 부분에 대응하는 부분을 확대하여 도시하였다. 도 9에서, 도 5a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 집적회로 소자(400)는 도 5a 내지 도 5c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)의 활성 영역(402A1)은 도 5a 및 도 6에 예시한 씨너 핀부(TF) 대신 평탄한 상면(402T)을 가지는 씨너 핀부(402TF)를 가질 수 있다. 씨너 핀부(402TF)를 가지는 활성 영역(402A1)에 대한 보다 상세한 구성은 도 5a 내지 도 6을 참조하여 씨너 핀부(TF)를 가지는 활성 영역(A1)에 대하여 설명한 바와 대체로 동일하다.
도 10a 내지 도 10f는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10f를 참조하여 도 8a 및 도 8b에 예시한 집적회로 소자(300)의 예시적인 제조 방법에 대하여 설명한다.
도 10a를 참조하면, 셀 어레이 영역(322), 주변 회로 영역(324), 및 이들 사이의 인터페이스 영역(326)을 가지는 기판(110)을 준비한다.
기판(110) 상에 마스크 패턴(M1)을 형성하고, 마스크 패턴(M1)을 식각 마스크로 이용하여 기판(110)을 식각하여, 셀 어레이 영역(322)에서 기판(110)에 소자분리 트렌치(112T)를 형성하고 인터페이스 영역(326)에서 기판(110)에 인터페이스 트렌치(312T)를 형성한다. 소자분리 트렌치(112T) 및 인터페이스 트렌치(312T)에 의해 셀 어레이 영역(322)에 복수의 활성 영역(A1)이 정의되고 주변 회로 영역(324)에 활성 영역(A2)이 정의될 수 있다.
마스크 패턴(M1)은 셀 어레이 영역(322)의 일부와 주변 회로 영역(324)을 덮도록 형성될 수 있다. 마스크 패턴(M1)은 산화막, 폴리실리콘, 또는 이들의 조합을 포함하는 하드마스크로 이루어질 수 있다.
소자분리 트렌치(112T) 및 인터페이스 트렌치(312T)는 각각 기판(110)의 상면(110T)으로부터 소정 깊이의 레벨에 확장된 트렌치 영역(ET1, ET2)을 포함하도록 형성될 수 있다.
일부 실시예들에서, 확장된 트렌치 영역(ET1, ET2)은 기판(110)의 상면(110T)으로부터 제1 깊이보다 낮은 레벨에 형성될 수 있다. 일부 실시예들에서, 확장된 트렌치 영역(ET1, ET2)을 포함하는 소자분리 트렌치(112T) 및 인터페이스 트렌치(312T)를 형성하기 위하여, 기판(110)의 상면(110T)으로부터 제1 깊이(D1)인 제1 레벨(LV31)까지는 기판(110)의 이방성 식각 공정을 수행하여 상부 소자분리 트렌치 영역(UT1, UT2)을 형성할 수 있다. 상부 소자분리 트렌치 영역(UT1, UT2)은 기판(110)의 상면에 가까워질수록 상부 소자분리 트렌치 영역(UT1, UT2)의 수평 방향 폭이 커지도록 포지티브 프로파일(positive profile)의 측벽을 가질 수 있다. 이어서, 제1 레벨(LV31)로부터 기판(110)의 상면(110T)으로부터 제1 깊이(D1)보다 더 깊은 제2 깊이(D2)인 제2 레벨(LV32)까지는 기판(110)의 등방성 식각 공정을 수행하여 확장된 트렌치 영역(ET1, ET2)을 형성할 수 있다. 확장된 트렌치 영역(ET1, ET2)은 기판(110)의 상면(110T)에 가까워질수록 확장된 트렌치 영역(ET1, ET2)의 수평 방향 폭이 감소되도록 네가티브 프로파일(negative profile)을 가지는 부분을 포함할 수 있다. 그 후, 제2 레벨(LV32)로부터 소자분리 트렌치(112T) 및 인터페이스 트렌치(312T)의 형성이 종료될 때까지 기판(110)의 이방성 식각 공정을 수행하여 하부 소자분리 트렌치 영역(LT1, LT2)을 형성할 수 있다. 하부 소자분리 트렌치 영역(LT1, LT2)은 기판(110)의 상면에 가까워질수록 하부 소자분리 트렌치 영역(LT1, LT2)의 수평 방향 폭이 커지도록 포지티브 프로파일(positive profile)의 측벽을 가질 수 있다.
상기 이방성 식각 공정 및 등방성 식각 공정은 각각 건식으로 수행될 수 있다. 일부 실시예들에서, 기판(110)이 실리콘(Si)으로 이루어지는 경우, 상기 이방성 식각 공정 및 등방성 식각 공정을 수행하기 위하여 ICP (inductively coupled plasma)를 이용하는 식각 장치를 이용할 수 있다. 예를 들면, 상기 이방성 식각 공정은 Cl2 가스로부터 얻어지는 플라즈마를 사용하여 수행될 수 있다. 상기 등방성 식각 공정은 Cl2 가스 및 NF3 가스와의 혼합 가스로부터 얻어지는 플라즈마를 사용하여 수행될 수 있다. 상기 혼합 가스는 Cl2 가스 및 NF3 가스가 약 5:1의 부피비로 혼합된 가스일 수 있다. 확장된 트렌치 영역(ET1, ET2)의 형성시 이용되는 등방성 식각 공정은 상부 소자분리 트렌치 영역(UT1, UT2) 및 하부 소자분리 트렌치 영역(LT1, LT2)의 형성시 이용되는 이방성 식각 공정시보다 더 높은 압력과 더 낮은 바이어스 전압을 인가할 수 있다. 예를 들면, 상기 이방성 식각 공정시에는 약 3 mT의 압력, 약 300 W의 소스 파워(source power), 및 약 850 V의 바이어스 전압을 인가하고, 상기 등방성 식각 공정시에는 약 20 mT의 압력, 약 600 W의 소스 파워, 및 약 0 V의 바이어스 전압을 인가할 수 있으나, 이는 예시에 불과한 것으로서 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 이방성 식각 공정 및 등방성 식각 공정을 수행하는 동안, 기판(110)의 노출된 표면을 산화시키는 산화 공정과, 소자분리 트렌치(112T) 및 인터페이스 트렌치(312T)를 형성하기 위하여 기판(110)의 일부를 제거하기 위한 식각 공정을 복수 회 반복하는 싸이클 공정을 수행할 수 있다.
기판(110)에 소자분리 트렌치(112T) 및 인터페이스 트렌치(312T)가 형성된 후, 셀 어레이 영역(322)에서 복수의 활성 영역(A1)은 각각 핀 바디부(FB), 중간 활성 영역(MA), 및 상부 활성 영역(UA)을 포함할 수 있다. 일부 실시예들에서, 임의의 수평 방향에서 중간 활성 영역(MA)의 폭(W1)은 상부 활성 영역(UA)의 폭(W2)보다 더 작고 상부 활성 영역(UA)의 폭(W2)의 1/2보다 더 클 수 있다.
도 10b를 참조하면, 도 10a의 결과물로부터 마스크 패턴(M1)을 제거한 후, 소자분리 트렌치(112T)를 채우는 소자분리막(112)과, 인터페이스 트렌치(312T)를 채우는 인터페이스 소자분리막(312)을 형성한다.
소자분리막(112) 및 인터페이스 소자분리막(312)이 형성된 후, 소자분리막(112)을 형성하기 위하여 기판(110)의 상면(110T)을 덮도록 형성되었던 절연막들 중 일부인 절연 박막(114)이 기판(110)의 상면(110T)을 덮는 상태로 남아 있을 수 있다. 기판(110)의 상면(110T) 위에 남아 있는 절연 박막(114)은 후속 공정에서 기판(110) 내에 불순물 이온을 주입하기 위한 이온 주입 공정을 행할 때, 또는 후속의 식각 공정시 기판(110)의 표면을 보호하기 위한 역할을 할 수 있다.
도 10c를 참조하면, 마스크 패턴(M2)을 식각 마스크로 이용하여 기판(110)의 일부, 소자분리막(112)의 일부, 및 인터페이스 소자분리막(312)의 일부를 식각하여, 복수의 활성 영역(A1), 소자분리막(112), 및 인터페이스 소자분리막(312)을 가로질러 제1 방향(X 방향)으로 연장되는 게이트 트렌치(GT)를 형성한다.
게이트 트렌치(GT)를 형성하기 위하여, 기판(110)의 상면(110T)으로부터 제1 깊이(D1)인 제1 레벨(LV31)(도 10a 참조)까지 기판(110), 소자분리막(112), 및 인터페이스 소자분리막(312) 각각의 식각 속도가 대략 동일한 조건으로 기판(110), 소자분리막(112), 및 인터페이스 소자분리막(312)을 식각할 수 있다. 즉, 마스크 패턴(M2)을 통해 노출되는 영역에서 기판(110)의 상면(110T)으로부터 복수의 활성 영역(A1) 중 상부 활성 영역(UA)이 제거되고 중간 활성 영역(MA)이 노출되는 시점까지 기판(110), 소자분리막(112), 및 인터페이스 소자분리막(312) 각각의 식각 속도가 대략 동일한 조건으로 기판(110), 소자분리막(112), 및 인터페이스 소자분리막(312)을 식각할 수 있다. 이어서, 복수의 활성 영역(A1) 각각의 중간 활성 영역(MA)이 노출되는 시점부터 기판(110)의 식각 속도보다 소자분리막(112) 및 인터페이스 소자분리막(312)의 식각 속도가 더 큰 조건으로 식각 공정을 수행할 수 있다. 이 때, 중간 활성 영역(MA) 주위에서 소자분리막(112) 및 인터페이스 소자분리막(312)이 식각되는 동안 중간 활성 영역(MA)의 노출 표면 중 일부가 더 소모되어 씨너 핀부(TF)가 형성될 수 있다. 게이트 트렌치(GT)가 형성된 후, 게이트 트렌치(GT)의 저면에서 복수의 활성 영역(A1) 각각의 씨너 핀부(TF) 및 핀 바디부(FB)가 노출될 수 있다. 게이트 트렌치(GT)는 소자분리막(112)이 노출되는 제1 저면(GTB1)과, 씨너 핀부(TF)의 표면 및 핀 바디부(FB)의 상면이 노출되는 제2 저면(GTB2)을 포함할 수 있다. 제1 저면(GTB1)은 제2 저면(GTB2)보다 더 낮은 레벨에 위치할 수 있다.
일부 실시예들에서, 중간 활성 영역(MA) 주위에서 소자분리막(112) 및 인터페이스 소자분리막(312)을 식각하는 공정중에 식각 분위기를 적절히 변화시킴으로써 도 10c에 예시한 바와 같이 둥근 형상의 탑 부분을 가지는 씨너 핀부(TF)를 형성할 수도 있고, 도 9에 예시한 바와 같이 평탄한 상면(402T)을 가지는 씨너 핀부(402TF)를 형성할 수도 있다.
마스크 패턴(M2)은 산화막, ACL(amorphous carbon layer), SiON 막, 또는 이들이 조합으로 이루어질 수 있다.
도 10d를 참조하면, 도 10c의 결과물 상에 게이트 트렌치(GT)의 내벽을 컨포멀하게 덮는 게이트 유전막(120)을 형성한다. 게이트 유전막(120)을 형성하기 위하여 ALD 공정을 이용할 수 있다.
도 10e를 참조하면, 게이트 유전막(120) 위에서 게이트 트렌치(GT)를 채우는 도전층(도시 생략)을 형성한 후, 상기 도전층을 에치백하여 상기 도전층으로부터 게이트 트렌치(GT)의 일부를 채우는 도전 라인(130)이 남도록 한다.
상기 도전층은 금속 함유 라이너 및 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 함유 라이너는 게이트 유전막(120)에 접할 수 있다. 상기 금속막은 게이트 유전막으로부터 이격되어 있으며 상기 금속 함유 라이너에 의해 포위될 수 있다. 일부 실시예들에서, 상기 금속 함유 라이너는 TiN으로 이루어지고, 상기 금속막은 W으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 활성 영역(A1) 중 핀 바디부(FB)보다 더 작은 폭을 가지는 씨너 핀부(TF)가 게이트 트렌치(GT) 내부로 돌출되어 있다. 따라서, 집적회로 소자가 고도로 다운스케일링(downscaling)되어 셀 어레이 영역(322)에서 복수의 활성 영역(A1) 각각의 사이의 간격이 매우 좁아진 경우에도 비교적 작은 폭을 가지는 복수의 씨너 핀부(TF)가 게이트 트렌치(GT) 내부로 돌출됨으로써, 복수의 씨너 핀부(TF) 중 서로 이웃하는 2 개의 씨너 핀부(TF) 사이에는 비교적 넓은 폭의 공간이 확보될 수 있다. 이에 따라, 도전 라인(130)을 형성하기 위하여 상기 도전층을 형성하는 동안, 게이트 트렌치(GT) 내부 공간 중 다른 부분에 비해 비교적 좁은 공간인 서로 이웃하는 2 개의 씨너 핀부(TF) 사이의 공간에도 상기 도전층이 심(seam) 또는 보이드(void)와 같은 퇴적 불량 없이 잘 채워질 수 있다. 따라서, 복수의 활성 영역(A1) 사이의 좁아진 간격으로 인한 퇴적 불량 문제를 극복하면서 씨너 핀부(TF)와 도전 라인(130)이 상호 대면하는 면적을 효과적으로 증가시킬 수 있다. 그 결과, 도전 라인(130)을 포함하는 트랜지스터의 채널 폭을 효과적으로 확장할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
도전 라인(130)을 형성하기 위하여 상기 도전층을 에치백하는 동안 마스크 패턴(M2)의 일부가 소모되어 마스크 패턴(M2)의 두께가 작아질 수 있다.
도 10f를 참조하면, 게이트 트렌치(GT)의 내부 공간에서 도전 라인(130) 위에 남아 있는 공간을 절연 캡핑 패턴(170)으로 채운다. 그 후, 기판(110) 상에 남아 있는 마스크 패턴(M2)을 제거하고, 기판(110)의 상면(110T)을 덮는 절연 박막(114)을 노출시킬 수 있다.
일부 실시예들에서, 도 10f에 예시한 바와 달리, 기판(110)의 상면(110T)을 덮는 절연 박막(114)이 남아 있는 상태에서 기판(110)의 상면(110T)이 노출될 때까지 절연 캡핑 패턴(170) 및 절연 박막(114)의 평탄화 공정을 수행하여 도 8a에 예시한 바와 같은 결과물을 얻을 수 있다.
도 10a 내지 도 10f를 참조하여 설명한 집적회로 소자(300)의 제조 방법에 의하면, 도전 라인(130)을 형성하기 위하여 상기 도전층을 형성하는 동안, 게이트 트렌치(GT) 내부 공간 중 서로 이웃하는 2 개의 씨너 핀부(TF) 사이의 비교적 좁은 공간에도 상기 도전층을 퇴적 불량 없이 잘 채움으로써 씨너 핀부(TF)와 도전 라인(130)이 상호 대면하는 면적을 효과적으로 증가시킬 수 있다. 따라서, 집적회로 소자의 다운스케일링에 따라 셀 트랜지스터 영역이 차지하는 면적이 축소되고 복수의 활성 영역(A1)의 피치가 감소되어도 복수의 활성 영역(A1) 각각의 사이의 좁아진 간격으로 인한 퇴적 불량 문제를 극복하면서 셀 트랜지스터의 채널 폭을 효과적으로 확장할 수 있다.
이상, 도 10a 내지 도 10f를 참조하여 도 8a 및 도 8b에 예시한 집적회로 소자(300)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 10a 내지 도 10f를 참조하여 설명한 바로부터 도 5a 내지 도 5c에 예시한 집적회로 소자(100), 도 7에 예시한 집적회로 소자(200), 도 9에 예시한 집적회로 소자(400), 또는 이들과 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 110AR: 횡방향 리세스, 112: 소자분리막, 112PR: 횡방향 돌출 절연부, 120: 게이트 유전막, 130: 도전 라인, 130R: 리세스 저면, A1: 활성 영역, FB: 핀 바디부, GT: 게이트 트렌치, TF: 씨너 핀부.

Claims (20)

  1. 활성 영역을 정의하는 소자분리 트렌치가 형성된 기판과,
    상기 활성 영역의 주위에서 상기 소자분리 트렌치를 채우는 소자분리막과,
    상기 활성 영역 및 상기 소자분리막을 가로질러 제1 방향으로 연장되는 게이트 트렌치와,
    상기 게이트 트렌치의 내벽을 덮는 게이트 유전막과,
    상기 게이트 유전막 위에서 상기 게이트 트렌치의 일부를 채우는 도전 라인을 포함하고,
    상기 활성 영역은 상기 도전 라인의 하부에 위치하는 핀 바디부(fin body portion)와, 상기 핀 바디부로부터 상기 도전 라인을 향해 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부(thinner fin portion)와,
    상기 씨너 핀부보다 높은 레벨에 있는 상부 활성 영역과,
    상기 핀 바디부와 상기 상부 활성 영역과의 사이에 연결되어 있고 임의의 수평 방향에서 상기 핀 바디부의 폭보다 작고 상기 상부 활성 영역의 폭보다 작은 폭을 가지는 중간 활성 영역을 포함하는 집적회로 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 활성 영역은 상기 씨너 핀부와 동일 레벨에 있는 횡방향 리세스를 포함하는 측벽을 가지고,
    상기 소자분리막은 상기 횡방향 리세스를 향해 돌출된 횡방향 돌출 절연부를 포함하는 측벽을 가지는 집적회로 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1 방향을 따라 일렬로 배치된 복수의 활성 영역을 가지는 기판과,
    상기 기판 상에서 상기 복수의 활성 영역을 감싸는 소자분리막과,
    상기 기판 내에서 상기 복수의 활성 영역을 상기 제1 방향으로 가로질러 연장된 도전 라인을 포함하고,
    상기 복수의 활성 영역은 각각 상기 도전 라인의 하부에 위치하는 핀 바디부와, 상기 핀 바디부로부터 상기 도전 라인을 향해 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부와,
    상기 도전 라인의 상면보다 더 높은 레벨의 최상면을 가지는 상부 활성 영역과,
    상기 상부 활성 영역과 상기 핀 바디부와의 사이에 배치되고 상기 상부 활성 영역의 폭보다 더 작고 상기 핀 바디부의 폭보다 더 작은 폭을 가지는 중간 활성 영역을 포함하는 집적회로 소자.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 셀 어레이 영역, 주변회로 영역, 상기 셀 어레이 영역과 상기 주변회로 영역과의 사이의 인터페이스 영역을 가지는 기판과,
    상기 셀 어레이 영역에서 상기 기판에 정의된 복수의 활성 영역과,
    상기 셀 어레이 영역에서 상기 복수의 활성 영역의 측벽을 덮는 소자분리막과,
    상기 인터페이스 영역에서 상기 기판에 형성된 인터페이스 트렌치를 채우는 인터페이스 소자분리막과,
    상기 셀 어레이 영역에서 상기 복수의 활성 영역을 제1 방향으로 가로질러 연장된 복수의 도전 라인을 포함하고,
    상기 복수의 활성 영역은 각각 상기 도전 라인의 하부에 위치하는 핀 바디부와, 상기 핀 바디부로부터 상기 도전 라인을 향해 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부와,
    상기 도전 라인의 상면보다 더 높은 레벨의 최상면을 가지는 상부 활성 영역과,
    상기 상부 활성 영역과 상기 핀 바디부와의 사이에 배치되고 상기 상부 활성 영역의 폭보다 더 작고 상기 핀 바디부의 폭보다 더 작은 폭을 가지는 중간 활성 영역을 포함하는 집적회로 소자.
  15. 삭제
  16. 제14항에 있어서,
    상기 소자분리막은 상기 씨너 핀부의 레벨과 동일 레벨에서 수평 방향으로 길게 연장되는 횡방향 돌출 절연부가 형성된 측벽을 가지는 집적회로 소자.
  17. 제14항에 있어서,
    상기 인터페이스 소자분리막은 상기 씨너 핀부의 레벨과 동일 레벨에서 수평 방향으로 길게 연장되는 횡방향 돌출 절연부가 형성된 측벽을 가지는 집적회로 소자.
  18. 삭제
  19. 기판을 식각하여 상기 기판의 상면으로부터 제1 깊이보다 낮은 레벨에 있는 확장된 트렌치 영역을 포함하는 소자분리 트렌치를 형성하여, 상기 기판에 제1 확장된 트렌치 영역보다 낮은 레벨에서 제1 폭을 가지는 핀 바디부와 상기 확장된 트렌치 영역에 의해 한정되고 상기 제1 폭보다 더 작은 제2 폭을 가지는 중간 활성 영역을 각각 포함하는 복수의 활성 영역을 정의하는 단계와,
    상기 소자분리 트렌치 내에 소자분리막을 형성하는 단계와,
    상기 복수의 활성 영역의 일부와 상기 소자분리막의 일부를 제거하여 상기 복수의 활성 영역 및 상기 소자분리막을 가로질러 제1 방향으로 연장되는 게이트 트렌치를 형성하는 동시에, 상기 복수의 활성 영역에 각각 상기 핀 바디부로부터 돌출되고 상기 제1 방향에서 상기 핀 바디부보다 더 작은 폭을 가지는 씨너 핀부를 형성하는 단계와,
    상기 게이트 트렌치 내에 상기 소자분리막 및 상기 씨너 핀부를 덮는 게이트 유전막을 형성하는 단계와,
    상기 게이트 트렌치 내에서 상기 게이트 유전막 위에 도전 라인을 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 소자분리막을 형성하는 단계에서, 상기 소자분리막은 상기 중간 활성 영역을 향해 돌출된 횡방향 돌출 절연부를 가지도록 형성되는 집적회로 소자의 제조 방법.
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