CN110061003B - 集成电路器件及其制造方法 - Google Patents

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Abstract

本公开提供了一种集成电路器件及其制造方法。该集成电路器件包括：限定有源区域的器件隔离沟槽；填充器件隔离沟槽的器件隔离膜；在第一方向上延伸跨过有源区域和器件隔离膜的栅极沟槽；覆盖栅极沟槽的内壁的栅极电介质膜；以及在栅极电介质膜之上填充栅极沟槽的一部分的导电线。有源区域包括位于导电线下面的鳍主体部分以及从鳍主体部分朝向导电线突出并在第一方向上具有比鳍主体部分的宽度小的宽度的较薄鳍部分。

Description

集成电路器件及其制造方法
技术领域
本发明构思涉及一种集成电路器件，具体地，涉及具有掩埋字线的集成电路器件及其制造方法。
背景技术
随着集成电路器件(其形成具有掩埋在基板中的多个字线的掩埋沟道阵列晶体管(BCAT))的集成度的提高，多个有源区域的节距和/或多个字线的节距逐渐减小，这对集成电路器件的刷新特性具有负面的影响。因此，为了通过更精确地控制栅电极的阈值电压和/或改善单元晶体管的关闭特性而改善单元驱动电流的特性，已经提出各种技术来延长晶体管的沟道宽度。然而，以下存在限制：保证沉积工艺余量以用希望的材料填充相邻的有源区域之间的空间而没有由于有源区域之间的减小的间隔引起的沉积缺陷(诸如缝隙或孔隙)。
发明内容
本发明构思有效地延长了沟道宽度并同时克服了由于有源区域之间的减小的间隔引起的沉积缺陷问题。
本发明构思提供一种集成电路器件，该集成电路器件具有可延长单元晶体管的沟道宽度和/或改善单元驱动电流的特性的结构，即使当根据包括掩埋沟道阵列晶体管(BCAT)的集成电路器件的按比例缩小，单元晶体管区域的尺寸减小和/或多个有源区域的节距减小时。
本发明构思提供一种制造集成电路器件的方法，该方法可以延长单元晶体管的沟道宽度并同时克服由于有源区域之间的减小的间隔引起的沉积缺陷问题，即使当根据包括BCAT的集成电路器件的按比例缩小，单元晶体管区域的尺寸减小和/或多个有源区域的节距减小时。
根据本发明构思的一方面，提供一种集成电路器件，该集成电路器件包括：基板，其中形成限定有源区域的器件隔离沟槽；器件隔离膜，在有源区域周围填充器件隔离沟槽；栅极沟槽，在第一方向上延伸跨过有源区域和器件隔离膜；栅极电介质膜，覆盖栅极沟槽的内壁；以及导电线，在栅极电介质膜之上填充栅极沟槽的一部分，其中有源区域包括位于导电线下面的鳍主体部分以及从鳍主体部分朝向导电线突出并在第一方向上具有比鳍主体部分的宽度小的宽度的较薄鳍部分。
根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：基板，具有在第一方向上布置成行的多个有源区域；器件隔离膜，在基板上围绕所述多个有源区域；以及导电线，在基板中延伸跨过所述多个有源区域，其中所述多个有源区域的每个包括位于导电线下面的鳍主体部分以及从鳍主体部分朝向导电线突出并在第一方向上具有比鳍主体部分的宽度小的宽度的较薄鳍部分。
根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：基板，具有单元阵列区域、外围电路区域以及在单元阵列区域和外围电路区域之间的界面区域；多个有源区域，限定在单元阵列区域中的基板中；器件隔离膜，覆盖单元阵列区域中的所述多个有源区域中的每个的侧壁；界面器件隔离膜，填充形成在界面区域中的基板中的界面沟槽；以及多个导电线，在单元阵列区域中在第一方向上延伸跨过所述多个有源区域，其中所述多个有源区域的每个包括位于导电线下面的鳍主体部分以及从鳍主体部分朝向导电线突出并在第一方向上具有比鳍主体部分的宽度小的宽度的较薄鳍部分。
根据本发明构思的另一方面，提供一种制造集成电路器件的方法，该方法包括：通过蚀刻基板形成包括延伸的沟槽区域的器件隔离沟槽，该延伸的沟槽区域在比从基板的顶表面起的第一深度低的水平面处，以及在基板中限定多个有源区域，所述多个有源区域中的每个包括鳍主体部分和中间有源区域，该鳍主体部分在比延伸的沟槽区域的水平面低的第一水平面处具有第一宽度，该中间有源区域由延伸的沟槽区域限定并具有小于第一宽度的第二宽度；在器件隔离沟槽中形成器件隔离膜；通过去除所述多个有源区域的部分和器件隔离膜的部分而形成在第一方向上延伸跨过所述多个有源区域和器件隔离膜的栅极沟槽，并同时在所述多个有源区域的每个中形成从鳍主体部分突出并在第一方向上具有比鳍主体部分的宽度小的宽度的较薄鳍部分；在栅极沟槽中形成覆盖器件隔离膜和较薄鳍部分的栅极电介质膜；以及在栅极沟槽中在栅极电介质膜之上形成导电线。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是根据实施方式的集成电路器件的配置的示意性平面图；
图2是形成为DRAM器件的集成电路器件的示例配置的方框图；
图3是根据另一个实施方式的集成电路器件的配置的示意性平面图；
图4是用于说明图3所示的存储单元阵列区域的主要配置的示意性平面布局；
图5A至图5C示出根据实施方式的集成电路器件的主要配置，其中图5A是某些配置沿着图4的线A-A'剖取的截面图，图5B是某些配置沿着图4的线B-B'剖取的截面图，图5C是某些配置沿着图4的线C-C'剖取的截面图；
图6是图5A的部分X1的放大截面图；
图7是根据另一个实施方式的集成电路器件的主要配置的截面图；
图8A和图8B是根据另一个实施方式的集成电路器件的主要配置的截面图；
图9是根据另一个实施方式的集成电路器件的主要配置的截面图；以及
图10A至图10F是按照工艺顺序示出根据实施方式的制造集成电路器件的方法的截面图。
具体实施方式
图1是根据实施方式的集成电路器件10的配置的示意性平面图。
集成电路器件10可以具有基板12，基板12包括第一区域22、围绕第一区域22的第二区域24、和/或提供在第一区域22和第二区域24之间的界面区域26。
基板12可以包括例如元素半导体诸如Si或Ge、或者从SiGe、SiC、GaAs、InAs和InP中选择的至少一种化合物半导体。基板12可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。
在某些实施方式中，第一区域22可以是集成电路器件10的存储单元区域。在某些实施方式中，第一区域22可以是动态随机存取存储器(DRAM)的存储单元区域。第一区域22可以包括具有晶体管和电容器的单位存储单元、或具有开关器件和可变电阻器的单位存储单元。
第二区域24可以是外围电路区域。用于驱动第一区域22中的存储单元的外围电路可以布置在第二区域24中。
用于第一区域22和第二区域24之间的电连接的多个导电线以及用于第一区域22和第二区域24之间的绝缘的多个绝缘结构可以布置在界面区域26中。
图2是形成为DRAM器件的集成电路器件的示例配置的方框图。
参照图2，在集成电路器件10中，第一区域22可以是DRAM器件的存储单元区域，第二区域24可以是DRAM器件的外围电路区域。第一区域22可以包括存储单元阵列22A。在存储单元阵列22A中，用于存储数据的多个存储单元可以布置在行方向和列方向上。每个存储单元可以包括单元电容器和存取晶体管。存取晶体管的栅极可以连接到布置在行方向上的多个字线中的对应的字线。存取晶体管的源极和漏极中的一个可以连接到布置在列方向上的位线或互补位线，并且源极和漏极中的另一个可以连接到单元电容器。
第二区域24可以包括行解码器52、感测放大器54、列解码器56、自刷新控制电路58、命令解码器60、模式寄存器组/扩展模式寄存器组(MRS/EMRS)电路62、地址缓冲器64、和/或数据输入/输出电路66。
感测放大器54可以感测和放大存储单元的数据并将该数据存储在存储单元中。感测放大器54可以由交叉耦合放大器实现，该交叉耦合放大器连接在存储单元阵列22A中包括的位线和互补位线之间。
通过数据输入/输出电路66输入的数据DQ可以基于地址信号ADD写入到存储单元阵列22A。基于地址信号ADD从存储单元阵列22A读取的数据DQ可以通过数据输入/输出电路66输出到外面。地址信号ADD可以输入到地址缓冲器64以指定要写入或读取数据的存储单元。地址缓冲器64可以临时存储从外部输入的地址信号ADD。
行解码器52可以解码从地址缓冲器64输出的地址信号ADD的行地址以指定连接到要写入或读取数据的存储单元的字线。换言之，在数据写入或读取模式中，行解码器52可以通过解码从地址缓冲器64输出的行地址而使能(enable)合适的字线。此外，在自刷新模式中，行解码器52可以通过解码从地址计数器产生的行地址而使能适合的字线。
列解码器56可以解码从地址缓冲器64输出的地址信号ADD的列地址，以指定连接到要写入或读取数据的存储单元的位线。存储单元阵列22A可以从由行地址和列地址指定的存储单元输出数据，或者写入数据到由行地址和列地址指定的存储单元。
命令解码器60可以接收从外部施加的命令信号CMD，并可以解码该信号以内部地产生解码的命令信号，例如自刷新进入命令或自刷新退出命令。
MRS/EMRS电路62可以响应于MRS/EMRS命令和地址信号ADD设定内部模式寄存器以指定集成电路器件10的操作模式。
尽管没有在图2中示出，但是集成电路器件10还可以包括用于产生时钟信号的时钟电路和/或用于接收外部施加的电源电压并产生或分配内部电压的电源电路等。
自刷新控制电路58可以响应于从命令解码器60输出的命令来控制集成电路器件10的自刷新操作。命令解码器60可以包括地址计数器、定时器和/或核心电压发生器。地址计数器可以响应于从命令解码器60输出的自刷新进入命令产生行地址以指定经受自刷新的行地址并将所产生的行地址施加到行解码器52。地址计数器可以响应于从命令解码器60输出的自刷新退出命令而停止计数操作。
图3是根据另一个实施方式的集成电路器件70的配置的示意性平面图。在图1和图3中，相同的附图标记表示相同的构成元件，因此省略其冗余的描述。
参照图3，集成电路器件70可以包括多个第一区域22。第一区域22可以由第二区域24围绕，界面区域26在第一区域22和第二区域24之间。在集成电路器件70中，每个第一区域22可以是DRAM器件的存储单元阵列区域(MCA)，第二区域24可以是DRAM器件的外围电路区域。
在第一区域22中，MCA可以包括参照图2描述的存储单元阵列22A。每个第一区域22可以由界面区域26围绕。
第二区域24可以包括子字线驱动器块SWD、感测放大器块S/A和连接块CJT。在第二区域24中，多个子字线驱动器块SWD可以布置在MCA的字线方向上，并且多个感测放大器块S/A可以布置在位线方向上。多个位线感测放大器可以布置在感测放大器块S/A中。连接块CJT可以布置在子字线驱动器块SWD和感测放大器块S/A彼此交叉的位置。用于驱动位线感测放大器的功率驱动器和接地驱动器可以交替地布置在连接块CJT中。
尽管没有在图3中示出，但是诸如反相器链、输入/输出电路等的外围电路可以进一步形成在第二区域24中。
图4是用于说明图3所示的MCA的主要配置的示意性平面布局。
参照图4，MCA可以包括多个有源区域A1。有源区域A1可以布置为具有在相对于第一方向(X方向)和第二方向(Y方向)的倾斜方向(Q方向)上延伸的主轴。有源区域A1中的一些可以在第一方向(X方向)上线性地布置。有源区域A1中的另一些可以沿着第二方向(Y方向)线性地布置。
多个字线WL可以在第一方向(X方向)上平行地延伸跨过有源区域A1。多个位线BL可以在交叉第一方向(X方向)的第二方向(Y方向)上在字线WL之上平行地延伸。位线BL可以通过直接接触(DC)连接到有源区域A1。
多个掩埋接触BC可以形成在所述多个位线BL中的两个相邻的位线BL之间。掩埋接触BC可以在第一方向(X方向)和第二方向(Y方向)上线性地布置。多个着陆焊盘LP可以形成在掩埋接触BC上。掩埋接触BC和着陆焊盘LP可以将形成在位线BL之上的电容器的下电极(未示出)连接到有源区域A1。每个着陆焊盘LP可以布置为与掩埋接触BC部分地重叠。
图5A至图5C示出根据实施方式的集成电路器件100的主要配置，其中图5A是某些配置沿着图4的线A-A'剖取的截面图，图5B是某些配置沿着图4的线B-B'剖取的截面图，图5C是某些配置沿着图4的线C-C'剖取的截面图。在图4和图5A至图5C中，相同的附图标记表示相同的构成元件，因此省略其冗余的描述。
参照图5A至图5C，集成电路器件100可以形成图3的MCA的一部分，并可以具有图4的平面布局。
集成电路器件100可以包括基板110，其中形成用于限定有源区域A1的器件隔离沟槽112T。填充器件隔离沟槽112T的器件隔离膜112形成在基板110上且在有源区域A1周围。
基板110可以具有与参照图1描述的基板12相同的配置。
如图4所示，有源区域A1可以通过在X方向和Y方向上彼此间隔开而重复地形成。每个有源区域A1可以具有在倾斜方向上延伸的形状，以具有在与X方向和Y方向不同的另一个方向(图4中的Q方向)上延伸的主轴。
器件隔离膜112可以形成为硅氧化物膜、硅氮化物膜或其组合。
在第一方向(X方向)上延伸跨过有源区域A1和器件隔离膜112的多个栅极沟槽GT形成在有源区域A1和器件隔离膜112中。栅极沟槽GT可以具有在X方向上平行地延伸的多个线的形状。
覆盖每个栅极沟槽GT的内壁的栅极电介质膜120以及在栅极电介质膜120之上填充每个栅极沟槽GT的一部分的导电线130形成在每个栅极沟槽GT中。导电线130可以形成图4的字线WL。覆盖导电线130的绝缘盖图案170可以形成在每个栅极沟槽GT中。
在每个栅极沟槽GT的下表面上，暴露基板110的有源区域A1的部分的水平面可以高于暴露器件隔离膜112的部分的水平面。导电线130的下表面可以具有与每个栅极沟槽GT的下表面轮廓对应的不平坦形状，并且马鞍形FINFET结构可以形成在有源区域A1上。在本说明书中，术语“水平面”可以表示在竖直方向(Z方向)上的高度。
图6是图5A的部分X1的放大截面图。
参照图5A至图5C和图6，每个有源区域A1可以包括位于导电线130下面的鳍主体部分FB以及一体地连接到鳍主体部分FB并在竖直方向(Z方向)上从鳍主体部分FB朝向导电线130向上突出的较薄鳍部分TF。较薄鳍部分TF在第一方向(X方向)上具有比鳍主体部分FB的宽度小的宽度。因此，在第一方向(X方向)上两个相邻的有源区域A1的较薄鳍部分TF之间的距离L1大于所述两个相邻的有源区域A1的鳍主体部分FB之间的距离L2。如图5A和图6所示，较薄鳍部分TF可以具有圆形的顶部，但是本发明构思不限于此。较薄鳍部分TF的顶部的形状可以在本发明构思的技术构思的范围内进行各种变化，并且其具体的示例随后参照图9来描述。类似地，较薄鳍部分TF和鳍主体部分FB的总体轮廓可以是导致在第一方向(X方向)上两个相邻的有源区域A1的较薄鳍部分TF之间的距离L1大于所述两个相邻的有源区域A1的鳍主体部分FB之间的距离L2的任何总体轮廓。
每个栅极沟槽GT可以包括暴露器件隔离膜112的第一底部GTB1和暴露较薄鳍部分TF的表面和鳍主体部分FB的上表面的第二底部GTB2。第一底部GTB1可以位于比第二底部GTB2低的水平面处。
在每个栅极沟槽GT的第一底部GTB1上的导电线130的厚度TH1可以大于在每个栅极沟槽GT的第二底部GTB2上的导电线130的厚度TH2。
栅极电介质膜120可以覆盖每个栅极沟槽GT的内表面以接触有源区域A1和器件隔离膜112。栅极电介质膜120可以在有源区域A1之上接触较薄鳍部分TF的表面和鳍主体部分FB的上表面。
栅极电介质膜120可以形成为硅氧化物膜、硅氮化物膜、硅氮氧化物膜、氧化物/氮化物/氧化物(ONO)膜、或具有比硅氧化物膜的介电常数高的介电常数的高k电介质膜。高k电介质膜可以具有约10-25的介电常数，并可以包括例如HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
导电线130可以由金属、金属氮化物、金属碳化物或其组合形成。在某些实施方式中，导电线130可以由Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合形成。
绝缘盖图案170可以形成为硅氮化物膜、硅氮氧化物膜、硅氧化物膜或其组合。
如图5A所示，导电线130可以包括围绕较薄鳍部分TF的凹陷底部130R。
如图5B和图5C所示，每个有源区域A1可以具有其中形成横向凹陷110AR的侧壁。横向凹陷110AR可以形成在与较薄鳍部分TF的水平面大致相同的水平面处。横向凹陷110AR可以具有沿着有源区域A1的周边方向在水平方向上延伸得长的形状。
每个有源区域A1还可以包括上有源区域UA和中间有源区域MA。中间有源区域MA可以连接在鳍主体部分FB和上有源区域UA之间。在有源区域A1中，中间有源区域MA的至少下部可以位于与较薄鳍部分TF的水平面相同的水平面处。在水平方向上，中间有源区域MA的宽度可以小于鳍主体部分FB的宽度和上有源区域UA的宽度。
器件隔离膜112可以具有其上形成朝向有源区域A1的横向凹陷110AR突出的横向突出绝缘部分112PR的侧壁。器件隔离膜112的该侧壁可以包括：具有正轮廓的部分112P1、112P2和112P3，使得器件隔离膜112在水平方向上的宽度朝向有源区域A1的最上表面(即基板110的顶表面110T)增大；和具有负轮廓的部分112N，使得器件隔离膜112在水平方向上的宽度朝向基板110的顶表面110T减小。
如图5C所示，每个导电线130可以具有面对有源区域A1的侧壁。绝缘盖图案170可以具有面对有源区域A1的侧壁。源极/漏极区域SD可以在导电线130的两侧形成在有源区域A1中。导电线130的顶表面130T可以位于比有源区域A1的最上表面(即基板110的顶表面110T)低的水平面处。
在某些实施方式中，集成电路器件100还可以包括覆盖基板110的顶表面110T的绝缘薄膜114(见图10F)。绝缘薄膜114可以由与形成器件隔离膜112的绝缘材料相同的材料形成。
图7是根据另一个实施方式的集成电路器件200的主要配置的截面图。与图5C的部分X2对应的区域在图7中放大地示出。在图5A至图5C和图7中，相同的附图标记表示相同的构成元件，因此省略其冗余的描述。
参照图7，集成电路器件200具有与图5A至图5C所示的集成电路器件100大致相同的配置。然而，集成电路器件200可以包括具有多层结构的器件隔离膜212，代替集成电路器件100的器件隔离膜112。
器件隔离膜212可以包括顺序地形成在器件隔离沟槽112T中的第一绝缘衬层212A、第二绝缘衬层212B和/或间隙填充绝缘膜212C。在器件隔离沟槽112T中，第一绝缘衬层212A和第二绝缘衬层212B可以具有围绕间隙填充绝缘膜212C的结构。在某些实施方式中，尽管第一绝缘衬层212A和间隙填充绝缘膜212C可以形成为硅氧化物膜并且第二绝缘衬层212B形成为硅氮化物膜，但是形成第一绝缘衬层212A、第二绝缘衬层212B和/或间隙填充绝缘膜212C的材料不限于上面的描述。
器件隔离膜212可以具有侧壁，在该侧壁上形成朝向有源区域A1的横向凹陷110AR突出的横向突出绝缘部分212PR。器件隔离膜212的该侧壁可以包括：具有正轮廓的部分212P1和212P2，使得器件隔离膜212在水平方向上的宽度朝向基板110的顶表面110T(见图5C)增大；和具有负轮廓的部分212N，使得器件隔离膜212在水平方向上的宽度朝向基板110的顶表面110T减小。
图8A和图8B是根据另一个实施方式的集成电路器件300的主要配置的截面图。图8A和图8B示出单元阵列区域322、外围电路区域324和界面区域326的截面配置。单元阵列区域322可以是参照图1至图3描述的第一区域22的一部分。外围电路区域324和界面区域326可以分别是参照图1和图3描述的第二区域24的部分和界面区域26的部分。
图8A所示的截面配置可以对应于沿着图4的线A-A'剖取的截面的部分区域和界面区域326的与其相邻的部分区域，图8B所示的截面配置可以对应于沿着图4的线C-C'剖取的截面的部分区域和界面区域326的与其相邻的部分区域。
在图8A和图8B以及图5A至图5C中，相同的附图标记表示相同的构成元件，因此省略其冗余的描述。
参照图8A和图8B，集成电路器件300具有与图5A至图5C所示的集成电路器件100大致相同的配置。然而，集成电路器件300还可以包括界面器件隔离膜312，界面器件隔离膜312填充形成在界面区域326中的基板110中的界面沟槽312T。
有源区域A2可以由界面沟槽312T和界面器件隔离膜312限定在基板110的外围电路区域324中。
如图8B所示，在外围电路区域324中，有源区域A2可以具有其中形成横向凹陷310AR的侧壁。横向凹陷310AR可以形成在与包括在单元阵列区域322的有源区域A1中的较薄鳍部分TF的水平面大致相同的水平面处。外围电路区域324的有源区域A2中的横向凹陷310AR可以具有沿着有源区域A2的周边方向在水平方向上延伸得长的形状。
界面器件隔离膜312可以具有其上形成横向突出绝缘部分312PR的侧壁，横向突出绝缘部分312PR朝向外围电路区域324中的有源区域A2的横向凹陷310AR突出。横向突出绝缘部分312PR可以包括朝向有源区域A1的横向凹陷110AR突出的部分以及朝向有源区域A2的横向凹陷310AR突出的部分。
界面器件隔离膜312的侧壁可以包括具有负轮廓的部分312N，使得界面器件隔离膜312在水平方向上的宽度朝向基板110的顶表面110T减小。
界面器件隔离膜312可以沿着单元阵列区域322的周边延伸以当在平面图中看时具有围绕单元阵列区域322的形状。界面器件隔离膜312在水平方向上的宽度可以大于布置在单元阵列区域322中的器件隔离膜112在水平方向上的宽度。
在界面区域326中，界面器件隔离膜312可以包括顺序地形成在界面沟槽312T的内壁上的第一绝缘衬层312A、第二绝缘衬层312B、以及在第二绝缘衬层312B中填充界面沟槽312T的间隙填充绝缘膜312C。
在单元阵列区域322中，器件隔离膜112的一部分可以具有其中第一绝缘膜112A和第二绝缘膜112B顺序堆叠的结构。在器件隔离沟槽112T中，在水平方向上具有相对窄的宽度的区域可以仅填充有第一绝缘膜112A，并且在水平方向上具有相对大的宽度的区域可以填充有第一绝缘膜112A和第二绝缘膜112B。形成器件隔离膜112的第一绝缘膜112A可以由与形成界面器件隔离膜312的第一绝缘衬层312A相同的材料形成。形成器件隔离膜112的第二绝缘膜112B可以由与形成界面器件隔离膜312的第二绝缘衬层312B相同的材料形成。
如图8B所示，形成在界面器件隔离膜312的侧壁上的横向突出绝缘部分312PR可以是第一绝缘衬层312A的一部分。界面器件隔离膜312的第二绝缘衬层312B可以包括突出部分BAR。突出部分BAR可以朝向横向突出绝缘部分312PR突出并沿着第二绝缘衬层312B的周边方向延伸得长，在与包括在单元阵列区域322的有源区域A1中的较薄鳍部分TF大致相同的水平面处。突出部分BAR可以包括朝向有源区域A1的横向凹陷110AR突出的部分、朝向有源区域A1的较薄鳍部分TF突出的部分、以及朝向有源区域A2的横向凹陷310AR突出的部分。界面器件隔离膜312的间隙填充绝缘膜312C可以包括突出部分CAR。突出部分CAR可以朝向横向突出绝缘部分312PR突出并沿着间隙填充绝缘膜312C的周边方向在水平方向上延伸得长，在与包括在单元阵列区域322的有源区域A1中的较薄鳍部分TF大致相同的水平面处。突出部分CAR可以包括朝向有源区域A1的横向凹陷110AR突出的部分、朝向有源区域A1的较薄鳍部分TF突出的部分、以及朝向有源区域A2的横向凹陷310AR突出的部分。
在某些实施方式中，第一绝缘膜112A、第一绝缘衬层312A和间隙填充绝缘膜312C中的每个可以形成为氧化物膜，第二绝缘膜112B和第二绝缘衬层312B可以形成为氮化物膜。在某些实施方式中，形成第一绝缘膜112A和第一绝缘衬层312A的氧化物膜可以是通过原子层沉积(ALD)工艺形成的硅氧化物膜。在某些实施方式中，第二绝缘膜112B和第二绝缘衬层312B可以是硅氮化物膜。在某些实施方式中，形成间隙填充绝缘膜312C的硅氧化物膜可以是东燃硅氮烷(TOSZ)氧化物膜、高密度等离子体(HDP)氧化物膜、或未掺杂的硅酸盐玻璃(USG)氧化物膜。在另一些实施方式中，形成间隙填充绝缘膜312C的氧化物膜可以是玻璃上旋涂(SOG)氧化物膜，其包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢硅倍半环氧乙烷(HSQ)、聚硅氮烷、或其组合。
图9是根据另一个实施方式的集成电路器件400的主要配置的截面图。对应于图5A的部分X1的部分在图9中放大地示出。在图9和图5A至图5C中，相同的附图标记表示相同的构成元件，因此省略其冗余的描述。
参照图9，集成电路器件400具有与图5A至图5C所示的集成电路器件100大致相同的配置。然而，集成电路器件400的有源区域402A1可以具有较薄鳍部分402TF(其具有平坦的顶表面402)，代替图5A和图6的较薄鳍部分TF。具有较薄鳍部分402TF的有源区域402A1的详细配置与参照图5A至图6描述的具有较薄鳍部分TF的有源区域A1的详细配置大致相同。
图10A至图10F是按照工艺顺序示出根据实施方式的制造集成电路器件的方法的截面图。制造图8A和图8B的集成电路器件300的方法参照图10A至图10F示范性地描述。
参照图10A，制备基板110，该基板110包括单元阵列区域322、外围电路区域324以及在两者之间的界面区域326。
掩模图案M1形成在基板110上。通过采用掩模图案M1作为蚀刻掩模来蚀刻基板110，器件隔离沟槽112T形成在单元阵列区域322中的基板110中并且界面沟槽312T形成在界面区域326中的基板110中。通过器件隔离沟槽112T和界面沟槽312T，有源区域A1可以限定在单元阵列区域322中，并且有源区域A2可以限定在外围电路区域324中。
掩模图案M1可以形成为覆盖外围电路区域324和单元阵列区域322的一部分。掩模图案M1可以是硬掩模，包括氧化物膜、多晶硅膜或其组合。
器件隔离沟槽112T和界面沟槽312T可以形成为分别包括沟槽区域ET1和ET2，沟槽区域ET1和ET2在从基板110的顶表面110T起的特定深度的水平面处延伸。
在某些实施方式中，延伸的沟槽区域ET1和ET2可以形成在比从基板110的顶表面起的第一深度D1低的水平面处。在某些实施方式中，为了形成分别包括延伸的沟槽区域ET1和ET2的器件隔离沟槽112T和界面沟槽312T，上器件隔离沟槽区域UT1和UT2可以通过对基板110执行各向异性蚀刻工艺至第一水平面LV31而形成，第一水平面LV31为从基板110的顶表面110T起的第一深度D1。上器件隔离沟槽区域UT1和UT2中的每个可以具有侧壁，该侧壁具有正轮廓使得上器件隔离沟槽区域UT1和UT2的每个在水平方向上的宽度朝向基板110的顶表面110T增大。接下来，从第一水平面LV31至第二水平面LV32(其是从基板110的顶表面110T起比第一深度D1深的第二深度D2)，延伸的沟槽区域ET1和ET2可以通过对基板110执行各向同性蚀刻工艺而形成。延伸的沟槽区域ET1和ET2中的每个可以包括具有负轮廓的部分，使得延伸的沟槽区域ET1和ET2的每个在水平方向上的宽度朝向基板110的顶表面110T减小。然后，下器件隔离沟槽区域LT1和LT2可以通过从第二水平面LV32对基板110执行各向异性蚀刻工艺直至完成器件隔离沟槽112T和界面沟槽312T的形成而形成。下器件隔离沟槽区域LT1和LT2的每个可以具有侧壁，该侧壁具有正轮廓使得下器件隔离沟槽区域LT1和LT2的每个在水平方向上的宽度朝向基板110的顶表面110T增大。
各向异性蚀刻工艺和各向同性蚀刻工艺的每个可以以干法执行。在某些实施方式中，当基板110由硅(Si)形成时，采用感应耦合等离子体(ICP)的蚀刻装置可以用于执行各向异性蚀刻工艺和各向同性蚀刻工艺。例如，各向异性蚀刻工艺可以通过采用从Cl2气体获得的等离子体执行。各向同性蚀刻工艺可以通过采用从Cl2气体和NF3气体的混合气体获得的等离子体执行。该混合气体可以为通过以约5:1的体积比混合Cl2气体和NF3气体获得的气体。用于形成延伸的沟槽区域ET1和ET2的各向同性蚀刻工艺可以采用比用于形成上器件隔离沟槽区域UT1和UT2以及下器件隔离沟槽区域LT1和LT2的各向异性蚀刻工艺更高的压力和更低的偏压。例如，在各向异性蚀刻工艺期间采用约3mT的压力、约300W的源功率和约850V的偏压，并且在各向同性蚀刻工艺期间可以采用约20mT的压力、约600W的源功率和约0V的偏压。然而，这些是示例，本发明构思的技术构思不限于此。
在某些实施方式中，当执行各向异性蚀刻工艺和各向同性蚀刻工艺时，可以执行循环工艺，其中用于氧化基板110的暴露表面的氧化工艺以及用于去除基板110的一部分以形成器件隔离沟槽112T和界面沟槽312T的蚀刻工艺被交替地重复多次。
在器件隔离沟槽112T和界面沟槽312T形成在基板110中之后，在单元阵列区域322中，每个有源区域A1可以包括鳍主体部分FB、中间有源区域MA和上有源区域UA。在某些实施方式中，在水平方向上，中间有源区域MA的宽度W1可以小于上有源区域UA的宽度W2且大于上有源区域UA的宽度W2的1/2。
参照图10B，从图10A的产物，在去除掩模图案M1之后，形成填充器件隔离沟槽112T的器件隔离膜112和填充界面沟槽312T的界面器件隔离膜312。
器件隔离膜112和界面器件隔离膜312可以包括覆盖基板110的顶表面110T的绝缘薄膜114。保留在基板110的顶表面110T上的绝缘薄膜114可以在当执行用于将杂质离子注入到基板110中的离子注入工艺时的随后工艺中或者在随后的蚀刻工艺期间保护基板110的表面。
参照图10C，通过采用掩模图案M2作为蚀刻掩模蚀刻基板110的一部分、器件隔离膜112的一部分和界面器件隔离膜312的一部分，形成在第一方向(X方向)上延伸跨过有源区域A1、器件隔离膜112和界面器件隔离膜312的每个栅极沟槽GT。
为了形成每个栅极沟槽GT，从基板110的顶表面110T至第一水平面LV31(见图10A)(其是第一深度D1)，基板110、器件隔离膜112和界面器件隔离膜312可以以大致相同的蚀刻速度蚀刻。换言之，在通过掩模图案M2暴露的区域中，上有源区域UA从基板110的顶表面从有源区域A1去除，并且基板110、器件隔离膜112和界面器件隔离膜312可以以大致相同的蚀刻速度蚀刻，直到当中间有源区域MA暴露时的时刻。接下来，从当每个有源区域A1的中间有源区域MA被暴露时的时刻起，可以在器件隔离膜112和界面器件隔离膜312的蚀刻速度大于基板110的蚀刻速度的条件下执行蚀刻工艺。在此状态下，当器件隔离膜112和界面器件隔离膜312在中间有源区域MA周围被蚀刻时，进一步消耗了中间有源区域MA的暴露表面的一部分，因此可以形成较薄鳍部分TF。在形成每个栅极沟槽GT之后，每个有源区域A1的较薄鳍部分TF和鳍主体部分FB可以从每个栅极沟槽GT的底部暴露。每个栅极沟槽GT可以包括暴露器件隔离膜112的第一底部GTB1以及暴露较薄鳍部分TF的表面和鳍主体部分FB的上表面的第二底部GTB2。第一底部GTB1可以位于比第二底部GTB2低的水平面处。
在某些实施方式中，通过在蚀刻中间有源区域MA周围的器件隔离膜112和界面器件隔离膜312的工艺期间适当地改变蚀刻气氛，可以形成如图10C所示的具有圆形顶部的较薄鳍部分TF或如图9所示的具有平坦的顶表面402T的较薄鳍部分402TF。
掩模图案M2可以形成为氧化物膜、非晶碳层(ACL)、SiON膜、或其组合。
参照图10D，共形地覆盖每个栅极沟槽GT的内壁的栅极电介质膜120形成在图10C的产物上。栅极电介质膜120可以通过采用ALD工艺而形成。
参照图10E，在形成在栅极电介质膜120上填充每个栅极沟槽GT的导电层(未示出)之后，该导电层被回蚀刻，使得填充每个栅极沟槽GT的一部分的导电线130从该导电层留下。
导电层可以具有其中含金属衬层和金属膜顺序地堆叠的结构。含金属衬层可以接触栅极电介质膜120。金属膜可以与栅极电介质膜120间隔开并由含金属衬层围绕。在某些实施方式中，含金属衬层可以由TiN形成，并且金属膜可以由W形成，但是本发明构思不限于此。
在有源区域A1中，具有比鳍主体部分FB的宽度小的宽度的较薄鳍部分TF突出到每个栅极沟槽GT的内部。因此，即使当单元阵列区域322中的有源区域A1之间的间隔由于集成电路器件被高度按比例减小而减小很多时，具有相对小的宽度的多个较薄鳍部分TF也突出到每个栅极沟槽GT的内部，因此在多个较薄鳍部分TF中的两个相邻的较薄鳍部分TF之间可以保证具有相对大宽度的空间。因此，当形成导电层以形成导电线130时，导电层可以很好地填充所述两个相邻的较薄鳍部分TF之间的空间而没有诸如缝隙或孔隙的沉积缺陷，所述两个相邻的较薄鳍部分TF之间的空间与每个栅极沟槽GT的内部空间的其它部分相比是相对窄的空间。因此，可以解决由于有源区域A1之间的窄的间隔引起的有缺陷的沉积问题，并可以有效地增大较薄鳍部分TF和导电线130彼此面对的区域。结果，包括导电线130的晶体管的沟道宽度可以被有效地延长，因此可以改善器件的可靠性。
当导电层被回蚀刻以形成导电线130时，掩模图案M2的一部分被消耗，因此掩模图案M2的厚度可以减小。
参照图10F，在每个栅极沟槽GT的内部空间中，保留在导电线130上的空间用绝缘盖图案170填充。接下来，去除保留在基板110上的掩模图案M2，并且可以暴露覆盖基板110的顶表面110T的绝缘薄膜114。
在某些实施方式中，与图10F所示的不同，当覆盖基板110的顶表面110T的绝缘薄膜114保留时，对绝缘盖图案170和绝缘薄膜114执行平坦化工艺直到暴露基板110的顶表面110T，从而获得如图8A所示的产物。
根据参照图10A至图10F描述的制造集成电路器件300的方法，当形成导电层以形成导电线130时，导电层可以很好地填充每个栅极沟槽GT的内部空间中所述两个相邻的较薄鳍部分TF之间的相对窄的空间而没有沉积缺陷，因此可以有效地增大较薄鳍部分TF和导电线130彼此面对的区域。因此，即使当由于集成电路器件的按比例缩小，单元晶体管区域的面积减小并且有源区域A1的节距减小时，可以解决由于有源区域A1之间的减小的间隔引起的有缺陷的沉积问题，因此可以有效地延长单元晶体管的沟道宽度。
如上所述，尽管参照图10A至图10F示范性地描述了制造图8A和图8B的集成电路器件300的方法，但是通过在本发明构思的技术构思的范围内对其进行各种修改和变化，从参照图10A至图10F的描述来制造参照图5A至图5C描述的集成电路器件100、参照图7描述的集成电路器件200、参照图9描述的集成电路器件400、或具有与其类似的结构的各种集成电路器件对于本领域普通技术人员来说将是显然的。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离权利要求书的精神和范围。
本申请要求于2018年1月18日在韩国知识产权局提交的韩国专利申请第10-2018-0006627号的权益，其公开内容通过引用整体地结合于此。

Claims (23)

1.一种集成电路器件，包括：
基板，具有限定有源区域的器件隔离沟槽；
器件隔离膜，在所述有源区域周围填充所述器件隔离沟槽；
栅极沟槽，在第一方向上延伸跨过所述有源区域和所述器件隔离膜；
栅极电介质膜，覆盖所述栅极沟槽的内壁；以及
导电线，在所述栅极电介质膜之上填充所述栅极沟槽的一部分，
其中所述有源区域包括：在所述导电线下面的鳍主体部分；从所述鳍主体部分朝向所述导电线突出并在所述第一方向上具有比所述鳍主体部分的第二宽度小的第一宽度的较薄鳍部分；上有源区域，具有在比所述导电线的顶表面高的水平面处的最上表面；以及中间有源区域，连接在所述鳍主体部分和所述上有源区域之间，并在水平方向上具有比所述鳍主体部分的所述第二宽度小且比所述上有源区域的第四宽度小的第三宽度。
2.如权利要求1所述的集成电路器件，其中所述栅极沟槽包括暴露所述器件隔离膜的第一底部以及暴露所述较薄鳍部分和所述鳍主体部分的第二底部，并且
所述第一底部在比所述第二底部低的水平面处。
3.如权利要求1所述的集成电路器件，其中所述导电线包括围绕所述较薄鳍部分的凹陷底部。
4.如权利要求1所述的集成电路器件，其中所述有源区域具有包括横向凹陷的侧壁，该横向凹陷在与所述较薄鳍部分相同的水平面处，并且
所述器件隔离膜具有包括横向突出绝缘部分的侧壁，该横向突出绝缘部分朝向所述横向凹陷突出。
5.如权利要求1所述的集成电路器件，其中在水平方向上延伸得长的横向凹陷形成在所述有源区域的侧壁中。
6.如权利要求1所述的集成电路器件，其中所述中间有源区域和所述较薄鳍部分在所述水平方向上处于相同的水平面。
7.如权利要求1所述的集成电路器件，其中所述器件隔离膜的侧壁包括具有负轮廓的部分，使得所述器件隔离膜在水平方向上的宽度朝向所述有源区域的最上表面减小。
8.如权利要求1所述的集成电路器件，其中在水平方向上延伸的横向凹陷形成在所述有源区域的侧壁中，并且
所述器件隔离膜具有包括横向突出绝缘部分的侧壁，该横向突出绝缘部分朝向所述横向凹陷突出。
9.如权利要求8所述的集成电路器件，其中所述器件隔离膜包括间隙填充绝缘膜和围绕所述间隙填充绝缘膜的绝缘衬层，并且
所述绝缘衬层包括朝向所述横向突出绝缘部分突出的突出部分。
10.一种集成电路器件，包括：
基板，具有在第一方向上布置成行的多个有源区域；
器件隔离膜，在所述基板上围绕所述多个有源区域；以及
导电线，在所述基板中延伸跨过所述多个有源区域，
其中所述多个有源区域中的每个包括：在所述导电线下面的鳍主体部分；从所述鳍主体部分朝向所述导电线突出并在所述第一方向上具有比所述鳍主体部分的第二宽度小的第一宽度的较薄鳍部分；上有源区域，具有在比所述导电线的顶表面高的水平面处的最上表面；以及中间有源区域，布置在所述上有源区域和所述鳍主体部分之间并在所述第一方向上具有比所述鳍主体部分的所述第二宽度小且比所述上有源区域的第四宽度小的第三宽度。
11.如权利要求10所述的集成电路器件，其中容纳所述导电线的栅极沟槽延伸跨过所述多个有源区域，并且
所述栅极沟槽具有由所述较薄鳍部分的表面和所述鳍主体部分的上表面限定的第一底部。
12.如权利要求10所述的集成电路器件，其中容纳所述导电线的栅极沟槽延伸跨过所述器件隔离膜，并且
所述栅极沟槽具有暴露所述器件隔离膜且在比所述较薄鳍部分的水平面低的水平面处的第二底部。
13.如权利要求10所述的集成电路器件，其中在水平方向上延伸得长的横向凹陷形成在所述多个有源区域中的每个的侧壁中。
14.如权利要求13所述的集成电路器件，其中所述器件隔离膜包括朝向所述横向凹陷突出的横向突出绝缘部分。
15.一种集成电路器件，包括：
基板，具有单元阵列区域、外围电路区域、以及在所述单元阵列区域和所述外围电路区域之间的界面区域；
多个有源区域，在所述单元阵列区域中的所述基板中；
器件隔离膜，覆盖所述单元阵列区域中的所述多个有源区域中的每个的侧壁；
界面器件隔离膜，填充形成在所述界面区域中的所述基板中的界面沟槽；以及
多个导电线，在所述单元阵列区域中在第一方向上延伸跨过所述多个有源区域，
其中所述多个有源区域中的每个包括：位于所述导电线下面的鳍主体部分；从所述鳍主体部分朝向所述导电线突出并在所述第一方向上具有比所述鳍主体部分的第二宽度小的第一宽度的较薄鳍部分；上有源区域，具有在比所述多个导电线的顶表面高的水平面处的最上表面；以及中间有源区域，连接在所述上有源区域和所述鳍主体部分之间并在所述第一方向上具有比所述鳍主体部分的所述第二宽度小且比所述上有源区域的第四宽度小的第三宽度。
16.如权利要求15所述的集成电路器件，其中所述导电线包括面对所述较薄鳍部分的第一部分、面对所述鳍主体部分的上表面的第二部分、以及面对所述器件隔离膜的第三部分。
17.如权利要求15所述的集成电路器件，其中所述多个有源区域中的每个具有其中形成横向凹陷的侧壁，所述横向凹陷在水平方向上延伸得长且在与所述较薄鳍部分的水平面相同的水平面处。
18.如权利要求15所述的集成电路器件，其中所述器件隔离膜具有其上设置横向突出绝缘部分的侧壁，所述横向突出绝缘部分在水平方向上延伸得长且在与所述较薄鳍部分的水平面相同的水平面处。
19.一种制造集成电路器件的方法，所述方法包括：
通过蚀刻基板形成包括延伸的沟槽区域的器件隔离沟槽，所述延伸的沟槽区域在比从所述基板的顶表面起的第一深度低的水平面处，以及在所述基板中限定多个有源区域，所述多个有源区域中的每个包括鳍主体部分和中间有源区域，该鳍主体部分在比所述延伸的沟槽区域的水平面低的水平面处具有第一宽度，所述中间有源区域由所述延伸的沟槽区域限定并具有小于所述第一宽度的第二宽度；
在所述器件隔离沟槽中形成器件隔离膜；
通过去除所述多个有源区域的部分和所述器件隔离膜的部分而形成在第一方向上延伸跨过所述多个有源区域和所述器件隔离膜的栅极沟槽，并同时在所述多个有源区域中的每个中形成从所述鳍主体部分突出并在所述第一方向上具有比所述鳍主体部分的宽度小的宽度的较薄鳍部分；
在所述栅极沟槽中形成覆盖所述器件隔离膜和所述较薄鳍部分的栅极电介质膜；以及
在所述栅极沟槽中在所述栅极电介质膜之上形成导电线。
20.如权利要求19所述的方法，其中，在形成所述器件隔离膜时，所述器件隔离膜形成为包括朝向所述中间有源区域突出的横向突出绝缘部分。
21.如权利要求19所述的方法，其中，在限定所述多个有源区域时，所述多个有源区域中的每个形成为还包括在比所述中间有源区域的水平面高的水平面处的上有源区域，并且
所述中间有源区域在水平方向上的宽度小于所述上有源区域的宽度。
22.如权利要求19所述的方法，其中限定所述多个有源区域包括：
通过各向异性蚀刻所述基板至所述第一深度而形成上器件隔离沟槽区域；
通过从所述上器件隔离沟槽区域各向同性地蚀刻所述基板而形成所述延伸的沟槽区域；以及
通过从所述延伸的沟槽区域各向异性地蚀刻所述基板而形成所述器件隔离沟槽。
23.如权利要求19所述的方法，其中，在形成所述栅极沟槽期间，所述较薄鳍部分由所述中间有源区域形成。
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