TWI462100B - 關於具有浮體之記憶體單元之方法、裝置及系統 - Google Patents

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Description

關於具有浮體之記憶體單元之方法、裝置及系統
一般而言，本發明之實施例係關於記憶體單元。更特定而言，本發明之實施例係關於具有一浮體之記憶體單元、利用該等記憶體單元之裝置及系統以及形成該等記憶體單元之方法及操作該等記憶體單元之方法。
本申請案主張對2009年4月7日提出申請之序列號為12/419,658之美國專利申請案「Methods,Devices,and Systems Relating to Memory Cell Having a Floating Body」之申請日期之權益。
一習用記憶體(舉例而言，一DRAM)可包含一個電晶體及一個電容器。然而，由於該電容器的存在(且特定而言係該電容器之大小)，一習用記憶體之可縮放性存在限制。因此，已研發包含一個電晶體(1T)且不包含電容器作為一記憶體單元、稱為「無電容器」記憶體之記憶體。一無電容器記憶體單元可包含一浮體(亦即，電浮動之一主體)。
一般而言，一習用無電容器記憶體單元利用一絕緣體上矽(SOI)晶圓且識別藉由在一浮體中累積多數載子(電洞或電子)或藉由自該浮體發射該多數載子來控制浮體電壓之資料。如熟習此項技術者所理解，可藉由致使多數載子累積且保留於該浮體中來將一邏輯「1」寫入至且儲存於一記憶體單元中。因此，當在該浮體中累積多數載子時，此狀態通常稱為一資料「1」狀態。可藉由自該浮體移除多數載子來擦除一邏輯「1」(亦即，寫入邏輯「0」)。因此，當自該浮體清空多數載子時，此狀態通常稱為一資料「0」狀態。亦如熟習此項技術者所理解，該電晶體浮體中之所儲存電荷影響該記憶體單元電晶體之臨限電壓(VT )。一較低臨限電壓(VT )增加穿過該記憶體單元電晶體之電流，且一較高臨限電壓(VT )減小穿過該電晶體之電流。穿過該記憶體單元電晶體之電流用於確定該記憶體單元之狀態。
圖1圖解說明一習用浮體記憶體單元10之一實例。記憶體單元10包含具有一閘極區16、一源極區18及一汲極區20之一電晶體12。源極區18及汲極區20形成於矽層26中，其中一浮體區24界定於該源極區與該汲極區之間。此外，浮體區24安置於上覆於一基板30上之一絕緣層28上。記憶體單元10亦包含一區38，該區包括相比浮體區24係高度正摻雜，但相比源極區18或汲極區20係正摻雜程度較輕之矽。區38藉助穿過絕緣層28、矽層26及一絕緣層32之導線41連接至一觸點40。藉由在絕緣層28具有400奈米之一厚度時將一負電壓(通常在-20 V左右)施加至區38，可在浮體區24中形成一中性區域。因此，可在浮體區24內產生且儲存一電荷。
如上文所圖解說明，一習用浮體記憶體單元將電荷儲存於毗鄰於汲極區及源極區之一浮體內，且因此，該等所儲存電荷具有在操作期間自該浮體洩漏之一趨向。此在較高溫度下之操作期間特別成問題。另外，習用浮體記憶體單元在保留、讀取及寫入操作期間由於電荷重組時自該浮體丟失電荷而遭受不良資料保持。此外，由於習用浮體記憶體單元可具有未被組態為保留大量電荷之一小浮體，因此任何電荷丟失皆可導致一波動或弱化信號。
需要用於增強浮體記憶體單元之功能性之方法、裝置及系統。具體而言，需要用於藉由增加一記憶體單元之一浮體之大小且增加一浮體記憶體單元之資料保持來增強一記憶體單元之功能性之方法、裝置及系統。
下文闡述本發明之各種實施例，該等實施例係針對一記憶體單元、形成一記憶體單元之方法、包含具有複數個記憶體單元之一記憶體陣列之一記憶體裝置、操作一記憶體陣列之方法及包含至少一個記憶體裝置(其包含具有複數個記憶體單元之一記憶體陣列)之一電子系統之實施例。在至少一個實施例中，一記憶單元可包括包含一源極、一汲極及定位於該源極與該汲極之間的一閘極之一電晶體。此外，該記憶體單元可包含具有毗鄰該源極及該汲極中之每一者定位之一第一部分及遠離該源極及該汲極中之每一者之一第二部分之矽。該矽可包含將該第一部分耦合至該第二部分之一通路。此外，該記憶體單元可包含凹入至該矽中且定位於該第一部分與該第二部分之間的一偏壓閘極。該偏壓閘極可經組態以可操作地耦合至一偏壓電壓。該記憶體單元亦可包含至少部分地圍繞該偏壓閘極之一電介質材料，及毗鄰於該矽且包括另一電介質材料之一隔離區。該第二部分可定位於該隔離區與該偏壓閘極之間。
在至少一個其他實施例中，一記憶體單元可包括一電晶體，該電晶體具有各自形成於矽中之一汲極及一源極及定位於該汲極與該源極之間的一閘極。該記憶體單元亦可包含凹入至該矽中且定位於一隔離區與該電晶體之間的一偏壓閘極。該偏壓閘極可經組態以可操作地耦合至一偏壓電壓。另外，該記憶體單元可包含在該矽內且具有毗鄰該源極及該汲極之一第一部分及耦合至該第一部分之一第二部分之一浮體。該第一部分可自該偏壓閘極垂直偏移且該偏壓閘極可毗鄰該第二部分形成。
本發明之其他實施例可包含形成一記憶體單元之方法。一種方法可包括形成具有形成於矽中之一源極及汲極以及定位於該源極與該汲極之間的一閘極之一電晶體。另外，該方法可包含形成至該矽中但不穿過該矽且定位於該電晶體與穿過該矽形成之一隔離區之間的一凹部。此外，該凹部可遠離該隔離區。該方法亦可包含沿該凹部之一表面且毗鄰該矽形成一電介質。該方法亦可包括至少部分地在該凹部內形成一導電材料。
一或多個其他實施例可包括操作包含複數個記憶體單元之一記憶體陣列之方法。一種方法可包含將一偏壓電壓施加至毗鄰該複數個記憶體單元中之每一記憶體單元之一電荷儲存區之一偏壓閘極。該方法亦可包含藉由以下方式中之一者對包括一電晶體之一記憶體單元執行一操作：將一電荷程式化至該記憶體單元之一浮體內之一相關聯電荷儲存區及自該相關聯電荷儲存區讀取一電荷。該相關聯電荷儲存區可毗鄰一隔離區定位、自該電晶體垂直偏移，且耦合至該浮體內之另一區。另外，該另一區可毗鄰該電晶體。
在仍其他實施例中，本發明包含包括一記憶體陣列之一記憶體裝置，該記憶體陣列包含根據先前所述之實施例中之一或多者之複數個記憶體單元。本發明之再其他實施例包含電子系統。此等系統之一或多個實施例可包括至少一個處理器及包含根據先前所述之實施例中之一或多者之複數個記憶體單元之至少一個記憶體裝置。
在以下實施方式中，參考形成本發明之一部分之附圖，附圖中以圖解說明之方式顯示其中可實踐本發明之具體實施例。足夠詳細地闡述此等實施例以使得熟習此項技術者能夠實踐本發明，且應理解，可利用其他實施例並可在本發明之範疇內做出結構、邏輯及電改變。
在此說明中，可以方塊圖形式顯示功能，以便不會以不必要的細節使本發明模糊不清。此外，所示及所述之具體實施方案僅係若干實例且不應視為實施本發明之僅有方式，除非本文中另有規定。方塊界定及各種方塊之間的邏輯分割表示一具體實施方案。熟習此項技術者將易於明瞭，可藉由眾多其他分割方案來實踐本發明之各種實施例。在大多數情況下，本發明之各種實施例中已省略關於時序考量之細節及諸如此類，其中此等細節對獲得對本發明之各種實施例之一完全理解並非必要且在熟習相關技術者之能力範圍內。
以下說明中所用之術語「晶圓」及「基板」包含具有一曝露表面之任一結構，可在該結構上或該結構中形成與本發明之實施例相關之一積體電路(IC)結構。非限制性地，術語基板包含半導體晶圓及其他體半導體基板。術語基板亦用於指代在處理期間之半導體結構，且可包含已製作於其上之其他層。晶圓及基板兩者皆包含經摻雜及未經摻雜之半導體、由一基底半導體或絕緣體支撐之磊晶半導體層以及熟習此項技術者習知之其他半導體結構。術語「導體」包含半導體，且術語「絕緣體」或「電介質」包含導電性不及本文中稱為導體之材料之任一材料。
通常參考以下說明及附圖，圖解說明本發明之各種態樣以顯示其結構及操作方法。以相同編號指示所圖解說明實施例之共同元件。應理解，所呈現之圖並非意欲圖解說明實際結構或方法之任一特定部分之實際視圖，而僅係用來更清晰且更完全地繪示本發明之理想化表示。
將參照圖2及3首先闡述根據本發明之各種實施例之包含一浮體之一記憶體單元及包含複數個記憶體單元之一記憶體陣列。接著將參照圖4A至10B來闡述根據本發明之各種實施例之形成包含複數個記憶體單元之一記憶體陣列之方法。接著將參照圖11A至12B來闡述根據本發明之其他實施例之包含複數個記憶體單元之記憶體陣列。此後，接著將參照圖13來闡述根據本發明之一實施例之一記憶體單元之各種操作。此外，將參照圖14及15來闡述各自併入先前實施例中之一或多者之一記憶體陣列及若干記憶體單元之一電子系統及一半導體晶圓。
應注意，雖然本發明之以下所述實施例包括一或多個NMOS電晶體，但熟習此項技術者習知之其他電晶體(例如，PMOS電晶體)亦可用於實施本發明之各種實施例。此外，雖然本發明之以下所述實施例係指「電洞產生」或充當多數載子之「電洞」，但熟習此項技術者應理解，在提供(舉例而言)電子產生及充當多數載子之電子之具體實施例中可將各種電壓及/或摻雜極性反轉。
圖2係根據本發明之各種實施例之包含一浮體之一記憶體單元210之一剖視圖。如圖2中所圖解說明，記憶體單元210包含具有一作用閘極214、一源極216及一汲極218之一電晶體212。另外，記憶體單元210包含上覆於一隱埋絕緣體222上之區234，該區可包括矽。如所圖解說明，作用閘極214定位於在區234中形成之一第一凹部280內。電晶體212可形成於可上覆於一基板220上之隱埋絕緣體222上方。僅舉例而言，且並非以限制方式，隱埋絕緣體222可包括一隱埋氧化物(BOX)且基板220可包括一體矽基板。
此外，記憶體單元210包含定位於在區234內形成之一第二凹部282內之一偏壓閘極236。僅舉例而言，偏壓閘極236可包括多晶矽或任一其他金屬。另外，記憶體單元210可包括毗鄰於區234沿第一凹部280之一表面且毗鄰於區234沿第二凹部282之一表面形成之一電介質材料233。此外，電介質材料233可形成於區234在第二凹部282與一淺溝槽隔離(STI)區228(其可包括一電介質材料229)之間的一部分上方。記憶體單元210亦可包含上覆於淺溝槽隔離(STI)區228及形成於區234之一部分上方之電介質材料233中之每一者上之氮化矽238。此外，氮化矽238可上覆於第二凹部282內之偏壓閘極236及第一凹部280內之作用閘極214中之每一者上。
區234可包含毗鄰於作用閘極214、汲極218及源極216之一第一部分284。此外，區234可包含毗鄰偏壓閘極236且遠離作用閘極214、汲極218及源極216之一第二部分286。下文中亦可將第二部分286稱為一「電荷儲存區」。此外，第一部分284可經由定位於偏壓閘極236之一底部端與區234之一底部表面之間的一通路288耦合至第二部分286。僅舉例而言，且並非以限制方式，通路288可具有在(僅舉例而言)大致20奈米至75奈米之一範圍內之一高度P。第一部分284、通路288及第二部分286可共同界定記憶體單元210之一浮體。
記憶體單元210亦可包含上覆於氮化矽238上之一氧化物區240。此外，可穿過氧化物區240形成一共同源極線226且該共同源極線可操作地耦合至源極216。記憶體單元210亦可包含一數位線224，該數位線上覆於一氧化物區248上且延伸穿過形成於氧化物區248及氧化物區240中之每一者中之一通道以可操作地耦合至汲極218。
如下文更完全地闡述，在記憶體單元210之一預期操作期間，偏壓閘極236可操作地耦合至一偏壓電壓，且更具體而言，耦合至一負偏壓電壓。因此，在操作期間，第二部分286連同沿第二凹部282之一外表面形成之電介質材料233、STI區228及偏壓閘極236一起可共同地充當一電容器。因此，產生於浮體(亦即，第一部分284、通路288及第二部分286)內之電洞可吸引至且儲存於第二部分286內。因此，在記憶體單元210之操作期間，電荷可遠離源極216及汲極218中之每一者儲存，且因此，相對於習用浮體記憶體單元可減小電荷重組之趨向。此外，經由通路288將第二部分286耦合至第一部分284可限制在記憶體單元210之操作期間移動至第二部分286中或移動出第二部分286之電荷的數目。因此，與習用浮體記憶體單元相比，可增強電荷保持。此外，如所組態，記憶體單元210可包含與一習用先前技術結構之一浮體相比具有較大之一儲存區域之一浮體。因此，此可使得能夠儲存更多之電荷，且因此，最小化由於任一丟失電荷所產生之信號波動。因此，與習用結構相比，記憶體單元210可提供一增強信號。另外，應注意，可增加區234之一高度H且因此可增加電荷儲存區286之面積以使得能夠將一較大量之電荷儲存於電荷儲存區286內。
圖3係根據本發明之一實施例之包含複數個記憶體單元210之一記憶體陣列200之一部分之一剖視圖。圖2及3中已使用相同之編號來識別相同之特徵。
現將參考圖4A至10B來闡述根據本發明之各種實施例形成包含複數個記憶體單元之一記憶體陣列之一方法。在一個實施例中，如在圖4A中所圖解說明之平面圖及圖4B中所圖解說明之剖視圖中所繪示，可提供包含在基板220上方之隱埋絕緣體222之一結構。如上文所提及，隱埋絕緣體222可包括(舉例而言)一隱埋氧化物(BOX)，且基板220可包括(舉例而言)一體矽基板。此外，僅舉例而言，隱埋絕緣體222可具有在大致100奈米至300奈米之一範圍內之一垂直厚度。此外，該結構可包含上覆於隱埋絕緣體222上之區234。如上文所提及，區234可包括矽且可具有在(僅舉例而言)大致50奈米至200奈米之一範圍內之一高度H。此外，該結構可包含穿過區234形成之淺溝槽隔離(STI)區228。可使用一反應性離子蝕刻(RIE)製程或熟習此項技術者習知之其他適合蝕刻製程形成STI區228。可在每一STI區228內形成一電介質材料229(例如，僅舉例而言，二氧化矽(SiO2 )、旋塗玻璃(SOG)或其他適合電介質材料)。接著可藉由一研磨製程(例如，化學機械平坦化(CMP))來平坦化一頂部電介質材料229。此外，應注意，在(STI)區228內形成一電介質材料229之前，可氧化區234之毗鄰(STI)區228之側壁以修補因形成STI區228所造成之任何損壞。
參照圖5A中所圖解說明之平面圖及圖5B中所圖解說明之剖視圖，可將第一凹部280及第二凹部282蝕刻至區234中。僅舉例而言，可使用一RIE製程或熟習此項技術者習知之任一其他蝕刻製程將第一凹部280及第二凹部282蝕刻至區234中。僅舉例而言，且並非以限制方式，可將第一凹部280及第二凹部282蝕刻至區234達一特定深度以便在區234之一底部表面與第一凹部280及第二凹部282中之每一者之一底部端之間留下大致20奈米至75奈米之區234。
此外，可在區234之一頂部表面上方且沿第一凹部280及第二凹部282中之每一者之一表面形成電介質233。舉例而言，根據一個實施例，可藉由選擇性地氧化區234之一頂部表面及區234之毗鄰每一第一凹部280及每一第二凹部282之一表面來形成電介質233。根據另一實施例，可藉由任一習知的適合沈積製程形成電介質233。僅舉例而言，與二氧化矽相比，電介質233可包括一高K電介質材料。
此後，如在圖6A中所圖解說明之平面圖及圖6B中所圖解說明之剖視圖中所繪示，作用閘極214可形成於每一第一凹部280內且偏壓閘極236可形成於每一第二凹部282內。作用閘極214及偏壓閘極336中之每一者可包括(舉例而言)一金屬，例如氮化鈦(TiN)、氮化鉭(TaN)、其等之任一組合或任一其他金屬。僅舉例而言，且並非以限制方式，可藉由任一習知金屬矽沈積製程或熟習此項技術者習知之任一其他製程形成偏壓閘極236及作用閘極214中之每一者。此後，可藉由熟習此項技術者習知之任一製程蝕刻第一凹部280內之每一作用閘極214及第二凹部282內之每一偏壓閘極236之一部分以形成凹槽235。可藉由(僅舉例而言)一毯式RIE製程形成凹槽235。此外，僅舉例而言，凹槽235可在區234之頂部表面下方形成至大致20奈米至75奈米之一深度。
隨後，如在圖7A中所圖解說明之平面圖及圖7B中所圖解說明之剖視圖中所繪示，可藉助熟習此項技術者習知之任一製程在區234內形成源極216及汲極218。此外，可藉助任一習知製程在區234及電介質材料229中之每一者上方形成可包括(舉例而言)氮化矽之一電介質238。亦可在偏壓閘極236及作用閘極214上方之每一凹槽235內形成電介質238。
此外，參照圖8A中所圖解說明之平面圖及圖8B中所圖解說明之剖視圖，可使用任一習知製程在電介質238上方形成氧化物區240。隨後，如在圖9A及9B中所圖解說明，可使用一習用鑲嵌製程來形成延伸穿過氧化物區240及電介質238中之每一者且耦合至源極216之共同源極線226。接著可藉由一研磨製程(例如，一CMP製程)來平坦化每一共同源極線226之一頂部。僅舉例而言，共同源極線226可包括氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、其等之任一組合或任一其他金屬。此後，參照圖10A中所圖解說明之平面圖及圖10B中所圖解說明之剖視圖，可使用任一習知製程在氧化物區240及共同源極線226上方形成氧化物區248。隨後，可藉由任一習知蝕刻製程(例如，僅舉例而言，一RIE製程)來蝕刻氧化物區248及氧化物區240中之每一者以穿過氧化物區248及氧化物區240中之每一者且在汲極區218上方形成複數個凹槽。接著可在氧化物區248上方、在每一凹槽內形成數位線224且將該數位線耦合至汲極218，如圖10B中所圖解說明。僅舉例而言，數位線224可包括氮化鈦(TiN)、氮化鉭(TaN)、其等之任一組合或任一其他金屬。
參照圖11A及11C中所圖解說明之平面圖及圖11B及11D中所圖解說明之剖視圖，繪示根據本發明之一或多個其他實施例之包含複數個記憶體單元410之一記憶體陣列400。圖11C係相對於圖11A中所圖解說明之平面圖旋轉90度之一平面圖。此外，圖11D係相對於圖11B中所圖解說明之剖視圖旋轉90度之一剖視圖。此外，圖11D係沿圖11C之線11D-11D截取所得。如圖11B中所圖解說明，每一記憶體單元410包含具有一作用閘極414、一源極416及一汲極418之一電晶體412。電晶體412可包括(僅舉例而言)一平面電晶體，且可藉由熟習此項技術者習知之任一製程形成。電晶體412可形成於可上覆於一基板420上之一隱埋絕緣體422上方。僅舉例而言，且並非以限制方式，隱埋絕緣體422可包括一隱埋氧化物(BOX)且基板420可包括一體矽基板。另外，記憶體陣列400包含可包括矽之一區434。區434可包含毗鄰於作用閘極414、汲極418及源極416之一第一部分484。
如圖11B及11D中所圖解說明，每一記憶體單元410亦可包含可藉由任一習用製程形成之一鰭式FET電晶體468。如熟習此項技術者所理解，一鰭式FET電晶體可包含一閘極區，該閘極區形成於一矽結構之經組態以充當一記憶體單元之一浮體之至少一部分中。因此，該閘極區可至少部分地捲繞該浮體之一或多個部分。如圖11D中所圖解說明，鰭式FET電晶體468可包含一閘極區470，該閘極區形成於淺溝槽隔離(STI)區428中且形成於區434之一部分中以形成區434之複數個第二部分486。每一第二部分486可形成於閘極區470之至少一部分下方且與該至少一部分垂直對準且第一部分484可自閘極區470垂直偏移。第二部分486在下文中亦可稱為一「電荷儲存區」。第一部分484與第二部分486可共同界定記憶體單元410之一浮體。
亦應注意，如在圖11D中所圖解說明，儘管閘極470不延伸穿過區434之一整個深度，但閘極470可延伸穿過區434之一整個深度以與一隱埋絕緣體422之一頂部表面鄰接。因此，偏壓閘極470可放大且因此可提供經組態以吸引一電荷之一較大區域。
記憶體陣列400亦可包含上覆於淺溝槽隔離(STI)區428及區434中之每一者上之氮化矽438。可藉由任一習知製程(例如，上文參照圖4A至7B所闡述之製程)形成STI區428及氮化矽438中之每一者。此外，可使用例如上文參照圖8A至10B所闡述之處理技術之習用處理技術來在每一記憶體單元410上方形成共同源極線及一數位線以完成一記憶體陣列結構。
如下文更完全地闡述，在記憶體單元410之一預期操作期間，鰭式Fet電晶體436之閘極區470可操作地耦合至一偏壓電壓，且更具體而言，耦合至一負偏壓電壓。因此，在操作期間，每一第二部分486連同STI區428及閘極區470一起可充當一電容器。此外，由於耦合至一偏壓電壓之閘極區470係部分地圍繞每一第二區486而形成，因此在浮體(亦即第一部分484及第二部分486)內產生之電洞可吸引至且儲存於第二部分486內。因此，相對於習用浮體記憶體單元可降低電荷重組且可增強電荷保持。此外，如所組態，記憶體單元410可包含與一習用先前技術結構之一浮體相比具有一較大儲存區域之一浮體。因此，此可使得能夠儲存更多電荷，且因此，最小化由於任一丟失電荷所產生之信號波動。因此，與習用結構相比，記憶體單元410可提供一增強之信號。另外，應注意，可增加區434之一高度X(參見圖11D)，且因此可增加電荷儲存區486之一面積以使得能夠將一較大量之電荷儲存於電荷儲存區486內。另外，應注意，如圖11B中所圖解說明，閘極區470之一部分可上覆於STI區428之一部分上且與該部分垂直對準，如由編號487所指示。換言之，閘極470之一部分可與STI區428之一部分重疊。使STI區428之一部分與閘極470重疊可增加第二部分486之電容性耦合。
參照圖12A中所圖解說明之平面圖及圖12B中所圖解說明之剖視圖，繪示根據本發明之又一或更多其他實施例之包含複數個記憶體單元510之一記憶體陣列500。如圖12A及12B中所圖解說明，每一記憶體單元510包含具有一作用閘極514、一源極516及一汲極518之一電晶體512。電晶體512可包括(舉例而言)一平面電晶體且可藉由熟習此項技術者習知之任一製程形成。電晶體512可形成於可上覆於一基板520上之一隱埋絕緣體522上方。僅舉例而言，且並非以限制方式，隱埋絕緣體522可包括一隱埋氧化物(BOX)且基板520可包括一體矽基板。另外，記憶體陣列500包含可包括矽之一區534。如所圖解說明，每一記憶體單元510可包含定位於在區534中形成之一凹部582內之一偏壓閘極536。僅舉例而言，偏壓閘極536可包括多晶矽或任一其他金屬。
另外，每一記憶體單元510可包括毗鄰區534圍繞凹部582之一表面形成之一電介質材料533。此外，電介質材料533亦可形成於區534在凹部582與一淺溝槽隔離(STI)區528之間的一部分上方。舉例而言，STI區528可包括一電介質材料529。每一記憶體單元510亦可包含上覆於每一淺溝槽隔離(STI)區528及每一區534上之氮化矽538。此外，氮化矽538可上覆於凹部582內之每一偏壓閘極536上。可藉由任何習知製程，例如上文參照圖4A至7B所闡述之製程來形成凹部582、電介質材料533、STI區528及氮化矽538中之每一者。
區534可包含毗鄰作用閘極514、汲極518及源極516之一第一部分584。此外，區534可包含毗鄰偏壓閘極536且遠離作用閘極514、汲極518及源極516之一第二部分586。第二部分586在下文中亦可稱為一「電荷儲存區」。此外，第一部分584可經由定位於偏壓閘極536之一底部端與區534之一底部表面之間的一通路588耦合至第二部分586。第一部分584、通道588及第二部分586可共同地界定記憶體單元510之一浮體。此外，可使用例如參照圖8A至10B所闡述之處理技術之習用處理技術來在每一記憶體單元510上方形成共同源極線及一數位線以完成一記憶體陣列結構。
如下文更完全地闡述，在記憶體單元510之一預期操作期間，偏壓閘極536可操作地耦合至一偏壓電壓，且更具體而言，耦合至一負偏壓電壓。因此，在操作期間，第二部分586連同沿凹部582之一外表面形成之電介質材料533、STI區528及偏壓閘極536一起可共同地充當一電容器。因此，產生於浮體(亦即，第一部分584、通路588及第二部分586)內之電洞可吸引至且儲存於第二部分586內。因此，在記憶體單元510之操作期間，電荷可遠離源極區516及汲極區518中之每一者儲存，且因此，相對於習用浮體記憶體單元可減小電荷重組之趨向。此外，經由通路588將第二部分586耦合至第一部分584可限制在記憶體單元510之操作期間移動至第二部分586中或移動出第二部分586之電荷之數目。因此，與習用浮體記憶體單元相比，可增強電荷保持。此外，如所組態，記憶體單元510可包含與一習用先前技術結構之一浮體相比具有一較大儲存區域之一浮體。因此，此可使得能夠儲存更多之電荷，且因此，最小化由於任一丟失電荷所產生之信號波動。因此，與習用結構相比，記憶體單元510可提供一增強之信號。另外，應注意，可增加區534之一高度Y，且因此可增加電荷儲存區586之一面積以使得能夠將較大量之電荷儲存於電荷儲存區586內。
參照圖13，現將闡述一記憶體單元之各種操作(亦即，擦除或寫入)。圖13圖解說明包括任一先前所述之記憶體單元210、410或510之一記憶體單元610之一電路圖。記憶體單元610包含耦合至一字線620之一閘極614、耦合至一數位線622之一汲極618及耦合至一接地電壓624之一源極616。另外，記憶體單元610包含經組態以可操作地耦合至一偏壓電壓之一偏壓閘極636。
如熟習此項技術者所理解，使用一閘極誘發汲極洩漏(GIDL)電流，可藉由將一第一正電壓(例如，2.5伏)施加至記憶體單元610之閘極614且將具有比該第一正電壓低之電位之一第二正電壓(例如，1.8伏)施加至記憶體單元610之汲極618來將一邏輯「1」寫入至記憶體單元610。此外，偏壓閘極636可操作地耦合至一偏壓電壓，且更具體而言耦合至一負偏壓電壓。僅舉例而言，偏壓閘極636可操作地耦合至在大致-1.0伏至-2.0伏之範圍內之一負偏壓電壓。另外，源極216可操作地耦合至接地電壓624。如熟習此項技術者所瞭解，一高閘極至汲極電壓(Vgd)可在記憶體單元610之一浮體內產生電洞，該等電洞至少部分地由於偏壓閘極636之負電位而可吸引至一電荷儲存區域(參見，例如圖2之電荷儲存區286、圖11B及11D之電荷儲存區486或圖12B之電荷儲存區586)。
此外，可藉由將一正電壓(例如，10伏)施加至記憶體單元610之閘極614且將一負電壓(例如，-1.8伏)施加至記憶體單元610之一汲極618自記憶體單元610擦除一邏輯「1」。此外，偏壓閘極636可操作地耦合至一偏壓電壓，且更具體而言，耦合至一負偏壓電壓。僅舉例而言，偏壓閘極636可操作地耦合至在大致-1.0伏至-2.0伏之範圍內之一負偏壓電壓。另外，源極616可操作地耦合至接地電壓624。如熟習此項技術者將瞭解，一反向通道及一負汲極電位將自記憶體單元610之一浮體內移除電洞。此外，為讀取儲存於記憶體單元610內之一電荷，可將一第一正電壓(例如，1.0伏)施加至記憶體單元610之閘極614。另外，可將具有比施加至記憶體單元610之閘極614之該第一正電壓小之一電位之一第二正電壓(例如，0.3伏)施加至記憶體單元610之汲極618。
圖14係根據本發明之一實施例之一電子系統之一方塊圖。電子系統700包含一輸入裝置772、一輸出裝置774及一記憶體裝置778，其皆耦合至一處理器裝置776。記憶體裝置778併入有包含本發明之前述實施例中之一或多者之至少一個記憶體單元210/410/510之至少一個記憶體陣列200/400/500。圖15係根據本發明之一進一步實施例之包含併入有先前實施例中之一或多者之記憶體陣列及記憶體單元之一積體電路晶粒992之一半導體晶圓990之一圖示。
本發明之實施例提供優於習用記憶體技術之優點及用以實施該等優點之結構。舉例而言，在浮體之操作中採用一小電容器結構。該浮體遠離源極/汲極區，因此最小化操作期間之干擾。該偏壓閘極、電介質及浮體可獨立於FET模製以最小化操作期間之電荷損失。該技術可易於尺寸縮放，且全間距製程、半間距製程或其等之任一組合可用來實施。另外，所製作之裝置係可堆疊的。另外，可使用間距減小技術來將特徵大小(CD)減小至8F2或更小。
具體實施例已藉由非限制性實例之方式顯示於圖式中且已詳細地闡述於本文中；然而，各種實施例可容許各種修改形式及替代形式。應理解，本發明並不限於所揭示之特定形式。相反，本發明囊括歸屬於以下隨附申請專利範圍及其等之合法等效形式之範疇內之所有修改形式、等效形式及替代形式。
10．．．浮體記憶體單元
12．．．電晶體
16．．．閘極區
18．．．源極區
20．．．汲極區
24．．．浮體區
26．．．矽層
28．．．絕緣層
30．．．基板
32．．．絕緣層
38．．．區
40．．．觸點
41．．．導線
200．．．記憶體陣列
210．．．記憶體單元
212．．．電晶體
214．．．作用閘極
216．．．源極
218．．．汲極
220．．．基板
222．．．隱埋絕緣體
224．．．數位線
226．．．共同源極線
228．．．淺溝槽隔離(STI)區
229．．．電介質材料
233．．．電介質材料
234．．．區
235．．．凹槽
236．．．偏壓閘極
238．．．氮化矽
240．．．氧化物區
248．．．氧化物區
280．．．第一凹部
282．．．第二凹部
284．．．第一部分
286．．．第二部分
288．．．通路
400．．．記憶體陣列
410．．．記憶體單元
412．．．電晶體
414．．．作用閘極
416．．．源極
418．．．汲極
420．．．基板
422．．．隱埋絕緣體
428．．．淺溝槽隔離(STI)區
434．．．區
438．．．氮化矽
468．．．鰭式FET電晶體
470．．．閘極區
484．．．第一部分
486．．．第二部分
500．．．記憶體陣列
510．．．記憶體單元
512．．．電晶體
514．．．作用閘極
516．．．源極
518．．．汲極
520．．．基板
522．．．隱埋絕緣體
528．．．淺溝槽隔離(STI)區
529．．．電介質材料
533．．．電介質材料
534．．．區
536．．．偏壓閘極
538．．．氮化矽
582．．．凹部
584．．．第一部分
586．．．第二部分
588．．．通路
610．．．記憶體單元
614．．．閘極
616．．．源極
618．．．汲極
620．．．字線
622．．．數位線
624．．．接地電壓
636．．．偏壓閘極
700．．．電子系統
772．．．輸入裝置
774．．．輸出裝置
776．．．處理器裝置
778．．．記憶體裝置
990．．．半導體晶圓
992．．．積體電路晶粒
圖1圖解說明一習用浮體記憶體單元；
圖2係根據本發明之一實施例之一記憶體單元之一剖視圖；
圖3係根據本發明之一實施例之包含複數個記憶體單元之一記憶體陣列之一部分之一剖視圖；
圖4A及4B分別圖解說明根據本發明之一實施例之一結構之形成之一平面圖及一剖視圖；
圖5A係根據本發明之一實施例之圖4A結構之進一步形成之一平面圖；
圖5B係根據本發明之一實施例之圖4B結構之進一步形成之一剖視圖；
圖6A係根據本發明之一實施例之圖5A結構之進一步形成之一平面圖；
圖6B係根據本發明之一實施例之圖5B結構之進一步形成之一剖視圖；
圖7A係根據本發明之一實施例之圖6A結構之進一步形成之一平面圖；
圖7B係根據本發明之一實施例之圖6B結構之進一步形成之一剖視圖；
圖8A係根據本發明之一實施例之圖7A結構之進一步形成之一平面圖；
圖8B係根據本發明之一實施例之圖7B結構之進一步形成之一剖視圖；
圖9A係根據本發明之一實施例之圖8A結構之進一步形成之一平面圖；
圖9B係根據本發明之一實施例之圖8B結構之進一步形成之一剖視圖；
圖10A係根據本發明之一實施例之圖9A結構之進一步形成之一平面圖；
圖10B係根據本發明之一實施例之圖9B結構之進一步形成之一剖視圖；
圖11A係根據本發明之另一實施例之一結構之形成之一平面圖；
圖11B係根據本發明之一實施例之圖11A中所圖解說明之結構之一形成之一剖視圖；
圖11C係圖解說明於圖11A中且相對於圖11A旋轉90度之結構之另一平面圖；
圖11D係圖解說明於圖11B中且相對於圖11B旋轉90度之結構之另一平面圖；
圖12A及12B分別圖解說明根據本發明之另一實施例之又另一結構之一形成之一平面圖及一剖視圖；
圖13係根據本發明之一實施例之一記憶體單元之一電路圖；
圖14係根據本發明之一實施例之一電子系統之一方塊圖；
圖15係根據本發明之一實施例之包含併入有先前實施例中之一或多者之一記憶體單元之一積體電路晶粒之一半導體晶圓之一圖示。
210．．．記憶體單元
212．．．電晶體
214．．．作用閘極
216．．．源極
218．．．汲極
220．．．基板
222．．．隱埋絕緣體
224．．．數位線
226．．．共同源極線
228．．．淺溝槽隔離(STI)區
229．．．電介質材料
233．．．電介質材料
234．．．區
236．．．偏壓閘極
238．．．氮化矽
240．．．氧化物區
248．．．氧化物區
280．．．第一凹部
282．．．第二凹部
284．．．第一部分
286．．．第二部分
288．．．通路

Claims (20)

  1. 一種包含一或多個記憶體單元之裝置，每一記憶體單元包括：一電晶體，其包括各自形成於矽中之一汲極及一源極以及定位於該汲極與該源極之間的一閘極；一偏壓閘極，其凹入至該矽中且定位於一隔離區與該電晶體之間且經組態以可操作地耦合至一偏壓電壓；及一浮體，其在該矽內且具有毗鄰該源極及該汲極且自該偏壓閘極垂直偏移之一第一部分及耦合至該第一部分之一第二部分，其中該偏壓閘極係毗鄰該第二部分形成。
  2. 如請求項1之裝置，其中該電晶體之該閘極係凹入至該矽中。
  3. 如請求項1之裝置，其中該偏壓閘極包括多晶矽及一金屬中之至少一者。
  4. 如請求項1之裝置，其中該偏壓閘極經組態以用於可操作地耦合至一負偏壓電壓。
  5. 如請求項1之裝置，其進一步包括至少部分地圍繞該偏壓閘極之一電介質材料。
  6. 如請求項5之裝置，其中該電介質材料包括相對於二氧化矽之一介電常數為高之一介電常數。
  7. 如請求項1之裝置，其進一步包括毗鄰該第二部分之一隔離區且包括一電介質材料，其中該第二部分係定位於該隔離區與該偏壓閘極之間。
  8. 如請求項1之裝置，其中該第二部分與該偏壓閘極之至少一部分垂直對準。
  9. 如請求項1之裝置，其中該偏壓閘極係一鰭式FET電晶體之一閘極。
  10. 如請求項1之裝置，其中該矽上覆於一隱埋絕緣體上且毗鄰於該隱埋絕緣體。
  11. 如請求項1之裝置，其進一步包括包含該一或多個記憶體單元之一記憶體陣列。
  12. 如請求項1之裝置，其進一步包括一電子系統，該電子系統包括：至少一個處理器；及包含該一或多個記憶體單元之至少一個記憶體裝置。
  13. 一種形成一記憶體單元之方法，其包括：形成具有形成於矽中之一源極及汲極以及定位於該源極與該汲極之間的一閘極之一電晶體；形成至該矽中但不穿過該矽且定位於該電晶體與穿過該矽形成之一隔離區之間的一凹部，其中該凹部遠離該隔離區；沿該凹部之一表面且毗鄰於該矽形成一電介質；及至少部分地在該凹部內形成一導電材料。
  14. 如請求項13之方法，其中形成至該矽中但不穿過該矽之該凹部包括將該凹部形成至具有在大致50奈米至200奈米之一範圍內之一垂直厚度之矽中但不穿過該矽。
  15. 如請求項13之方法，其中形成該電晶體包括形成具有凹 入至該矽中但不穿過該矽之閘極之一電晶體。
  16. 如請求項13之方法，其進一步包括在該矽之在該凹部與該隔離區之間的至少一部分上方、在該隔離區上方且在上覆於該導電材料上之該凹部內形成另一電介質。
  17. 如請求項13之方法，其中形成至該矽中但不穿過該矽之該凹部包括形成至該矽中且不穿過該矽從而留下該矽在該凹部之一底部端與定位於該矽下方之一隱埋絕緣體之一頂部表面之間的一部分之一凹部。
  18. 如請求項17之方法，其中留下該矽在該凹部之該底部端與該隱埋絕緣體之該頂部表面之間的該部分包括在該凹部之該底部端與該隱埋絕緣體之該頂部表面之間留下該矽之具有在大致20奈米至75奈米之一範圍內之一垂直厚度之一部分。
  19. 一種操作包含複數個記憶體單元之一記憶體陣列之方法，其包括：將一偏壓電壓施加至毗鄰該複數個記憶體單元中之每一記憶體單元之一電荷儲存區之一偏壓閘極；及藉由以下兩種方式中之一者對包括包含一閘極、一源極及一汲極之一電晶體之一記憶體單元執行一操作：將一電荷程式化至該記憶體單元之一浮體內之一相關聯電荷儲存區及自毗鄰一隔離區而定位、自該電晶體垂直偏移且耦合至該浮體內毗鄰該閘極、源極及汲極中之每一者之另一區之該相關聯電荷儲存區讀取一電荷。
  20. 如請求項19之方法，其中將該偏壓電壓施加至該偏壓閘極包括將一負偏壓電壓施加至該偏壓閘極。
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