KR101337763B1 - 플로팅 바디를 갖는 메모리 셀과 관련된 방법, 장치 및 시스템 - Google Patents
플로팅 바디를 갖는 메모리 셀과 관련된 방법, 장치 및 시스템 Download PDFInfo
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Abstract
플로팅 바디를 갖는 메모리 셀에 관한 방법, 장치, 및 시스템이 개시된다. 메모리 셀은 실리콘 내에 각각 형성된 드레인 및 소스, 및 상기 드레인과 소스 사이에 위치하는 게이트를 포함하는 트랜지스터를 포함한다. 메모리 셀은 실리콘 내로 리세스되고, 격리 영역과 트랜지스터 사이에 위치하며, 바이어스 전압에 동작 가능하게 연결되도록 구성되는 바이어스 게이트를 또한 포함할 수 있다. 더욱이, 메모리 셀은 상기 실리콘 내에 있으며, 상기 소스 및 상기 드레인에 인접하고, 상기 바이어스 게이트로부터 수직으로 오프셋되는 제1 부분, 및 제1 부분에 연결된 제2 부분을 갖는 플로팅 바디를 포함할 수 있으며, 상기 바이어스 게이트는 상기 제2 부분에 인접하여 형성된다.
Description
우선권 주장
본 출원은 2009년 4월 7일 출원한 미국 특허 출원 번호 12/419,658 "Methods, Devices, and Systems Relating to Memory Cells Having a Floating Body"의 출원일의 이익을 청구한다.
본 발명의 실시예들은 일반적으로 메모리 셀들에 관한 것이다. 더 상세하게는, 본 발명의 실시예들은 플로팅 바디를 갖는 메모리 셀들, 그것을 이용하는 장치들 및 시스템들, 및 그것을 형성하기 위한 방법 및 동작시키는 방법들에 관한 것이다.
종래의 메모리, 예컨대 DRAM은, 하나의 트랜지스터 및 하나의 커패시터를 포함할 수 있다. 그러나, 커패시터의 존재, 및 특히 커패시터의 크기 때문에, 종래의 메모리의 축소화에 한계가 있다. 결과로서, "커패시터리스(capacitor-less)" 메모리라 명명되는, 메모리 셀로서 하나의 트랜지스터(1T)를 포함하며 커패시터를 포함하지 않는 메모리들이 개발되었다. 커패시터리스 메모리 셀은 플로팅 바디(즉, 전기적으로 플로팅되는 바디)를 포함할 수 있다.
일반적으로, 종래의 커패시터리스 메모리 셀은 실리콘 온 인슐레이터(SOI) 웨이퍼를 이용하며, 플로팅 바디 내에 다수 캐리어(정공 또는 전자)를 축적함으로써 또는 플로팅 바디로부터 다수 캐리어를 방출함으로써 플로팅 바디 전압을 제어하는 데이터를 식별한다. 본 기술분야의 통상적인 기술자에 의해 이해되는 것과 같이, 플로팅 바디 내에 다수 캐리어들이 축적되고 유지되도록 함으로써 메모리 셀 내에 로직 "1"이 기입되고 저장될 수 있다. 그와 같이, 플로팅 바디 내에 다수 캐리어가 축적되는 경우, 이 상태는 일반적으로 데이터 "1" 상태로 명명된다. 플로팅 바디로부터 다수 캐리어를 제거함으로써 로직 "1"이 삭제(즉, 로직 "0"이 기입)될 수 있다. 그와 같이, 플로팅 바디로부터 다수 캐리어가 소개(evacuate)되었을 때, 이 상태는 일반적으로 데이터 "0" 상태로 명명된다. 본 기술분야의 통상적인 기술자에 의해 또한 이해되는 것과 같이, 트랜지스터 플로팅 바디 내에 저장된 전하는 메모리 셀 트랜지스터의 문턱 전압(VT)에 영향을 준다. 낮은 문턱 전압(VT)은 메모리 셀 트랜지스터를 통과하는 전류를 증가시키고, 높은 문턱 전압(VT)은 트랜지스터를 통과하는 전류를 감소시킨다. 메모리 셀 트랜지스터를 통과하는 전류는 메모리 셀의 상태를 결정하기 위해 사용된다.
도 1은 종래의 플로팅 바디 메모리 셀(10)의 예를 도시한다. 메모리 셀(10)은 게이트 영역(16), 소스 영역(18), 및 드레인 영역(20)을 갖는 트랜지스터(12)를 포함한다. 소스 영역(18) 및 드레인 영역(20)이 그들 사이에 정의된 플로팅 바디 영역(24)과 함께 실리콘층(26)에 형성된다. 더욱이, 플로팅 바디 영역(24)이 기판(30) 위에 있는 절연층(28) 위에 배치된다. 메모리 셀(10)은, 플로팅 바디 영역(24)에 비해 고농도로 p 도핑되지만 소스 영역(18) 또는 드레인 영역(20)보다는 저농도로 p 도핑된 실리콘을 포함하는 영역(38)을 또한 포함한다. 영역(38)은 절연층(28), 실리콘층(26), 및 절연층(32)을 통과하는 도전성 라인(41)에 의해 콘택(40)에 연결된다. 400 나노미터의 두께를 갖는 절연층(28)에 대해, 전형적으로 -20V의 범위의 음의 전압을 영역(38)에 가함으로써 플로팅 바디 영역(24) 내에 중립 지역이 형성될 수 있다. 그러므로, 플로팅 바디 영역(24) 내에 전기 전하를 생성 및 저장하는 것이 가능하다.
예시된 것과 같이, 종래의 플로팅 바디 메모리 셀은 드레인 및 소스 영역들에 인접한 플로팅 바디 내에 전하들을 저장하므로, 동작 동안 저장된 전하들이 플로팅 바디 외부로 누설되려는 경향이 있다. 이는 고온에서의 동작 동안 특히 문제이다. 추가적으로, 종래의 플로팅 바디 메모리 셀들은, 유지, 판독, 및 기입 동작 동안 전하 재결합(recombination)과 동시에 플로팅 바디로부터 손실되는 전하 때문에 나쁜 데이터 보유력(retention)을 경험한다. 더욱이, 종래의 플로팅 바디 메모리 셀들은 상당한 전하를 유지하도록 구성되지 않은 작은 플로팅 바디를 가질 수 있기 때문에, 손실된 전하는 동요하는(fluctuating) 또는 약화된 신호를 야기할 수 있다.
플로팅 바디 메모리 셀들의 기능을 향상시키기 위한 방법, 장치, 및 시스템에 대한 필요가 존재한다. 구체적으로, 메모리 셀의 플로팅 바디의 크기를 증가시킴으로써, 및 플로팅 바디 메모리 셀에 의한 데이터 보유력을 증가함으로써 메모리 셀의 기능을 향상시키기 위한 방법, 장치, 및 시스템에 대한 필요가 존재한다.
본 개시의 다양한 실시예들이 아래에 설명되며, 메모리 셀, 메모리 셀을 형성하는 방법, 복수의 메모리 셀들을 갖는 메모리 어레이를 포함하는 메모리 장치, 메모리 어레이를 작동시키기 위한 방법, 및 복수의 메모리 셀들을 갖는 메모리 어레이를 포함하는 적어도 하나의 메모리 장치를 포함하는 전자 시스템의 실시예들을 지향한다. 적어도 하나의 실시예에서, 메모리 셀은 소스, 드레인, 및 소스와 드레인 사이에 위치하는 게이트를 포함하는 트랜지스터를 포함할 수 있다. 더욱이, 메모리 셀은 소스 및 드레인 각각에 인접하여 위치한 제1 부분, 및 소스 및 드레인 각각으로부터 멀리 떨어진 제2 부분을 갖는 실리콘을 포함할 수 있다. 실리콘은 제1 부분을 제2 부분에 연결하는 통로를 포함할 수 있다. 더욱이, 메모리 셀은 실리콘 내로 리세스되고 제1 부분과 제2 부분 사이에 위치하는 바이어스 게이트를 포함할 수 있다. 바이어스 게이트는 바이어스 전압에 동작 가능하게 연결되도록 구성될 수 있다. 메모리 셀은 바이어스 게이트를 적어도 부분적으로 둘러싸는 유전체 재료, 및 다른 유전체 재료를 포함하고 상기 실리콘에 인접한 격리(isolation) 영역을 또한 포함할 수 있다. 제2 부분은 격리 영역과 바이어스 게이트 사이에 위치할 수 있다.
적어도 하나의 다른 실시예에서, 메모리 셀은 각각 실리콘 내에 형성된 드레인 및 소스, 및 드레인과 소스 사이에 위치하는 게이트를 갖는 트랜지스터를 포함할 수 있다. 메모리 셀은, 실리콘 내로 리세스되고 격리 영역과 트랜지스터 사이에 위치하는 바이어스 게이트를 또한 포함할 수 있다. 바이어스 게이트는 바이어스 전압에 동작 가능하게 연결되도록 구성될 수 있다. 추가적으로, 메모리 셀은 실리콘 내에 있으며 소스 및 드레인에 인접한 제1 부분, 및 제1 부분에 연결된 제2 부분을 갖는 플로팅 바디를 포함할 수 있다. 제1 부분은 바이어스 게이트로부터 수직으로 오프셋될 수 있으며 바이어스 게이트는 제2 부분에 인접하여 형성될 수 있다.
본 발명의 다른 실시예들은 메모리 셀을 형성하는 방법들을 포함할 수 있다. 방법은 실리콘 내에 형성된 소스 및 드레인, 및 소스와 드레인 사이에 위치하는 게이트를 갖는 트랜지스터를 형성하는 것을 포함할 수 있다. 추가적으로, 방법은 실리콘을 관통하여 형성된 격리 영역과 트랜지스터 사이에 위치한 리세스를 실리콘 내에 형성하되 실리콘을 관통하지는 않도록 형성하는 것을 포함할 수 있다. 더욱이, 리세스는 격리 영역으로부터 멀리 떨어져 있을 수 있다. 방법은 리세스의 표면을 따라, 실리콘에 인접하여 유전체를 형성하는 것을 또한 포함할 수 있다. 방법은 리세스 내에 적어도 부분적으로 도전성 재료를 형성하는 것을 또한 포함할 수 있다.
하나 또는 그 이상의 다른 실시예들은 복수의 메모리 셀들을 갖는 메모리 어레이를 동작시키는 방법들을 포함할 수 있다. 방법은 복수의 메모리 셀들 각각의 전하 저저장 영역에 인접한 바이어스 게이트에 바이어스 전압을 가하는 것을 포함할 수 있다. 방법은 메모리 셀의 플로팅 바디 내의 연관된 전하 저장 영역에 전하를 프로그래밍하는 것과, 연관된 전하 저장 영역으로부터 전하를 판독하는 것 중 하나에 의해 트랜지스터를 포함하는 메모리 셀에 동작을 수행하는 것을 또한 포함할 수 있다. 연관된 전하 저장 영역은 격리 영역에 인접하여 위치하고, 트랜지스터로부터 수직으로 오프셋되고, 플로팅 바디 내의 다른 영역에 연결될 수 있다. 추가적으로, 다른 영역은 트랜지스터에 인접할 수 있다.
또 다른 실시예들에서, 본 개시는 이전에 설명한 실시예들 중 하나 또는 그 이상의 실시예들에 따른 복수의 메모리 셀들을 포함하는 메모리 어레이를 포함하는 메모리 장치를 포함한다. 본 개시의 또 다른 실시예들은 전자 시스템들을 포함한다. 그러한 시스템들의 하나 또는 그 이상의 실시예들은 적어도 하나의 프로세서 및 이전에 설명한 실시예들 중 하나 또는 그 이상의 실시예들에 따른 복수의 메모리 셀들을 포함하는 적어도 하나의 메모리 장치를 포함할 수 있다.
도 1은 종래의 플로팅 바디 메모리 셀을 도시한다.
도 2는 본 발명의 실시예에 따른 메모리 셀의 단면도이다.
도 3은 본 발명의 실시예에 따른 복수의 메모리 셀들을 포함하는 메모리 어레이의 일부분의 단면도이다.
도 4a 및 4b는 본 발명의 실시예에 따른 구조의 형성의 평면도 및 단면도를 각각 도시한다.
도 5a는 본 발명의 실시예에 따른 도 4a의 구조의 후속 형성의 평면도이다.
도 5b는 본 발명의 실시예에 따른 도 4b의 구조의 후속 형성의 단면도이다.
도 6a는 본 발명의 실시예에 따른 도 5a의 구조의 후속 형성의 평면도이다.
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도 7a는 본 발명의 실시예에 따른 도 6a의 구조의 후속 형성의 평면도이다.
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도 8a는 본 발명의 실시예에 따른 도 7a의 구조의 후속 형성의 평면도이다.
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도 9a는 본 발명의 실시예에 따른 도 8a의 구조의 후속 형성의 평면도이다.
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도 10a는 본 발명의 실시예에 따른 도 9a의 구조의 후속 형성의 평면도이다.
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도 11a는 본 발명의 다른 실시예에 따른 구조의 형성의 평면도이다.
도 11b는 본 발명의 실시예에 따른 도 11a의 구조의 형성의 단면도이다.
도 11c는 도 11a에 도시된 구조의 도 11a에 대해 90도 회전된 다른 평면도.
도 11d는 도 11b에 도시된 구조의 도 11b에 대해 90도 회전된 다른 단면도.
도 12a 및 12b는 본 발명의 다른 실시예에 따른 또다른 구조의 형성의 평면도 및 단면도를 각각 도시한다.
도 13은 본 발명의 실시예에 따른 메모리 셀의 회로도이다.
도 14는 본 발명의 실시예에 따른 전자 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 하나 또는 그 이상의 이전의 실시예들의 메모리 셀을 통합하는 집적 회로 다이를 포함하는 반도체 웨이퍼를 도시한다.
도 2는 본 발명의 실시예에 따른 메모리 셀의 단면도이다.
도 3은 본 발명의 실시예에 따른 복수의 메모리 셀들을 포함하는 메모리 어레이의 일부분의 단면도이다.
도 4a 및 4b는 본 발명의 실시예에 따른 구조의 형성의 평면도 및 단면도를 각각 도시한다.
도 5a는 본 발명의 실시예에 따른 도 4a의 구조의 후속 형성의 평면도이다.
도 5b는 본 발명의 실시예에 따른 도 4b의 구조의 후속 형성의 단면도이다.
도 6a는 본 발명의 실시예에 따른 도 5a의 구조의 후속 형성의 평면도이다.
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도 7a는 본 발명의 실시예에 따른 도 6a의 구조의 후속 형성의 평면도이다.
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도 8a는 본 발명의 실시예에 따른 도 7a의 구조의 후속 형성의 평면도이다.
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도 9a는 본 발명의 실시예에 따른 도 8a의 구조의 후속 형성의 평면도이다.
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도 10a는 본 발명의 실시예에 따른 도 9a의 구조의 후속 형성의 평면도이다.
도 10b는 본 발명의 실시예에 따른 도 9b의 구조의 후속 형성의 단면도이다.
도 11a는 본 발명의 다른 실시예에 따른 구조의 형성의 평면도이다.
도 11b는 본 발명의 실시예에 따른 도 11a의 구조의 형성의 단면도이다.
도 11c는 도 11a에 도시된 구조의 도 11a에 대해 90도 회전된 다른 평면도.
도 11d는 도 11b에 도시된 구조의 도 11b에 대해 90도 회전된 다른 단면도.
도 12a 및 12b는 본 발명의 다른 실시예에 따른 또다른 구조의 형성의 평면도 및 단면도를 각각 도시한다.
도 13은 본 발명의 실시예에 따른 메모리 셀의 회로도이다.
도 14는 본 발명의 실시예에 따른 전자 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 하나 또는 그 이상의 이전의 실시예들의 메모리 셀을 통합하는 집적 회로 다이를 포함하는 반도체 웨이퍼를 도시한다.
하기 상세한 설명에서는, 수반하는 도면들을 참조하며, 도면들은 본원의 일부분을 구성하며, 본 발명이 실시될 수 있는 구체적인 실시예들을 예시로서 도시한다. 이러한 실시예들은 본 기술분야의 통상적인 기술자들이 본 발명을 실시할 수 있도록 충분히 구체적으로 설명되며, 다른 실시예들이 이용될 수 있으며, 본 개시의 범위 내에서 구조적, 논리적, 및 전기적 변화들이 행해질 수 있다는 것을 이해할 것이다.
이 설명에서, 불필요한 세부 사항으로 본 발명을 모호하게 하지 않기 위해 기능들은 블록도 형태로 도시될 수 있다. 더욱이, 도시되고 설명된 구체적인 구현들은 단지 예일 뿐이며, 본원에서 달리 특정되지 않는 이상 본 발명을 구현하기 위한 유일한 방법으로서 해석되어서는 안된다. 블록 정의들, 및 다양한 블록들 사이에서 로직을 분할하는 것은 구체적인 구현을 나타낸다. 본 발명의 다양한 실시예들이 다수의 다른 분할 해법들에 의해 실시될 수 있다는 것은 본 기술분야의 통상적인 기술자들에게 쉽사리 명백해질 것이다. 대개의 경우, 타이밍 고려 사항 등에 대한 상세는, 본 발명의 다양한 실시예들에서 본 발명의 완전한 이해를 얻기 위해 그러한 상세가 필요 없으며, 그러한 상세가 연관 기술 분야의 통상적인 기술자들의 능력 내에 있는 경우에 생략되었다.
하기 설명에 사용된 용어들 "웨이퍼" 및 "기판"은, 본 발명의 실시예들에 관련된 집적 회로(IC) 구조가 위에 또는 내부에 형성될 수 있는 노출된 표면을 갖는 임의의 구조를 포함한다. 용어 기판은 반도체 웨이퍼들 및 다른 벌크 반도체 기판들을 제한 없이 포함한다. 용어 기판은 프로세싱 동안 반도체 구조들을 참조하기 위해 또한 사용되며, 그 위에 제조된 다른 층들을 포함할 수 있다. 웨이퍼 및 기판은 도핑된 및 도핑되지 않은 반도체들, 기초(base) 반도체 또는 절연체에 의해 지지되는 에피택셜 반도체층들 뿐 아니라, 본 기술의 숙련자에게 알려진 다른 반도체 구조들을 포함한다. 용어 "도전체"는 반도체들을 포함하며, 용어 "절연체" 또는 "유전체"는 본원에서 도전체로 명명되는 재료들보다 전기적으로 덜 도전성인 임의의 재료를 포함한다.
일반적으로 하기 설명 및 수반하는 도면들을 참조하여, 본 발명의 다양한 양태들이 그 구조 및 동작 방법을 도시하기 위해 예시되었다. 예시된 실시예들의 공통 요소들은 유사한 번호들로 명시된다. 제시된 도면들은 실제 구조 또는 방법의 임의의 특정 부분의 실제 모습을 예시하는 것으로 의도되지 않았으며, 단지 본 발명을 명확하고 완전하게 도시하기 위해 사용된 이상적인 표현일 뿐임을 이해해야 한다.
본 발명의 다양한 실시예들에 따른 플로팅 바디를 포함하는 메모리 셀 및 복수의 메모리 셀들을 포함하는 메모리 어레이가 도 2 및 3을 참조하여 먼저 설명될 것이다. 그 후, 본 발명의 다양한 실시예들에 따른 복수의 메모리 셀들을 포함하는 메모리 어레이를 형성하는 방법이 도 4a 내지 10b를 참조하여 설명될 것이다. 그 후, 본 발명의 다른 실시예들에 따른 복수의 메모리 셀들을 포함하는 메모리 에러이들이 도 11a 내지 12b를 참조하여 설명될 것이다. 그 후, 본 발명의 실시예에 따른 메모리 셀의 다양한 동작이 도 13을 참조하여 설명될 것이다. 또한, 도 14 및 15를 참조하여, 하나 또는 그 이상의 이전의 실시예들의 메모리 어레이 및 메모리 셀들을 각각 통합하는 전자 시스템 및 반도체 웨이퍼가 설명될 것이다.
본 발명의 하기 설명된 실시예들이 하나 또는 그 이상의 NMOS 트랜지스터들을 포함하지만, PMOS 트랜지스터들과 같은, 통상적인 기술자들에 알려진 다른 트랜지스터들이 본 발명의 다양한 실시예들을 수행하는 데 사용될 수 있다. 더욱이, 본 발명의 하기 설명된 실시예들은 다수 캐리어들의 역할을 하는 "정공 생성" 또는 "정공들"을 참조하지만, 구체적인 실시예들에서 다양한 전압들 및/또는 도핑 극성들이 반대가 될 수 있으며, 이는 예컨대 다수 캐리어들의 역할을 하는 전자 생성 및 전자들을 제공한다는 것이 본 기술분야의 통상적인 기술자에 의해 이해될 것이다.
도 2는 본 발명의 다양한 실시예들에 따른 플로팅 바디를 포함하는 메모리 셀(210)의 단면도이다. 도 2에 도시된 것과 같이, 메모리 셀(210)은 액티브 게이트(214), 소스(216), 및 드레인(218)을 갖는 트랜지스터(212)를 포함한다. 추가적으로, 메모리 셀(210)은 매몰된 절연체(222) 위에 있는, 실리콘을 포함할 수 있는 영역(234)을 포함한다. 예시된 것과 같이, 액티브 게이트(214)는 영역(234) 내에 형성된 제1 리세스(280) 내에 위치한다. 기판(220) 위에 있을 수 있는 매몰된 절연체(222) 위에 트랜지스터(212)가 형성될 수 있다. 제한적이지 않은 단지 예로서, 매몰된 절연체(222)는 매몰된 산화물(BOX)을 포함할 수 있으며, 기판(220)은 벌크 실리콘 기판을 포함할 수 있다.
더욱이, 메모리 셀(210)은 영역(234) 내에 형성된 제2 리세스(282) 내에 위치한 바이어스 게이트(236)를 포함한다. 단지 예로서, 바이어스 게이트(236)는 폴리실리콘 또는 임의의 다른 금속을 포함할 수 있다. 추가적으로, 메모리 셀(210)은 영역(234)에 인접한 제1 리세스(280)의 표면을 따라, 및 영역(234)에 인접한 제2 리세스(282)의 표면을 따라 형성된 유전체 재료(233)를 포함할 수 있다. 더욱이, 제2 리세스(282)와 (유전체 재료(229)를 포함할 수 있는) STI(shallow trench isolation) 영역(228) 사이의 영역(234)의 일부분 위에 유전체 재료(233)가 형성될 수 있다. 메모리 셀(210)은 영역(234)의 일부분 위에 형성된 유전체 재료(233) 및 STI 영역(228) 각각의 위에 있는 실리콘 질화물(238)을 또한 포함할 수 있다. 더욱이, 실리콘 질화물(238)은 제2 리세스(282) 내의 바이어스 게이트(236), 및 제1 리세스(280) 내의 액티브 게이트(214) 각각의 위에 있을 수 있다.
영역(234)은 액티브 게이트(214), 드레인(218), 및 소스(216)에 인접한 제1 부분(284)을 포함할 수 있다. 더욱이, 영역(234)은 바이어스 게이트(236)에 인접하고 액티브 게이트(214), 드레인(218), 및 소스(216)로부터 멀리 떨어진 제2 부분(286)을 포함할 수 있다. 제2 부분(286)은 이하 "전하 저장 영역"으로 또한 명명될 수 있다. 더욱이, 제1 부분(284)은 바이어스 게이트(236)의 하단부와 영역(234)의 하부 표면 사이에 위치한 통로(288)를 통해 제2 부분(286)에 연결될 수 있다. 제한적이지 않은 단지 예로서, 통로(288)는 겨우 실질적으로 20 내지 75 나노미터 범위의 높이 P를 가질 수 있다. 집합적으로, 제1 부분(284), 통로(288), 및 제2 부분(286)이 메모리 셀(210)의 플로팅 바디를 정의할 수 있다.
메모리 셀(210)은 실리콘 질화물(238) 위에 있는 산화물 영역(240)을 또한 포함할 수 있다. 더욱이, 산화물 영역(240)을 관통하여 공통 소스 라인(226)이 형성되고 소스(216)에 동작 가능하게 연결될 수 있다. 메모리 셀(210)은 산화물 영역(248) 위에 있고, 드레인(218)에 동작 가능하게 연결되도록 산화물 영역(248) 및 산화물 영역(240) 각각에 형성된 채널을 통해 연장되는 디짓 라인(digit line)(224)을 또한 포함할 수 있다.
하기 더 완전히 설명된 것과 같이, 메모리 셀(210)의 계획된 동작 동안, 바이어스 게이트(236)가 바이어스 전압(더 구체적으로, 음의 바이어스 전압)에 동작 가능하게 연결될 수 있다. 그러므로, 동작 동안, 제2 리세스(282)의 외부 표면을 따라 형성된 유전체 재료(233), STI 영역(228), 및 바이어스 게이트(236)와 함께 제2 부분(286)이 집합적으로 커패시터로서 기능할 수 있다. 결과로서, 플로팅 바디(즉, 제1 부분(284), 통로(288), 및 제2 부분(286)) 내에서 형성된 정공들이 제2 부분(286)에 끌리고, 그 안에 저장될 수 있다. 그 결과, 메모리 셀(210)의 동작 동안, 전하들이 소스(216) 및 드레인(218) 각각으로부터 멀리 떨어져서 저장될 수 있으므로, 종래의 플로팅 바디 메모리 셀들에 비해 전하 재결합의 경향이 감소될 수 있다. 더욱이, 통로(288)를 통해 제2 부분(286)을 제1 부분(284)에 연결하는 것은, 메모리 셀(210)의 동작 동안 제2 부분(286) 내로 이동하는, 또는 제2 부분으로부터 외부로 이동하는 전하들의 수를 제한할 수 있다. 결과로서, 종래의 플로팅 바디 메모리 셀들에 비해 전하 보유력이 향상될 수 있다. 더욱이, 구성된 것과 같이, 메모리 셀(210)은 종래 기술 구조의 플로팅 바디와 비교하여 더 큰 저장 면적을 갖는 플로팅 바디를 포함할 수 있다. 그 결과, 이는 더 많은 전하가 저장될 수 있게 할 수 있으므로, 손실된 전하로 인한 신호 변동을 최소화한다. 결과로서, 메모리 셀(210)은 종래의 구조들과 비교하여 향상된 신호를 제공할 수 있다. 추가적으로, 영역(234)의 높이 H가 증가될 수 있으므로, 전하 저장 영역(286) 내에 더 큰 양의 전하가 저장될 수 있도록 전하 저장 영역(286)의 면적이 증가될 수 있다는 것을 유념해야 한다.
도 3은 본 발명의 실시예에 따른 복수의 메모리 셀들(210)을 포함하는 메모리 어레이(200)의 일부분의 단면도이다. 도 2 및 3의 유사한 특징들을 식별하기 위해 유사한 번호들이 사용되었다.
도 4a 내지 10b를 참조하여, 본 발명의 다양한 실시예들에 따른 복수의 메모리 셀들을 포함하는 메모리 어레이를 형성하는 방법이 이제 설명될 것이다. 일 실시예에서, 도 4a에 예시된 평면도 및 도 4b에 예시된 단면도에 묘사된 것과 같이, 기판(220) 위에 매몰된 절연체(222)를 포함하는 구조가 제공될 수 있다. 위에서 언급한 것과 같이, 매몰된 절연체(222)는 예컨대 매몰된 산화물(BOX)을 포함할 수 있으며, 기판(220)은 예컨대 벌크 실리콘 기판을 포함할 수 있다. 더욱이, 단지 예로서, 매몰된 절연체(222)는 실질적으로 100 내지 300 나노미터의 범위의 수직 두께를 가질 수 있다. 더욱이, 구조는 매몰된 절연체(222) 위에 있는 영역(234)을 포함할 수 있다. 위에서 언급한 것과 같이, 영역(234)은 실리콘을 포함할 수 있으며, 단지 예로서, 실질적으로 50 내지 200 나노미터의 범위의 높이 H를 가질 수 있다. 더욱이, 구조는 영역(234)을 관통하여 형성된 STI(shallow trench isolation) 영역들(228)을 포함할 수 있다. STI 영역들(228)은 반응성 이온 에칭(RIE) 프로세스 또는 당업자에게 알려진 다른 적합한 에칭 프로세스를 사용하여 형성될 수 있다. 단지 예로서, 이산화규소(SiO2), 스핀 온 글래스(SOG), 또는 다른 적합한 유전체 재료와 같은 유전체 재료(229)가 각각의 STI 영역(228) 내에 형성될 수 있다. 그 후, 화학적 기계적 평탄화(CMP)와 같은 연마 프로세스에 의해 상부 유전체 재료(229)가 평탄화될 수 있다. 더욱이, (STI) 영역들(228) 내에 유전체 재료(229)를 형성하기 전에, STI 영역들(228)의 형성의 결과로서의 임의의 손상을 복구하기 위해 (STI) 영역들(228)에 인접한 영역(234)의 측벽들이 산화될 수 있다는 것을 유념해야 한다.
도 5a에 예시된 평면도 및 도 5b에 예시된 단면도를 참조하여, 제1 리세스들(280) 및 제2 리세스들(282)이 영역(234) 내부로 에치될 수 있다. 단지 예로서, 제1 리세스들(280) 및 제2 리세스들(282)은 RIE 프로세스 또는 당업자에 알려진 임의의 다른 에칭 프로세스를 사용하여 영역(234) 내부로 에치될 수 있다. 제한적이지 않은 단지 예로서, 영역(234)의 하부 표면과 제1 리세스들(280) 및 제2 리세스들(282) 각각의 하단부 사이에 실질적으로 20 내지 75 나노미터의 영역(234)을 남기도록, 제1 리세스들(280) 및 제2 리세스들(282)이 영역(234) 내부로 특정 깊이까지 에치될 수 있다.
더욱이, 유전체(233)가 영역(234)의 상부 표면 위에 및 제1 리세스들(280) 및 제2 리세스들(282) 각각의 표면을 따라 형성될 수 있다. 예컨대, 일 실시예에 따라, 영역(234)의 상부 표면, 및 각각의 제1 리세스(280) 및 각각의 제2 리세스(282)에 인접한 영역(234)의 표면을 선택적으로 산화함으로써 유전체(233)가 형성될 수 있다. 다른 실시예에 따라, 임의의 알려진 적합한 퇴적 프로세스에 의해 유전체(233)가 형성될 수 있다. 단지 예로서, 유전체(233)는 이산화규소에 비해 하이-K 유전체 재료를 포함할 수 있다.
그 후, 도 6a의 평면도 및 도 6b의 단면도에 묘사된 것과 같이, 각각의 제1 리세스(280) 내에 액티브 게이트들(214)이 형성될 수 있고 각각의 제2 리세스(282) 내에 바이어스 게이트들(236)이 형성될 수 있다. 액티브 게이트들(214) 및 바이어스 게이트들(236) 각각은, 예컨대 티타늄 질화물(TiN), 탄탈 질화물(TaN), 이들의 임의의 조합, 또는 임의의 다른 금속과 같은 금속을 포함할 수 있다. 제한적이지 않은 단지 예로서, 바이어스 게이트들(236) 및 액티브 게이트들(214)은 각각 임의의 알려진 금속 규화물 퇴적 프로세스 또는 당업자에게 알려진 임의의 다른 프로세스에 의해 형성될 수 있다. 그 후, 함몰부들(depressions)(235)을 형성하기 위해, 제1 리세스(280) 내의 각각의 액티브 게이트(214), 및 제2 리세스(282) 내의 각각의 바이어스 게이트(236)의 일부분이 당업자에게 알려진 임의의 프로세스에 의해 에치될 수 있다. 함몰부들(235)은, 단지 예로서 블랭킷(blanket) RIE 프로세스에 의해 형성될 수 있다. 더욱이, 단지 예로서, 함몰부들(235)은 영역(234)의 상부 표면 아래로 실질적으로 20 내지 75 나노미터의 깊이까지 형성될 수 있다.
후속으로, 도 7a의 평면도 및 도 7b의 단면도에 묘사된 것과 같이, 당업자에게 알려진 임의의 프로세스에 의해 영역(234) 내에 소스(216) 및 드레인(218)이 형성될 수 있다. 더욱이, 예컨대 실리콘 질화물을 포함할 수 있는 유전체(238)가 임의의 알려진 프로세스에 의해 영역(234) 및 유전체 재료(229) 각각의 위에 형성될 수 있다. 유전체(238)는 바이어스 게이트(236) 및 액티브 게이트(214) 위의 각각의 함몰부(235) 내에 또한 형성될 수 있다.
더욱이, 도 8a에 예시된 평면도 및 도 8b에 예시된 단면도를 참조하여, 임의의 알려진 프로세스를 사용하여 산화물 영역(240)이 유전체(238) 위에 형성될 수 있다. 후속으로, 도 9a 및 9b에 예시된 것과 같이, 산화물 영역(240) 및 유전체(238) 각각을 관통하여 연장되고 소스들(216)에 연결되는 공통 소스 라인들(226)을 생성하기 위해 종래의 다마신(damascene) 프로세스가 사용될 수 있다. 그 후, CMP 프로세스와 같은 연마 프로세스에 의해 각각의 공통 소스 라인(226)의 상부가 평탄화될 수 있다. 단지 예로서, 공통 소스 라인들(226)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐(W), 이들의 임의의 조합, 또는 임의의 다른 금속을 포함할 수 있다. 그 후, 도 10a에 예시된 평면도 및 도 10b에 예시된 단면도를 참조하여, 임의의 알려진 프로세스를 사용하여, 산화물 영역(240) 및 공통 소스 라인들(226) 위에 산화물 영역(248)이 형성될 수 있다. 후속으로, 산화물 영역(248) 및 산화물 영역(240)을 관통하여 드레인 영역들(218) 위에 복수의 함몰부들을 형성하기 위해 산화물 영역(248) 및 산화물 영역(240)이 각각, 단지 예로서, RIE 프로세스와 같은 임의의 알려진 에칭 프로세스에 의해 에치될 수 있다. 그 후, 도 10b에 예시된 것과 같이, 디짓 라인(224)이 산화물 영역(248) 위에, 각각의 함몰부 내에 형성되어, 드레인들(218)에 연결될 수 있다. 단지 예로서, 디짓 라인(224)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 이들의 임의의 조합, 또는 임의의 다른 금속을 포함할 수 있다.
도 11a 및 11c에 예시된 평면도 및 도 11b 및 11d에 예시된 단면도를 참조하여, 본 발명의 하나 또는 그 이상의 다른 실시예들에 따른 복수의 메모리 셀들(410)을 포함하는 메모리 어레이(400)가 묘사된다. 도 11c는 도 11a에 예시된 평면도에 대해 90도 회전된 평면도이다. 더욱이, 도 11d는 도 11b에 예시된 단면도에 대해 90도 회전된 단면도이다. 더욱이, 도 11d는 도 11c의 라인 11D-11D를 따라 취해졌다. 도 11b에 예시된 것과 같이, 각각의 메모리 셀(410)은 액티브 게이트(414), 소스(416), 및 드레인(418)을 갖는 트랜지스터(412)를 포함한다. 트랜지스터들(412)은, 예컨대 평면 트랜지스터를 포함할 수 있으며, 당업자에게 알려진 임의의 프로세스에 의해 형성될 수 있다. 트랜지스터들(412)은 기판(420) 위에 있을 수 있는 매몰된 절연체(422) 위에 형성될 수 있다. 제한적이지 않은 단지 예로서, 매몰된 절연체(422)는 매몰된 산화물(BOX)을 포함할 수 있고, 기판(420)은 벌크 실리콘 기판을 포함할 수 있다. 추가적으로, 메모리 어레이(400)는 실리콘을 포함할 수 있는 영역(434)을 포함한다. 영역(434)은 액티브 게이트(414), 드레인(418), 및 소스(416)에 인접한 제1 부분(484)을 포함할 수 있다.
도 11b 및 11d에 예시된 것과 같이, 각각의 메모리 셀(410)은 임의의 종래의 프로세스에 의해 형성될 수 있는 finFET 트랜지스터(468)를 또한 포함할 수 있다. 당업자에 의해 이해될 것과 같이, finFET 트랜지스터는 메모리 셀의 플로팅 바디의 역할을 하도록 구성된 실리콘 구조물의 적어도 일부분 내로 형성될 수 있는 게이트 영역을 포함할 수 있다. 결과로서, 게이트 영역은 플로팅 바디의 하나 또는 그 이상의 부분들을 적어도 부분적으로 감쌀 수 있다. 도 11d에 예시된 것과 같이, finFET 트랜지스터(468)는 영역(434)을 갖는 복수의 제2 부분들(486)을 형성하기 위해 STI 영역(428) 내로, 및 영역(434)의 일부분 내로 형성된 게이트 영역(470)을 포함할 수 있다. 각각의 제2 부분(486)은 게이트 영역(470)의 적어도 일부분의 아래에 수직으로 정렬하여 형성될 수 있으며, 제1 부분(484)은 게이트 영역(470)으로부터 수직으로 오프셋될 수 있다. 제2 부분(486)은 이하 "전하 저장 영역"으로 또한 명명될 수 있다. 집합적으로, 제1 부분(484) 및 제2 부분(486)이 메모리 셀(410)의 플로팅 바디를 정의할 수 있다.
도 11d에 예시된 것과 같이, 게이트(470)는 영역(434)의 전체 깊이를 관통하여 연장되지 않지만, 게이트(470)는 매몰된 절연체(422)의 상부 표면에 접하도록 영역(434)의 전체 깊이를 관통하여 연장될 수 있음을 또한 유념해야 한다. 결과로서, 바이어스 게이트(470)가 확대될 수 있으므로, 전하를 끌어들이도록 구성된 더 큰 면적이 제공될 수 있다.
메모리 어레이(400)는 STI 영역들(428) 및 영역(434) 각각의 위에 있는 실리콘 질화물(438)을 또한 포함할 수 있다. STI 영역들(428) 및 실리콘 질화물(438)은 각각 도 4a 내지 7b를 참조하여 위에서 설명한 프로세스들과 같은 임의의 알려진 프로세스들에 의해 형성될 수 있다. 더욱이, 메모리 어레이 구조물을 완성하기 위해, 각각의 메모리 셀(410) 위에 공통 소스 라인들 및 디짓 라인을 형성하기 위해 도 8a 내지 10b를 참조하여 위에서 설명한 프로세싱 기법들과 같은 종래의 프로세싱 기법들이 사용될 수 있다.
아래 더 완전히 설명된 것과 같이, 메모리 셀(410)의 계획된 동작 동안, finFET 트랜지스터(436)의 게이트 영역(470)이 바이어스 전압(더 구체적으로, 음의 바이어스 전압)에 동작 가능하게 연결될 수 있다. 그러므로, 동작 동안, STI 영역(428) 및 게이트 영역(470)과 함께 각각의 제2 부분(486)이 커패시터로서 기능할 수 있다. 더욱이, 바이어스 전압에 연결된 게이트 영역(470)이 각각의 제2 부분(486)의 주위에 부분적으로 형성되므로, 플로팅 바디(즉, 제1 부분(484) 및 제2 부분(486)) 내에 형성된 정공들이 제2 부분들(486)에 끌리고, 그 안에 저장될 수 있다. 그 결과, 종래의 플로팅 바디 메모리 셀들에 비해 전하 재결합이 감소될 수 있고 전하 보유력이 향상될 수 있다. 더욱이, 구성된 것과 같이, 메모리 셀(410)은 종래 기술 구조의 플로팅 바디와 비교하여 더 큰 저장 면적을 갖는 플로팅 바디를 포함할 수 있다. 결과로서, 이는 더 많은 전하가 저장되게 할 수 있으므로 임의의 손실된 전하로 인한 신호 변동을 최소화한다. 그러므로, 메모리 셀(410)이 종래의 구조들과 비교하여 향상된 신호를 제공할 수 있다. 추가적으로, 영역(434)의 높이 X(도 11d 참조)가 증가될 수 있으므로, 전자 저장 영역(486) 내에 더 큰 양의 전하가 저장 가능하도록 전하 저장 영역(486)의 면적이 증가될 수 있음을 유념해야 한다. 추가적으로, 도 11b에 예시된 것과 같이, 번호 487에 의해 나타내어진 것과 같이 게이트 영역(470)의 일부분이 STI 영역(428)의 일부분 위에 있고, STI 영역의 일부분과 수직으로 정렬될 수 있다는 것을 유념해야 한다. 달리 말하면, 게이트(470)의 일부분이 STI 영역(428)의 일부분 위에 있을 수 있다. STI 영역(428)의 일부분을 게이트(470)와 중첩하는 것은 제2 부분(486)의 커패시티브 커플링을 증가시킬 수 있다.
도 12a에 예시된 평면도 및 도 12b에 예시된 단면도를 참조하여, 본 발명의 또다른 하나 또는 그 이상의 실시예들에 따른 복수의 메모리 셀들(510)을 포함하는 메모리 어레이(500)가 묘사된다. 도 12a 및 12b에 예시된 것과 같이, 각각의 메모리 셀(510)은 액티브 게이트(514), 소스(516), 및 드레인(518)을 갖는 트랜지스터(512)를 포함한다. 트랜지스터들(512)은, 예컨대 평면 트랜지스터를 포함할 수 있으며, 당업자에게 알려진 임의의 프로세스에 의해 형성될 수 있다. 트랜지스터(512)는 기판(520) 위에 있을 수 있는 매몰된 절연체(522) 위에 형성될 수 있다. 제한적이지 않은 단지 예로서, 매몰된 절연체(522)는 매몰된 산화물(BOX)을 포함할 수 있으며, 기판(520)은 벌크 실리콘 기판을 포함할 수 있다. 추가적으로, 메모리 어레이(500)는 실리콘을 포함할 수 있는 영역(534)을 포함한다. 예시된 것과 같이, 각각의 메모리 셀(510)은 영역(534) 내에 형성된 리세스(582) 내에 위치하는 바이어스 게이트(536)를 포함할 수 있다. 단지 예로서, 바이어스 게이트들(536)은 폴리실리콘 또는 임의의 다른 금속을 포함할 수 있다.
추가적으로, 각각의 메모리 셀(510)은 영역(534)에 인접한 리세스(582)의 표면 주위에 형성된 유전체 재료(533)를 포함할 수 있다. 더욱이, 유전체 재료(533)는 리세스(582)와 STI 영역(528) 사이의 영역(534)의 일부분의 위에 또한 형성될 수 있다. 예컨대, STI 영역(528)은 유전체 재료(529)를 포함할 수 있다. 각각의 메모리 셀(510)은 각각의 STI 영역(528) 및 각각의 영역(534) 위에 있는 실리콘 질화물(538)을 또한 포함할 수 있다. 더욱이, 실리콘 질화물(538)은 리세스(582) 내의 각각의 바이어스 게이트(536)의 위에 있을 수 있다. 리세스들(582), 유전체 재료(533), STI 영역들(528), 및 실리콘 질화물(538)은 도 4a 내지 7b을 참조로 설명한 프로세스들과 같은 임의의 알려진 프로세스들에 의해 형성될 수 있다.
영역(534)은 액티브 게이트(514), 드레인(518), 및 소스(516)에 인접한 제1 부분(584)을 포함할 수 있다. 더욱이, 영역(534)은 바이어스 게이트(536)에 인접하고, 액티브 게이트(514), 드레인(518), 및 소스(516)로부터 멀리 떨어진 제2 부분(586)을 포함할 수 있다. 제2 부분(586)은 이하 "전하 저장 영역"으로 또한 명명될 수 있다. 더욱이, 제1 부분(584)은 바이어스 게이트(536)의 하단부와 영역(534)의 하부 표면 사이에 위치한 통로(588)를 통해 제2 부분(586)에 연결될 수 있다. 집합적으로, 제1 부분(584), 통로(588), 및 제2 부분(586)이 메모리 셀(510)의 플로팅 바디를 정의할 수 있다. 더욱이, 메모리 어레이 구조물을 완성하기 위해, 각각의 메모리 셀(510) 위에 공통 소스 라인들 및 디짓 라인을 형성하기 위해 도 8a 내지 10b를 참조하여 설명한 프로세싱 기법들과 같은 종래의 프로세싱 기법들이 사용될 수 있다.
아래 더 완전히 설명된 것과 같이, 메모리 셀(510)의 계획된 동작 동안, 바이어스 게이트(536)가 바이어스 전압(더 구체적으로, 음의 바이어스 전압)에 동작 가능하게 연결될 수 있다. 그러므로, 동작 동안, 리세스(582)의 외부 표면을 따라 형성된 유전체 재료(533), STI 영역(528), 및 바이어스 게이트(536)과 함께 제2 부분(586)이 커패시터로서 기능할 수 있다. 결과로서, 플로팅 바디(즉, 제1 부분(584), 통로(588), 및 제2 부분(586)) 내에 형성된 홀들이 제2 부분(586)에 끌리고, 그 안에 저장될 수 있다. 그 결과, 메모리 셀(510)의 동작 동안, 전하들이 소스 영역(516) 및 드레인 영역(518) 각각으로부터 멀리 떨어져 저장될 수 있으므로, 종래의 플로팅 바디 메모리 셀들에 비해 전하 재결합의 경향이 감소될 수 있다. 더욱이, 통로(588)를 통해 제2 부분(586)을 제1 부분(584)에 연결하는 것은, 메모리 셀(510)의 동작 동안 제2 부분(586) 내로 또는 제2 부분의 외부로 이동하는 전하들의 수를 제한할 수 있다. 결과로서, 종래의 플로팅 바디 메모리 셀들과 비교하여 전하 보유력이 향상될 수 있다. 더욱이, 구성된 것과 같이, 메모리 셀(510)은 종래 기술 구조의 플로팅 바디와 비교하여 더 큰 저장 면적을 갖는 플로팅 바디를 포함할 수 있다. 그 결과, 이는 더 많은 전하가 저장되도록 할 수 있으므로, 손실된 전하에 따른 신호 요동을 최소화한다. 결과로서, 메모리 셀(510)이 종래의 구조들과 비교하여 향상된 신호를 제공할 수 있다. 추가적으로, 영역(534)의 높이 Y가 증가될 수 있으므로, 더 큰 양의 전하가 전하 저장 영역(586) 내에 저장될 수 있도록 전하 저장 영역(586)의 면적이 증가될 수 있음을 유념해야 한다.
도 13을 참조하여, 메모리 셀의 다양한 동작들(즉, 삭제 또는 기입)이 이제 설명될 것이다. 도 13은 이전에 설명한 임의의 메모리 셀(210, 410, 또는 510)을 포함하는 메모리 셀(610)의 회로도를 예시한다. 메모리 셀(610)은 워드라인(620)에 연결된 게이트(614), 디짓 라인(622)에 연결될 드레인(618), 및 접지 전압(624)에 연결된 소스(616)를 포함한다. 추가적으로, 메모리 셀(610)은 바이어스 전압에 동작 가능하게 연결되도록 구성되는 바이어스 게이트(636)를 포함한다.
당업자에 의해 이해되는 것과 같이, GIDL(gate-induced drain leakage) 전류를 사용하여, 메모리 셀(610)의 게이트(614)에 제1 양의 전압(예컨대, 2.5 볼트)을 가하고, 메모리 셀(610)의 드레인(618)에 제1 양의 전압보다 낮은 전위를 갖는 제2 양의 전압(예컨대, 1.8 볼트)을 가함으로써, 메모리 셀(610)에 로직 "1"이 기입될 수 있다. 더욱이, 바이어스 게이트(636)가 바이어스 전압(더 구체적으로, 음의 바이어스 전압)에 동작 가능하게 연결될 수 있다. 단지 예로서, 바이어스 게이트(636)는 실질적으로 -1.0 내지 -2.0 볼트 범위의 음의 바이어스 전압에 동작 가능하게 연결될 수 있다. 추가적으로, 소스(616)가 접지 전압(624)에 동작 가능하게 연결될 수 있다. 당업자에게 인식될 것과 같이, 높은 게이트-드레인 전압(Vgd)은, 적어도 부분적으로 바이어스 게이트(636)의 음의 전위 때문에, 전하 저장 영역(예컨대, 도 2의 전하 저장 영역(286), 도 11b 및 11d의 전하 저장 영역(486), 또는 도 12b의 전하 저장 영역(586)을 참조하라)에 끌릴 수 있는 정공들을 메모리 셀(610)의 플로팅 바디 내에 생성할 수 있다.
더욱이, 메모리 셀(610)의 게이트(614)에 양의 전압(예컨대, 1.0 볼트)을 가하고, 메모리 셀(610)의 드레인(618)에 음의 전압(예컨대, -1.8 볼트)을 가함으로써 메모리 셀(610)로부터 로직 "1"이 삭제될 수 있다. 더욱이, 바이어스 게이트(636)가 바이어스 전압(더 구체적으로, 음의 바이어스 전압)에 연결될 수 있다. 단지 예로서, 바이어스 게이트(636)는 실질적으로 -1.0 내지 -2.0 볼트 범위의 음의 바이어스 전압에 동작 가능하게 연결될 수 있다. 추가적으로, 소스(616)가 접지 전압(624)에 동작 가능하게 연결될 수 있다. 당업자에게 인식될 것과 같이, 역(inverted) 채널 및 음의 드레인 전위는 메모리 셀(610)의 플로팅 바디 내로부터 정공들을 제거할 것이다. 더욱이, 메모리 셀(610) 내에 저장된 전하를 판독하기 위해, 제1 양의 전압(예컨대, 1.0 볼트)이 메모리 셀(610)의 게이트(614)에 가해질 수 있다. 추가적으로, 메모리 셀(610)의 게이트(614)에 가해진 제1 양의 전압보다 낮은 전위를 갖는 제2 양의 전압(예컨대, 0.3 볼트)이 메모리 셀(610)의 드레인(618)에 가해질 수 있다.
도 14는 본 발명의 실시예에 따른 전자 시스템의 블록도이다. 전자 시스템(700)은 입력 장치(772), 출력 장치(774), 및 메모리 장치(778)을 포함하며, 이들은 모두 프로세서 장치(776)에 연결된다. 메모리 장치(778)는 본 발명의 하나 또는 그 이상의 이전의 실시예의 적어도 하나의 메모리 셀(210/410/510)을 포함하는 적어도 하나의 메모리 어레이(200/400/500)를 통합한다. 도 15는 본 발명의 추가적인 실시예에 따라, 하나 또는 그 이상의 이전의 실시예들의 메모리 어레이 및 메모리 셀들을 통합하는 집적 회로 다이(992)를 포함하는 반도체 웨이퍼(990)의 도면이다.
본 발명의 실시예들은 종래의 메모리 기술 및 그것을 구현하기 위한 구조들을 능가하는 이점들을 제공한다. 예컨대, 플로팅 바디의 동작에 작은 커패시터 구조가 사용된다. 플로팅 바디는 소스/드레인 영역들로부터 멀리 떨어져 있으므로, 동작 동안 교란을 최소화한다. 동작 동안 전하 손실을 최소화하기 위해, 바이어스 게이트, 유전체 및 플로팅 바디는 FET로부터 독립적으로 모델링될 수 있다. 그 기술은 쉽게 스케일링할 수 있으며, 구현을 위해 풀 피치 프로세스, 하프 피치 프로세스, 또는 이들의 임의의 조합이 사용될 수 있다. 게다가, 제조된 장치들은 적층 가능하다. 더욱이, 피치 축소 기술을 사용하여 피쳐 크기(CD)가 8F2로, 또는 더 작게 축소될 수 있다.
구체적인 실시예들이 도면들에서 제한적이지 않은 예로서 도시되었으며 본원에서 상세히 설명되었다. 그러나, 다양한 실시예들은 다양한 변형들 및 대안적인 형태들을 허락할 수 있다. 본 발명은 개시된 특정 형태들에 제한되지 않음을 이해해야 한다. 오히려, 본 발명은 하기 첨부된 청구항들 및 그 법적인 동등물들의 범위 내에 있는 모든 변형들, 동등물들, 및 대체물들을 포함한다.
Claims (20)
- 하나 또는 그 이상의 메모리 셀들을 포함하는 장치로서, 각각의 메모리 셀은,
실리콘 내에 각각 형성된 드레인 및 소스, 및 상기 드레인과 상기 소스 사이에 위치하는 게이트를 포함하는 트랜지스터;
상기 실리콘 내로 리세스되며, 격리(isolation) 영역과 상기 트랜지스터 사이에 위치하고, 바이어스 전압에 동작 가능하게 연결되도록 구성된 바이어스 게이트; 및
상기 실리콘 내에 있으며, 상기 소스 및 상기 드레인에 인접하고 상기 바이어스 게이트로부터 수직으로 오프셋되는 제1 부분, 및 상기 제1 부분에 연결된 제2 부분을 갖는 플로팅 바디 - 상기 바이어스 게이트는 상기 제2 부분에 인접하여 형성됨 -
를 포함하는 장치. - 제1항에 있어서,
상기 트랜지스터의 상기 게이트는 상기 실리콘 내로 리세스되는 장치. - 제1항에 있어서,
상기 바이어스 게이트는 폴리실리콘 및 금속 중 적어도 하나를 포함하는 장치. - 제1항에 있어서,
상기 바이어스 게이트는 음의 바이어스 전압에 동작 가능하게 연결되도록 구성되는 장치. - 제1항에 있어서,
상기 바이어스 게이트를 적어도 부분적으로 둘러싸는 유전체 재료를 더 포함하는 장치. - 제5항에 있어서,
상기 유전체 재료는 이산화규소의 유전 상수에 비해 높은 유전 상수를 포함하는 장치. - 제1항에 있어서,
상기 제2 부분에 인접하고 유전체 재료를 포함하는 격리 영역을 더 포함하며, 상기 제2 부분은 상기 격리 영역과 상기 바이어스 게이트 사이에 위치하는 장치. - 제1항에 있어서,
상기 제2 부분은 상기 바이어스 게이트의 적어도 일부분과 수직으로 정렬되는 장치. - 제1항에 있어서,
상기 바이어스 게이트는 finFET 트랜지스터의 게이트인 장치. - 제1항에 있어서,
상기 실리콘은 매몰된 절연체 위에 인접한 장치. - 제1항에 있어서,
상기 하나 또는 그 이상의 메모리 셀들을 포함하는 메모리 어레이를 더 포함하는 장치. - 제1항에 있어서,
적어도 하나의 프로세서; 및
상기 하나 또는 그 이상의 메모리 셀들을 포함하는 적어도 하나의 메모리 장치
를 포함하는 전자 시스템을 더 포함하는 장치. - 메모리 셀을 형성하는 방법으로서,
실리콘 내에 형성된 소스 및 드레인, 및 상기 소스와 상기 드레인 사이에 위치하는 게이트를 갖는 트랜지스터를 형성하고, 상기 실리콘을 관통하여 형성된 격리 영역과 상기 트랜지스터 사이에 위치한 리세스를 상기 실리콘 내에 형성하되 상기 실리콘을 관통하지는 않도록 형성하는 단계 - 상기 리세스는 상기 격리 영역으로부터 떨어져 있음 -;
상기 리세스의 표면을 따라 상기 실리콘에 인접하여 유전체를 형성하는 단계; 및
상기 리세스 내에 적어도 부분적으로 도전성 재료를 형성하는 단계
를 포함하는 메모리 셀 형성 방법. - 제13항에 있어서,
리세스를 상기 실리콘 내에 형성하되 상기 실리콘을 관통하지는 않도록 형성하는 단계는, 상기 리세스를 50 내지 200 나노미터의 범위의 수직 두께를 갖는 상기 실리콘 내에 형성하되 상기 실리콘을 관통하지는 않도록 형성하는 단계를 포함하는 메모리 셀 형성 방법. - 제13항에 있어서,
트랜지스터를 형성하는 단계는, 상기 실리콘 내에 상기 실리콘을 관통하지는 않도록 리세스된 상기 게이트를 갖는 상기 트랜지스터를 형성하는 단계를 포함하는 메모리 셀 형성 방법. - 제13항에 있어서,
상기 리세스와 상기 격리 영역 사이의 상기 실리콘의 적어도 일부분의 위에, 상기 격리 영역 위에, 및 상기 도전성 재료 위에 있는 상기 리세스 내부에 추가의 유전체를 형성하는 단계를 더 포함하는 메모리 셀 형성 방법. - 제13항에 있어서,
리세스를 상기 실리콘 내에 형성하되 상기 실리콘을 관통하지는 않도록 형성하는 단계는 리세스를 상기 실리콘 내에 형성하되 상기 실리콘을 관통하지는 않도록 형성하여, 상기 리세스의 하단부와 상기 실리콘 아래에 위치한 매몰된 절연체의 상부 표면 사이에 상기 실리콘의 일부분을 남기는 단계를 포함하는 메모리 셀 형성 방법. - 제17항에 있어서,
상기 리세스의 하단부와 매몰된 절연체의 상부 표면 사이에 상기 실리콘의 일부분을 남기는 단계는, 상기 리세스의 하단부와 매몰된 절연체의 상부 표면 사이에 20 내지 75 나노미터의 범위의 수직 두께를 갖는 상기 실리콘의 일부분을 남기는 단계를 포함하는 메모리 셀 형성 방법. - 복수의 메모리 셀들을 포함하는 메모리 어레이를 동작시키는 방법으로서,
상기 복수의 메모리 셀들 각각의 전하 저장 영역에 인접한 바이어스 게이트에 바이어스 전압을 가하는 단계; 및
게이트, 소스, 및 드레인을 포함하는 트랜지스터를 포함하는 메모리 셀에 대하여 상기 메모리 셀의 플로팅 바디 내의 연관된 전하 저장 영역에 전하를 프로그래밍하는 것과, 격리 영역에 인접하여 위치하고, 상기 트랜지스터로부터 수직으로 오프셋되며, 상기 게이트 영역, 소스 영역, 및 드레인 영역 각각에 인접한 상기 플로팅 바디 내의 다른 영역에 연결된 상기 연관된 전하 저장 영역으로부터 전하를 판독하는 것 중 하나에 의해 동작을 수행하는 단계
를 포함하는 방법. - 제19항에 있어서,
바이어스 게이트에 바이어스 전압을 가하는 단계는 상기 바이어스 게이트에 음의 바이어스 전압을 가하는 단계를 포함하는 방법.
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