KR101075525B1 - 매립 게이트를 구비한 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
보이드없이 실링 절연막이 갭필된 구조의 매립 게이트를 갖는 반도체 장치 및 그 제조 방법이 개시된다. 이를 위한 개선된 반도체장치 제조 방법은, 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립 게이트를 형성하는 단계; 상기 매립 게이트를 포함하는 전체구조 상에 제1 실링 절연막을 증착하는 단계; 상기 제1 실링 절연막의 표면을 식각하여 상기 트렌치 입구 부분에서 포지티브 프로파일의 보이드를 갖는 제1 실링 절연막 패턴을 형성하는 단계; 및 상기 제1 실링 절연막 패턴 상에 제2 실링 절연막을 형성하는 단계를 포함한다.
매립, 게이트, 워드라인, 실링, 보이드, 식각
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립 게이트를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, DRAM 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 단채널 효과가 발생하면, 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되고, 결국 DRAM 소자의 리프레쉬 특성을 저하시킨다.
이에 따라, 메모리 소자의 집적도가 증가할지라도 단채널 효과를 억제할 수 있는 모스 트랜지스터로서, 트랜지스터의 채널 길이를 증가시킨 리세스 게이트 모스 트랜지스터가 소개된 바 있다.
그러나, 예컨대 60nm 테크롤러지를 갖는 고집적 DRAM 소자와 같은 반도체 장 치에서, 리세스 게이트 모스 트랜지스터만으로는 원하는 요구 조건을 충족하기 어렵다.
이에 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립 워드라인(buried word line)을 갖는 반도체 소자가 미국특허 제6,770,535 B2호에 "반도체소자 및 그 제조공정(Semiconductor integrated circuit device and process for manufacturing the same)"이라는 제목으로 야마다 등(Yamada et al.)에 의해 개시된바 있다. 야마다에 따르면, 채널영역 및 소자분리막을 가로지르는 트렌치를 형성한다. 트렌치 내의 일부분을 채우는 워드라인(게이트)을 형성한다. 트렌치 내의 나머지 부분을 채우는 실링(Sealing) 절연막을 형성한다. 그 결과, 워드라인은 반도체 기판의 표면보다 아래에 매립된다. 매립된 워드라인은 상대적으로 큰 유효채널 길이를 제공한다. 아울러, 이러한 매립 워드라인 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 워드라인(즉 게이트)를 매립하는 방식으로 진행하므로써, 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1은 종래기술에 따른 매립 게이트의 제조 과정중에서 어느 한 과정을 나타낸 단면도이다.
도 1을 참조하면, 반도체기판(101)에 패드층(102)이 형성된다. 마스크 및 식각 공정에 의해 소자분리용 트렌치(103)가 형성된다. 패드층(102)은 패드산화 막(102A)과 패드질화막(102B)의 적층 구조를 갖는다. 트렌치(103) 내에는 소자분리 절연막(104)이 매립된다. 이에 의해 반도체 기판(101)에는 활성영역이 디파인된다. 다시 마스크 및 식각 공정에 의해 활성영역의 기판(101)과 소자분리 절연막(104)은 식각되어 게이트용 트렌치(105)가 형성된다. 트렌치(105) 내부의 일부는 게이트(107)가 매립되고, 트렌치(105)의 나머지를 매립하도록 실링 절연막(108)이 형성된다. 매립 게이트(107)와 트렌치(105) 사이에는 게이트 절연막(106)이 형성되어 있다.
상술한 바와 같이, 매립 워드라인을 형성함에 있어서 후속 열 공정에서 매립 게이트(107)의 산화 및 열화를 방지하기 위해 그 표면을 실링 절연막(108)으로 보호하고 있다. 실링 절연막(108)은 산화물 또는 질화물의 사용이 가능하다. 또한, 매립 게이트(107)로서 금속(Metal)계 물질이 이용된다.
한편, 소자가 점차 더 고집적화되면서 이웃한 게이트간의 CD(Critical Dimension)감소에 따라 트렌치(105)의 에스펙트 비율(Aspect Ratio)은 더욱 증가된다. 이에 의해 트렌치 내부로의 실링 절연막 갭필 마진(Gap-fill margin)이 부족하게 된다. 도 2는 실링 절연막의 갭필 특성이 악화되어 트렌치 내부에서 보이드(Void)가 발생되는 문제를 보여주는 샘플의 TEM 사진이다. 이러한 보이드는 후속 공정에서 여러가지 문제를 야기시키는 바, 대표적인 것이 브릿지(bridge) 문제이다.
본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 보이드없이 실링 절연막이 갭필된 구조의 매립 게이트를 갖는 반도체 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 보이드없이 실링 절연막을 갭필하기 위한 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하는 있다.
상기 목적을 달성하기 위한 개선된 반도체장치 제조 방법은, 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립 워드라인을 형성하는 단계; 상기 매립 워드라인을 포함하는 전체구조 상에 제1 실링 절연막을 증착하는 단계; 상기 제1 실링 절연막의 표면을 식각하여 상기 트렌치 입구 부분에서 포지티브 프로파일의 보이드를 갖는 제1 실링 절연막 패턴을 형성하는 단계; 및 상기 제1 실링 절연막 패턴 상에 제2 실링 절연막을 형성하는 단계를 포함한다.
바람직하게, 상기 제1 실링 절연막 패턴을 형성하는 단계는, 상기 제1 실링 절연막의 표면을 건식 식각하는 단계를 포함한다.
바람직하게, 상기 건식 식각에서, 상기 트렌치 저부보다 상기 트렌치 상단부에서 상기 제1 실링 절연막의 손실이 많도록 식각 이온의 직진성을 제어한다.
이와 같이 개선된 발명은 매립 게이트 상부에 형성되는 실링 절연막을 갭필하고자 할 때, 실링 절연막을 다단계 증착으로 수행하며, 그 단계별 증착 중간에 기증착된 실링 절연막이 갖는 보이드가 포지티브 프로파일을 갖도록 기증착된 실링 절연막의 표면을 약하게 에치하는 것이다.
이에 의해 보이드없는 실링 절연막을 포함하는 매립 게이트(워드라인)의 형성이 가능하다. 아울러, 디자인 룰(Design rule) 감소에도 불구하고 30nm급 레벨의 테크놀러지에서 안정적인 공정기반 기술을 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 매립 게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 예컨대 실리콘기판과 같은 반도체 기판(201) 상에 패드층(102)를 형성한다. 패드층(102)는 패드산화막(102A)과 패드질화막(102B)이 차례로 적층되어 형성될 수 있다. 패드층(102)으로는 상기한 물질 이외에 산질화물, 폴리실리콘 등 STI(Shalow Trench Isolation) 공정 기술 분야에서 알려진 다양한 물질이 사용될 수 있다. 바람직하게, 패드산화막(202A)은 50~150Å, 패드질화막(202B)은 500 ~1000Å의 두께로 형성한다.
도 3b를 참조하면, STI(Shalow Trench Isolation) 공정을 통해 소자분리막(203)을 형성한다. 소자분리막(22)은 소자분리용 트렌치(T1) 내에 매립된 월 산화막(203A), 라이너 질화막(203B) 및 트렌치 갭필용 절연막(203C)을 포함한다. 갭필용 절연막(203C)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 바람직하게, 절연막(203C)은 갭필 특성이 우수한 스핀온절연막(SOD)을 사용하는데, 스핀온절연막은 폴리실라잔(PolySilaZane; PSZ)을 원료로 하는 실리콘산화막을 포함한다. 소자분리막(203)에 의해 활성영역(204)이 디파인된다. 바람직하게 , 월 산화막(203A)은 40~50Å, 라이너질화막(203B)는 60~70Å을 사용한다. 라이너질화막(203B)상에는 40~60Å 라이너 산화막이 더 형성될 수 있다.
도 3c를 참조하면, 마스크 및 식각 공정에 의해 게이트용 트렌치(T2)를 형성한다. 트렌치(T2) 마스크 공정시 하드마스크를 적용할 수 있다. 트렌치(T2)는 활성영역(204)은 물론 소자분리막(203)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(T2) 역시 라인 형태이다. 이때 라인 형태의 어느한 트렌치는 활성영역(204)과 소자분리막(203)에서 연장되어 있다.
도 3d를 참조하면, 게이트용 트렌치(T2)를 일부 매립하는 매립 워드라인(게이트전극)(206)을 형성한다.
물론, 매립 워드라인(206)과 활성영역의 기판(201) 사이에는 게이트 절연막(205)이 먼저 형성된다. 매립 워드라인(206)의 형성 과정을 보다 구체적으로 설명하면, 트렌치(T2)를 포함하는 전체 구조 상에 워드라인용 물질을 증착하고, 이 물질을 순차적으로 CMP(Chemical Mechanical Polishing) 및 에치백(Etch back)하는 것을 포함한다. CMP 공정은 패드질화막(202B)에서 연마가 정지되도록 하여 진행하고, 에치백공정은 매립 워드라인(206)의 높이를 확보하는 깊이까지 진행한다.
매립 워드라인(206)은 활성영역의 트렌치를 일부 매립하는 형태이면서 소자분리막(203)에 형성된 게이트용 트렌치도 일부 매립하는 형태가 된다.
매립 워드라인(206)으로 사용되는 물질은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있다. 또한, 매립 워드라인(206)은 TiN 또는 TaN 상에 텅스텐막을 적층하는 TiN/W 또는 TaN/W과 같은 적층 구조로 형성할 수 있다. 바람직하게, 게이트 절연막(205)은 50~70Å 열산화막으로 형성하고, 매립 워드라인(206)은 TiN과 900~1100Å W을 사용한다.
이후, 매립 워드라인(206)의 실링 공정을 진행한다. 먼저, 도 3e에 도시된 바와 같이, 제1 실링 절연막(207)을 얇게 증착한다. 이때 증착되는 제1 실링 절연막(207)은 보이드(V1)을 갖게 되며, 박막의 증착 특성상 보이드(V1)은 네가티브 프로파일을 갖게 된다.
제1 실링 절연막(207)은 갭필 특성이 우수한 증착 방법으로 형성하는 것이 바람직하고, LPCVD에 의한 TEOS(Tetra Ethyle Ortho Silicate), HDP-CVD에 의한 산화막, HARP(High Aspect Ratio Process)를 사용할 수 있다. 절연막(207)의 물질로는 산화물 이외에 질화물이 사용될 수 있으며, 이때 매립 워드라인(206)의 표면에 열산화막을 형성한 후 질화막을 형성하는 바람직하다. 여기서는 실링 절연막(207)이 산화막인 경우를 실시예로서 한다.
도 3f를 참조하면, 네가티브 프로파일의 보이드(V1)을 갖는 제1실링 절연막(207)을 포지티브 프로파일의 보이드(V2)를 갖는 제1 실링 절연막 패턴(207A)으로 형성한다.
포지티브 프로파일의 보이드를 만들어주기 위한 방법으로써, 제1 실링 절연막(207)의 표면을 약하게 건식 식각(Lightly Dry Etch)하는 방법을 사용할 수 있다. 그리고 이때 높은 압력 조건(recipe)을 가지도록 하는 것이 바람직하다. 약한 식각(lightly etch) 공정에서 압력을 155~195mTorr 정도로 하여(통상적인 건식 세정시 사용하는 범위 : 20~40mTorr), 식각시 사용되는 이온의 직진성(기판 표면과 수직한 방향)을 감소시킴으로써, 트렌치((T2)의 입구쪽에 존재하는 제1 실링 절연막(207)의 손실을 선택적으로 증가시킬 수 있다.
구체적으로, 약한 건식 식각(Lightly Dry Etch)은 대략 175mTorr의 압력, 50~80 ℃의 온도에서 대략 35sec 시간 동안 실시하며, 80sccm의 NH3, 40sccm의 HF 및 30sccm의 Ar 혼합 가스를 사용한다.
이어서, 도 3g를 참조하면, 포지티브 프로파일의 보이드(V2)를 갖는 제1 실링 절연막 패턴(207A) 상에 제2 실링절연막(208)을 형성한다. 제2 실링 절연막(208)은 제1 실링 절연막(207)과 동종 또는 이종의 물질을 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 매립 게이트의 구조를 도시한 단면도.
도 2는 종래기술에 따른 매립 게이트의 구조에서 보이드가 형성된 상태를 보여주는 TEM 사진.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 매립 게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
201 : 반도체기판 202 : 패드층
203 : 소자분리막 204 : 활성영역
205 : 게이트 절연막 206 : 매립 워드라인
207 : 네가티브 프로파일의 보이드를 갖는 제1 실링 절연막
207A : 포지티브 프로파일의 보이드를 갖는 제1 실링 절연막 패턴
208 : 제2 실링 절연막
Claims (8)
- 삭제
- 삭제
- 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 매립 워드라인을 형성하는 단계;상기 매립 워드라인을 포함하는 전체 구조 상에 제1 실링 절연막을 증착하는 단계;상기 제1 실링 절연막의 표면을 식각하여 상기 트렌치 입구 부분에서 포지티브 프로파일의 보이드를 갖는 제1 실링 절연막 패턴을 형성하는 단계; 및상기 제1 실링 절연막 패턴 상에 제2 실링 절연막을 형성하는 단계를 포함하는반도체 장치 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,상기 제1 실링 절연막 패턴을 형성하는 단계는,상기 제1 실링 절연막의 표면을 건식 식각하는 단계를 포함하는 반도체 장치 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 건식 식각에서, 상기 트렌치 저부보다 상기 트렌치 상단부에서 상기 제1 실링 절연막의 손실이 많도록 식각 이온의 직진성을 제어하는 반도체 장치 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 제1 및 제2 실링 절연막은 산화물인 반도체 장치 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서,상기 제1 실링 절연막의 건식 식각은 155~195mTorr의 압력하에서 이루어지는 반도체 장치 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 제1 실링 절연막의 건식 식각은, 50~80 ℃의 온도에서 NH3, HF, 및 Ar 혼합 가스를 사용하는 반도체 장치 제조 방법.
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| KR1020090059144A KR101075525B1 (ko) | 2009-06-30 | 2009-06-30 | 매립 게이트를 구비한 반도체장치 및 그 제조 방법 |
Applications Claiming Priority (1)
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| KR1020090059144A KR101075525B1 (ko) | 2009-06-30 | 2009-06-30 | 매립 게이트를 구비한 반도체장치 및 그 제조 방법 |
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Family Applications (1)
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Country Status (1)
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2009
- 2009-06-30 KR KR1020090059144A patent/KR101075525B1/ko not_active IP Right Cessation
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| KR20110001568A (ko) | 2011-01-06 |
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