KR20040056953A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20040056953A KR20040056953A KR1020020083694A KR20020083694A KR20040056953A KR 20040056953 A KR20040056953 A KR 20040056953A KR 1020020083694 A KR1020020083694 A KR 1020020083694A KR 20020083694 A KR20020083694 A KR 20020083694A KR 20040056953 A KR20040056953 A KR 20040056953A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- gate
- layer
- cell
- photoresist
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 15
- 229910052698 phosphorus Inorganic materials 0.000 claims description 15
- 239000011574 phosphorus Substances 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 239000002019 doping agent Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910021341 titanium silicide Inorganic materials 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910008484 TiSi Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 제조시에 ESD(elevated source drain)를 이용한 접합 확산으로 셀 콘택을 형성하여 비트라인 접합 커패시턴스를 감소시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 상기 본 발명에 의한 반도체 소자의 제조 방법은 셀 영역과 로직 영역을 갖는 반도체 기판 상에 게이트 산화막를 형성하고 게이트 폴리층을 증착하는 단계, 상기 셀 영역의 게이트 폴리층을 도핑하고 선택적으로 식각하여 게이트들과 커패시터 전극을 형성하는 단계, LDD 영역을 형성하고 로직 영역에만 소오스/드레인 영역을 형성하는 단계, 노출된 기판 표면에 에피택셜 성장으로 플러그 형태의 콘택 패드를 형성하는 단계, ESD(elevated source drain)의 도팬트(dopant)들이 접촉 액티브로의 확산이 이루어지도록 하여 접합 확산 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 ESD(elevated source drain)를 이용한 접합 확산으로 셀 콘택을 형성하여 비트라인 접합 커패시턴스를 감소시킬 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.
최근, 통신 장치나 정보 기기의 소형화에 따라 아날로그 신호의 처리에는 고정밀도의 커패시터가 필요하다.
MOS 트랜지스터를 탑재하여 디지털 신호를 취급하는 회로에서는 커패시터는 MOS 구조로 구성된다. 그러나, MOS 커패시터는 용량 값의 인가 전압 의존성이 크기 때문에, 예를 들어 아날로그 회로의 일부로 이용하면, 큰 신호 왜곡 등이 발생하는 원인이 되므로 구조의 개선 및 특성 향상이 필요하다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 MOS 커패시터를 갖는 반도체 소자의 형성 방법에 관하여 설명한다.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 형성을 위한 공정 단면도이다.
로직 회로부와 메모리부의 게이트를 동시에 형성한다.
회로간 분리를 위한 STI 소자 격리층(1), 게이트 산화막(2), 게이트 폴리층을 순차적으로 형성하고, 감광막을 사용한 사진 식각술을 통하여 감광막 패턴을 형성한 후, 상기 감광막 패턴을 통하여 상기 게이트 산화막(2) 및 게이트 폴리를 건식 식각함으로써, 셀 게이트(3a), 커패시터 전극(3b), 로직 게이트(3c)를 형성한다.
그리고 나서, 도 1b에서 볼 수 있는 바와 같이, LDD 이온 주입 공정으로 로직 트랜지스터와 셀 부분에 LDD 영역(4a)(4b)를 형성한다.
이어서, 도 1c에서 볼 수 있는 바와 같이, 상기 셀 게이트(3a), 커패시터 전극(3b) 및 로직 게이트(3c)의 측벽에 스페이서 산화막을 증착하고, 식각함으로써, 게이트 스페이서(5)를 형성한 다음, 상기 결과물 전체에 As 이온을 사용한 고농도 이온 주입 공정을 진행함으로써, 액티브 영역에 소오스/드레인 영역(6)을 형성하는 것과 동시에 게이트 도핑을 한다.
그런데, 이러한 공정을 진행하게 되면, 로직 지역 뿐 아니라, 셀 지역의 비트 라인 접합 영역도 As의 고농도 접합(high doped junction)이 형성되므로, P-doped 웰과의 필드로 인하여 유발되는 누설 전류가 큰 값을 가지게 된다.
한편, 상기 이온 주입 공정을 진행한 후에는, 도 1d에 도시된 바와 같이, Ti를 증착하고 열처리함으로써 Si가 표면에 드러난 부분에 티타늄 실리사이드층(TiSi2)(7)을 형성하고 나머지 부분의 반응하지 않은 금속을 제거한다.
그리고 나서, 도 1e에서 볼 수 있는 바와 같이, 상기 티타늄 실리사이드 층이 형성된 결과물 전체에 ILD(inter layer dielectric)(8)을 증착하고, 컨택을 형성한 후, 상기 컨택에 메탈을 이용하여 배선층(interconnection layer)(9)를 형성함으로써, 최종적인 반도체 소자를 완성하게 된다.
즉, 상기와 같은 MOS 커패시터를 갖는 반도체 소자의 제조 방법에 따르면,로직 비트 라인 정션 액티브에 바로 TiSi2를 형성하게 되는 바, 이와 같이 낮은 깊이를 가지는 S/D 접합부에 바로 티타늄 실리사이드 층을 형성함으로써, 누설 전류가 크게 발생할 수 있게 된다.
결국, 상기 종래 기술에 의한 MOS 커패시터를 갖는 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.
먼저, 종래 기술의 MOS 커패시터를 갖는 메모리 소자의 형성 공정은 비트 라인 정션 액티브에 바로 TiSi2를 형성함으로써 낮은 S/D 접합 깊이와 누설 전류가 크게 되며, 또한, 액티브와의 콘택 저항에 직접적인 영향을 주는 콘택이 형성될 액티브 영역을 오버레이 마진까지 고려하여 크게 확보하여야 함으로 셀 사이즈가 증가하는 문제가 있다. 더구나, 상기한 바와 같이, 로직 지역 뿐 아니라, 셀 지역의 비트 라인 접합 영역에도 As의 고농도 접합부가 형성되므로, P-doped 웰과의 필드로 인하여 유발되는 누설 전류가 큰 값을 가지게 된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 MOS 커패시터 형성 방법의 문제를 해결하기 위한 것으로, ESD(elevated source drain)를 이용한 접합 확산으로 셀 콘택을 형성하여 비트라인 접합 커패시턴스를 감소시킬 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조 방법을 나타내는 공정 순서도이고,
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자 제조 방법의 일례를 나타내는 공정 순서도이다.
-도면의 주요 부분에 대한 부호의 설명-
21. 소자 격리층 22. 게이트 산화막
23. 게이트 폴리층 24. LDD 영역
25. 스페이서 26. 소오스/드레인 영역
27. 에피택셜층 28. 접합 확산 영역
29. 티타늄 실리사이드 30. ILD층
31. 배선
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 로직 영역을 갖는 반도체 기판 상에 게이트 산화막 및 게이트 폴리층을 순차 증착하고, 감광막을 이용한 사진 식각술을 통하여 로직 영역에만 선택적으로 감광막이 도포되도록 하는 단계; 인을 사용하여 상기 감광막에 의해 개방된 셀 영역의 게이트 폴리층 만을 도핑하고, 상기 셀 영역과 로직 영역의 게이트 폴리층 및 게이트 산화막을 선택적으로 식각하여, 게이트 및 커패시터 전극을 형성하는 단계; 상기 결과물에 대해 LDD 이온 주입 공정을 진행하여, 액티브에 LDD 영역을 형성하고, 감광막을 이용한 사진 식각술을 통하여 셀 영역만을 선택적으로 상기 감광막으로 매립시키는 단계; 상기 결과물에 대해 As이온을 사용한 고농도 이온 주입 공정을 진행함으로써, 상기 감광막에 의해 개방된 로직 영역에만 소오스/드레인 영역을 형성하는 단계; 상기 감광막을 제거하고, 노출된 기판 표면에 에피택셜 성장으로 플러그 형태의 콘택 패드를 형성하는 단계; 및 상기 콘택 패드에 대해 인을 사용한 이온 주입 공정을 진행한 후, 열처리함으로써, 상기 콘택 패드에 주입된 이온이 인접한 액티브 영역으로 확산되도록 하는 단계를 포함하여 구성됨을 특징으로 한다. 즉, 상기 본 발명에 의하면, 셀 영역의 비트라인 컨택 정션부에는 높은 농도의 As이온이 주입되지 않으며, 대신 높은 확산 특성을 가진 인 이온이 도핑되는 바, 이 때문에 높은 농도의 As 이온으로 인한 결함이 거의 발생하지 않으며, 또한, 급격한 이온 주입 농도의 변화로 인한 누설 전류 또한 최소화할 수 있게 된다. 그리고, 상기 본 발명에 의하면, 정션 액티브에 바로 티타늄 실리사이드 층이 형성되는 대신, 상기 정션부에서 에피택셜 성장을 통해 실리콘을 성장시키고, 이에 대해, 인을 도핑시킴으로써, ESD를 형성한 후에 티타늄 실리사이드 층을 형성하게 되는 바, 종래 기술에서 낮은 깊이를 가지는 S/D에 티타늄 실리사이드 층이 바로 형성됨으로써 발생하는 누설 전류를 최소화할 수 있게 되는 것이다.
상기 본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 에피덱샬 성장을 통해 형성되는 콘택 패드의 높이는 게이트와의 절연 특성을 안정적으로 유지하기 위하여, 트랜지스터 게이트 두께의 1/2 ~ 1/3로 됨이 바람직하다.
이하, 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 더욱 상세히 설명하기로 한다.
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 형성을 위한 공정 단면도이다.
본 발명은 높은 농도의 인으로 도핑된 ESD(elevated S/D) 구조를 이용하여 셀 콘택 지역을 인의 확산 접합(diffused junction)으로 형성하여 비트 라인 정션 커패시터를 감소시키고 정션을 통한 누설에 따른 손실을 최소한 것이다.
그리고 플러그 형태의 콘택 패드를 형성함으로써 공정 마진을 높인 것으로 0.15㎛ tech 이상의 고 집적 셀에서 셀 사이즈를 줄이며 공정 안정도 확보 및 셀의 전기적 특성을 향상시킬 수 있다.
이러한 본 발명에 있어서는 우선, 도 2a에서 볼 수 있는 바와 같이, STI 공정에 의한 소자 격리층(21)을 형성하여 액티브 영역을 정의하고, 게이트 산화막(22)를 형성하고 게이트 폴리층(23)을 증착한다. 그리고, 감광막을 이용한사진 식각술을 통하여, 셀 영역만이 선택적으로 개방되도록 감광막 패턴(PR)을 형성하고 인 이온을 주입을 이용해 상기 셀 영역의 게이트 폴리층(23)만을 선택적으로 도핑시킨다.
이러한 인 이온은 확산 특성이 좋아 후속 열처리에 의해 게이트 내 균일도가 좋아 게이트 공핍화를 최대한 억제할 수 있다.
그리고 나서, 도 2b에 도시된 바와 같이, 감광막을 사용한 사진 식각술을 통하여, 트랜지스터가 형성될 영역을 정의하고, 상기 감광막 패턴에 따라, 게이트 폴리(23) 및 게이트 산화막을 선택적으로 건식 식각함으로써, 로직 및 셀 트랜지스터 게이트와 셀 커패시터를 형성한 다음, 상기 결과물에 대해 LDD 이온 주입 공정을 진행하여, 액티브 영역에 LDD 영역(24)을 형성한다.
이후, 도 2c에 도시된 바와 같이, 상기 게이트 전극 및 커패시터 전극의 측면에 스페이서 산화막을 증착하고, 이에 대해 식각을 진행함으로써, 게이트 스페이서(25)를 형성하고, 셀 영역만을 덮도록 감광막 패턴(PR2)을 형성한 후, 상기 감강막 패턴에 의해 개방된 로직 NMOS 부분에 As 이온을 주입을 진행하여 로직 트랜지스터 게이트 폴리층(23)과 액티브를 도핑시켜 소오스/드레인 영역(26)을 형성한다.
이어서, 도 2d에서 볼 수 있는 바와 같이, 상기 결과물에서 감광막을 제거하고, 실리콘 성장을 진행함으로써, 표면이 실리콘 격자로 이루어진 부분만 에피택셜층(27)을 형성하여 플러그 형태의 콘택 패드를 형성한다.
이러한 공정을 진행하면, 상기한 도 2d에 도시된 바와 같이, 셀 영역의 비트라인 접합 영역과 로직 트랜지스터의 소오스/드레인 액티브에서만 실리콘이 성장하게 된다. 계속하여, 인을 소오스로 하는 인시튜(insitu) 도핑 방법으로 상기 실리콘이 성잠됨으로써 형성된 콘택 패드에 인을 도핑시킴으로써, 고농도(high doped) 인이 도핑된 실리콘이 성장되도록 한다.
이 때, 상기 실리콘의 성장 높이는 게이트와의 절연 특성을 안정적으로 유지하기 위해 트랜지스터 게이트 두께의 1/2 ~ 1/3로 조절한다.
그 다음, 상기 결과물에 대해 열처리를 함으로써, ESD(elevated source drain)의 도팬트(dopant)들이 접촉 액티브로 확산될 수 있도록 하며, 이에 따라, 비트 라인 정션 영역을 확산된 인으로 도핑시켜 접합 확산 영역(28)을 형성한다.
이와 같이, 본 발명에 따르면, 확산 접합 영역이 인으로 형성됨으로 As의 큰 농도로 인해 발생하는 디펙트의 손상이 거의 없으며 급격한 도핑 레벨 변화로 인한 필드에 의한 누설 전류가 감소한다. 또한, 인의 확산이 높아 공핍 깊이(depletion depth)가 넓어져 접합 커패시턴스가 감소한다.
한편, 상기 접합 확산 영역을 형성한 후에는 도 2e에 도시된 바와 같이, Ti를 증착하고 열처리함으로써 표면이 실리콘으로 이루어진 트랜지스터 게이트 폴리 및 인으로 도핑된 폴리 ESD에 티타늄 실리사이드(TiSi2)(29)가 형성된다.
반응하지 않은 Ti는 습식각으로 제거하고 ILD층(30)를 형성한 다음 메탈을 이용하여 배선(interconnection)(31)을 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
높은 농도의 인으로 도핑된 ESD를 이용하여 정션 커패시터와 접합 누설을 최소화할 수 있다.
또한, 플러그 형태의 콘택 패드를 형성함으로써 공정 마진을 크게 하여 고집적 셀에서 셀 사이즈를 줄이며 공정 안정도 확보 및 셀의 전기적 특성을 향상시킬 수 있다.
Claims (2)
- 셀 영역과 로직 영역을 갖는 반도체 기판 상에 게이트 산화막 및 게이트 폴리층을 순차 증착하고, 감광막을 이용한 사진 식각술을 통하여 로직 영역에만 선택적으로 감광막이 도포되도록 하는 단계;인을 사용하여 상기 감광막에 의해 개방된 셀 영역의 게이트 폴리층 만을 도핑하고, 상기 셀 영역과 로직 영역의 게이트 폴리층 및 게이트 산화막을 선택적으로 식각하여, 게이트 및 커패시터 전극을 형성하는 단계;상기 결과물에 대해 LDD 이온 주입 공정을 진행하여, 액티브에 LDD 영역을 형성하고, 감광막을 이용한 사진 식각술을 통하여 셀 영역만을 선택적으로 상기 감광막으로 매립시키는 단계;상기 결과물에 대해 As이온을 사용한 고농도 이온 주입 공정을 진행함으로써, 상기 감광막에 의해 개방된 로직 영역에만 소오스/드레인 영역을 형성하는 단계;상기 감광막을 제거하고, 노출된 기판 표면에 에피택셜 성장으로 플러그 형태의 콘택 패드를 형성하는 단계; 및상기 콘택 패드에 대해 인을 사용한 이온 주입 공정을 진행한 후, 열처리함으로써, 상기 콘택 패드에 주입된 이온이 인접한 액티브 영역으로 확산되도록 하는 단계를 포함하여 구성됨을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 에피택셜 성장을 통해 형성되는 콘택 패드의 높이는 트랜지스터 게이트 두께의 1/2 ~ 1/3로 됨을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0083694A KR100460270B1 (ko) | 2002-12-24 | 2002-12-24 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0083694A KR100460270B1 (ko) | 2002-12-24 | 2002-12-24 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040056953A true KR20040056953A (ko) | 2004-07-01 |
| KR100460270B1 KR100460270B1 (ko) | 2004-12-08 |
Family
ID=37349580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0083694A KR100460270B1 (ko) | 2002-12-24 | 2002-12-24 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100460270B1 (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100717771B1 (ko) * | 2006-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
| KR100811424B1 (ko) * | 2005-11-18 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR101051684B1 (ko) * | 2008-12-02 | 2011-07-25 | 매그나칩 반도체 유한회사 | 정전기 방전 보호소자 및 그 제조방법 |
| US8698147B2 (en) | 2010-10-28 | 2014-04-15 | Samsung Display Co., Ltd. | Organic light emitting display device comprising a metal diffusion medium layer and method of manufacturing the same |
| US9506194B2 (en) | 2012-09-04 | 2016-11-29 | Ocv Intellectual Capital, Llc | Dispersion of carbon enhanced reinforcement fibers in aqueous or non-aqueous media |
| CN111211121A (zh) * | 2018-11-21 | 2020-05-29 | 长鑫存储技术有限公司 | 半导体器件的制作方法与半导体器件 |
-
2002
- 2002-12-24 KR KR10-2002-0083694A patent/KR100460270B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811424B1 (ko) * | 2005-11-18 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100717771B1 (ko) * | 2006-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
| KR101051684B1 (ko) * | 2008-12-02 | 2011-07-25 | 매그나칩 반도체 유한회사 | 정전기 방전 보호소자 및 그 제조방법 |
| US8698147B2 (en) | 2010-10-28 | 2014-04-15 | Samsung Display Co., Ltd. | Organic light emitting display device comprising a metal diffusion medium layer and method of manufacturing the same |
| US9506194B2 (en) | 2012-09-04 | 2016-11-29 | Ocv Intellectual Capital, Llc | Dispersion of carbon enhanced reinforcement fibers in aqueous or non-aqueous media |
| CN111211121A (zh) * | 2018-11-21 | 2020-05-29 | 长鑫存储技术有限公司 | 半导体器件的制作方法与半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100460270B1 (ko) | 2004-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010063781A (ko) | 반도체소자의 제조방법 | |
| KR100334979B1 (ko) | 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성 | |
| KR100460270B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100649821B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| KR100341182B1 (ko) | 반도체소자의 모스 트랜지스터 형성방법 | |
| KR100408000B1 (ko) | 반도체 소자 형성 방법 | |
| KR100671633B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20040059738A (ko) | 반도체 소자의 모스형 트랜지스터 제조 방법 | |
| KR100265370B1 (ko) | 디램제조방법 | |
| KR20080029266A (ko) | 반도체 소자의 제조방법 | |
| KR100521447B1 (ko) | 반도체 소자의 금속 전극 구조 및 그 형성 방법 | |
| KR100341588B1 (ko) | 실리사이드층의 저항 및 누설전류 감소를 위한 반도체소자 제조 방법 | |
| KR20020017419A (ko) | 반도체 소자의 제조방법 | |
| KR20000004527A (ko) | 반도체소자의 콘택 형성방법 | |
| KR100340884B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR100463956B1 (ko) | 반도체 소자의 트랜지스터 형성 방법 | |
| KR100687849B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR20040003948A (ko) | 반도체소자의 ｍｏｓ 트랜지스터 제조방법 | |
| KR20010002838A (ko) | 반도체 소자의 제조방법 | |
| KR20020058486A (ko) | 반도체 소자의 제조 방법 | |
| KR20040029588A (ko) | 반도체소자의 제조방법 | |
| KR20010081746A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR20030008332A (ko) | 반도체 소자의 제조 방법 | |
| KR20020051504A (ko) | 반도체소자의 콘택 형성 방법 | |
| KR20040059489A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |