KR100717771B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 SPE 또는 SEG보다 양산성을 확보하면서 반도체 소자의 콘택저항을 감소시키기 위한 반도체 소자의 콘택 형성방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 콘택홀을 형성하는 단계, 상기 콘택홀의 바닥부에 실리콘층을 형성하는 단계, 이온주입을 실시하여 상기 반도체 기판의 일부를 비정질화시키는 단계, 열처리하여 상기 비정질화된 반도체 기판의 일부 및 실리콘층을 에피택셜성장시키는 단계, 상기 에피택셜성장된 실리콘층 상에 금속실리사이드와 금속막을 형성하는 단계를 포함하고, 상기한 본 발명은 SPE 또는 SEG보다 양산성을 확보하면서 반도체 소자의 콘택저항 감소, 신뢰성 및 수율 향상에 효과가 있다.
에피택셜실리콘, 콘택저항, 폴리실리콘, 고상에피택시, 단결정실리콘층

Description

반도체 소자의 콘택 형성방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}
도 1a와 도 1b는 에피택시 성장을 나타내는 TEM사진,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예를 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 폴리실리콘전극
13 : 금속전극 14 : 게이트하드마스크
15 : 측벽보호막 16 : 콘택홀
17 : 비정질실리콘층 17A : 단결정실리콘층
18A : 금속실리사이드 19 : 확산방지층
20 : 금속막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 형성방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라 디램(DRAM)의 경우 셀 트랜지스터 내의 콘택 영역도 영향을 받아 콘택면적이 감소하고 있다. 이로 인해, 콘택저항(Contact Resistance)의 증가 및 동작전류(Drive Current)의 감소 현상이 나타나고 있고, 이로 인해 반도체 소자의 tWR(Write Recovery Time)불량 등과 같은 소자 열화(Degradation)현상이 나타나고 있다.
현재 반도체 소자의 콘택물질로는 폴리실리콘을 사용하고 있는데, 콘택저항을 낮추고 동작전류를 향상시키고자 실리콘 기판 정션 부분의 도펀트 농도를 높이거나, 폴리실리콘 내의 도펀트인 인(Phosphorus)의 농도를 높이는 방법이 사용되고 있다. 그러나, 위와 같은 방법은 오히려 소자의 리프레쉬(tREF, Refresh, Data Retention Time) 특성을 저하시키는 경향이 있다. 또한, 폴리실리콘을 증착시 대기압 하에서 퍼니스에 로딩(loading) 될 때 존재하는 산소농도(대략 수십 ppm)에 의해 폴리실리콘과 실리콘기판 사이에 계면에 미세산화막이 형성되고, 미세산화막에 의해 소자의 콘택저항이 더욱 증가된다.
상기한 문제점을 극복하고 소자의 콘택저항을 낮출 뿐만 아니라 소자특성을 향상시키고자 에피택셜실리콘(epitaxial-Si)을 이용하는 방법이 제안되고 있다. 그 중에서도 SEG(Selective Epitaxial Growth)가 국내외적으로 활발히 연구개발되고 있지만, SEG의 경우 850℃의 고온공정이므로 바도체 소자의 셀/접 합(Cell/Junction)특성을 매우 열화시키기 때문에 저온에서 SEG를 형성하는 방법의 개발에 많은 노력을 기울이고 있다.
그러나, 기존 반도체 소자 제조공정에 그대로 적용하면서 저온증착이 가능하고 저농도의 도핑 농도로도 충분히 폴리실리콘의 문제점을 극복할 수 있는 것으로 고상에피택시(Solid Phase Epitasy, SPE)공정이 있다.
도 1a와 도 1b는 에피택시 성장을 나타내는 TEM사진이다.
도 1a에 도시된 바와 같이, 콘택홀의 바닥부에 비정질실리콘(amorphous-Silicon, 100)을 형성한다. 여기서, 비정질실리콘(100)은 SiH4/PH3가스를 사용하여 500℃∼650℃의 온도에서 1.5E19atoms/㎤∼1.5E20atoms/㎤의 비교적 낮은 인이 도핑된 비정질실리콘으로 형성한다.
도 1b에 도시된 바와 같이, 비정질실리콘에 열공정을 실시하여 기판 계면에서부터 콘택상부영역으로 에피택시성장(200)시킨다. 여기서, 열공정은 550℃∼650℃의 비교적 저온에서 질소분위기로 30분∼10시간동안 진행한다.
위와 같이, 종래 기술은 콘택 내부에 비정질실리콘을 형성한 후 열공정을 통해 에피택시성장시켜 저온증착과 저농도의 도핑농도로도 충분히 폴리실리콘으로 콘택을 형성할 때 보다 콘택저항을 낮출 수 있다.
그러나, 종래 기술은 소자가 더욱 초고집적화 됨에 따라 에피택셜실리콘도 물질자체의 비저항측면에서 한계가 있기 때문에, 에피택셜실리콘에 인(Ph)을 1E20atoms/㎤이상으로 도핑하더라도 약 1.4mΩ-㎝정도의 비저항 값을 갖고 이보다 더 낮추기는 어렵다.
또한, 폴리실리콘보다 저항은 낮지만 싱글형(Single type) CVD장비에서 형성시키기 때문에 양산성(Thruput)이 떨어지는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SPE 또는 SEG보다 양산성을 확보하면서 반도체 소자의 콘택저항을 감소시키기 위한 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 콘택 형성방법은 반도체 기판 상부에 콘택홀을 형성하는 단계, 상기 콘택홀의 바닥부에 실리콘층을 형성하는 단계, 이온주입을 실시하여 상기 반도체 기판의 일부를 비정질화시키는 단계, 열처리하여 상기 비정질화된 반도체 기판의 일부 및 실리콘층을 에피택셜성장시키는 단계, 상기 에피택셜성장된 실리콘층 상에 금속실리사이드와 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트패턴을 형성한다. 여기서, 반도체 기판(11)은 소자분리막과 웰(well)을 포함하고, 게이트패턴은 폴리실리콘전극(12), 금속전극(13)과 게이트하드마스크(14)가 순차로 적층된 구조로 형성하되, 특히 금속전극(13)은 텅스텐 또는 텅스텐실리사이드로 형성한다.
이어서, 게이트패턴의 측벽에 측벽보호막(15)을 형성한다. 여기서, 측벽보호막(15)은 게이트패턴의 측벽을 보호하기 위한 것으로, 예컨대 질화막으로 형성한다.
이어서, 게이트패턴 사이의 반도체 기판(11)에 소스/드레인 및 정션 이온주입을 실시한다. 여기서, 소스/드레인영역은 바람직하게 N형 불순물이 도핑되고, N형 불순물로는 인(Ph) 또는 비소(As)를 사용한다.
이어서, 게이트패턴 사이를 모두 채울때까지 층간절연막을 형성하고, 마스크공정을 실시하여 랜딩플러그콘택홀(16)을 형성한다.
이어서, 랜딩플러그콘택홀(16)에 전처리(Pretreatment)공정을 실시한다. 여기서, 전처리공정은 건식 또는 습식세정으로 실시한다. 건식세정은 수소 또는 수소/질소의 혼합가스가 사용된 플라즈마공정 또는 저온열공정으로 실시하되, 건식세정은 300℃∼750℃의 온도에서 실시한다. 또한, 습식세정은 상온(20℃)∼150℃의 온도에서 불산(HF)을 사용하여 실시한다.
이어서, 랜딩플러그콘택홀(16)을 포함하는 전면에 비정질실리콘층(17)을 형 성한다. 여기서, 비정질실리콘층(17)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plsma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 구성된 그룹 중에서 어느 하나의 장비에서 450℃∼600℃의 온도로 형성한다. 또한, 비정질실리콘층(17)은 100Å∼300Å의 두께로 형성하고, 비정질실리콘층(17) 증착시에 불순물을 5E19atoms/㎤∼1E21atoms/㎤의 농도로 인시튜로 도핑시켜 형성한다.
위와 같이, 비정질실리콘층(17)을 형성할 때 반도체 기판(11)과 비정질실리콘층(17) 사이에 자연산화막 수준의 미세산화막(도시생략)이 형성된다. 이러한 미세산화막은 콘택저항을 증가시키는 원인이 된다.
도 2b에 도시된 바와 같이, 랜딩플러그콘택홀(16) 바닥부에 형성된 비정질실리콘층(17)의 미세산화막을 향해서 이온주입을 실시한다. 여기서, 이온주입은 3keV∼50keV의 적은 에너지, 1.0E14atoms/㎠∼1.0E16atoms/㎠의 높은 도즈로 실리콘, 인(Phosphorus) 또는 비소(Asenic) 중에서 선택된 어느 하나로 실시한다.
위와 같이, 이온주입을 실시함으로써 비정질실리콘층(17)과 반도체 기판(11) 사이에 형성된 연속된 미세산화막이 큰 어택을 받아 끊어지고, 높은 도즈로 이온주입을 받은 부분 즉, 반도체 기판의 일부분(11A)은 비정질화된다.
도 2c에 도시된 바와 같이, 열처리를 실시하여 비정질화된 반도체 기판의 일부분(11A)과 비정질실리콘층(17)을 단결정실리콘층(17A)로 에피택셜성장시킨다. 여기서, 열처리는 400℃∼700℃의 저온에서 실시한다.
위와 같이, 도 2a에서 비정질실리콘층(17)을 형성하고, 반도체 기판의 일부분(11A)에 이온주입을 실시하여 비정질화시킨 후, 열처리를 실시하여 계면특성이 우수한 단결정실리콘층(17A)으로 성장시킴으로써, 기존 폴리실리콘보다 적어도 20％이상으로 콘택저항이 낮아진다. 또한, 비정질실리콘층(17)을 배츠형 퍼니스(batch type Furnace)에서 화학기상증착법(CVD)로 형성한 후 후속공정에 의해 단결정실리콘층(17A)으로 성장시키기 때문에, 싱글형 CVD에서 단결정실리콘층을 형성하는 것보다 양산성을 확보할 수 있다.
도 2d에 도시된 바와 같이, 단결정실리콘층(17A)을 포함하는 전면에 금속층(18), 확산방지막(19)을 형성하고, 랜딩플러그콘택홀(16)을 모두 채울때까지 금속막(20)을 형성한다.
여기서, 금속층(18)은 후속 열공정으로 단결정실리콘층(17A) 및 비정질실리콘층(17)과 실리사이드를 형성하기 위한 것으로, 티타늄(Ti), 코발트(Co), 니켈(Ni) 및 몰리브덴(Mo)으로 구성된 그룹 중에서 선택된 어느 하나로 형성하다. 또한, 확산방지막(19)은 금속질화막으로 형성하되, 예컨대 티타늄질화막(TiN) 또는 텅스텐질화막(WN)으로 형성한다. 그리고, 금속막(20)은 자체 비저항이 매우 낮은 금속으로 형성하되, 바람직하게는 비저항이 20인 텅스텐(Ｗ)으로 형성한다.
금속층(18), 확산방지막(19)과 금속막(20)을 형성하기 전에 건식 또는 습식세정으로 전처리공정을 실시할 수 있다.
도 2e에 도시된 바와 같이, 금속막(20)까지 모두 형성된 전체구조에 열처리를 실시하여 금속층(18)을 금속실리사이드(18A)로 바꾼다. 즉, 열처리를 통해 금속 층(18)과 실리콘이 반응하여 금속실리사이드(18A)가 형성된다.
여기서, 금속실리사이드는 비저항값이 10μΩ㎝∼30μΩ㎝을 갖기 때문에 콘택저항을 더 낮출 수 있다.
도 2f에 도시된 바와 같이, 평탄화를 실시하여 랜딩플러그콘택을 형성한다. 여기서, 평탄화는 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 실시한다.
따라서, 랜딩플러그콘택은 랜딩플러그콘택홀의 바닥부부터 단결정실리콘층(17A), 금속실리사이드(18B), 확산방지막(19A)과 금속막(20A)이 적층된 구조로 형성된다. 여기서, 단결정실리콘층(17A)은 폴리실리콘보다 비저항이 적어도 20％이상 낮고, 금속실리사이드(18B)는 비저항 값이 10μΩ㎝∼30μΩ㎝을 갖는다. 또한, 비저항값이 20μΩ㎝인 텅스텐으로 금속막(20A)을 형성함으로써 종래의 폴리실리콘층 또는 에피택셜실리콘을 단독으로 랜딩플러그콘택을 형성한 구조보다 콘택저항을 낮출 수 있다.
상기한 본 발명은, 비정질실리콘층(17)을 형성한 후, 이온주입을 통해 반도체 기판의 일부분(11A)을 비정질화시키고, 열처리를 통해 반도체 기판의 일부분(11A)과 비정질실리콘층(17)을 비저항이 낮은 단결정실리콘층(17A)을 성장시키고, 단결정실리콘층(17A) 상에 금속실리사이드(18B), 확산방지막(19A)과 금속막(20A)을 형성함으로써 콘택저항을 확보하고, SPE 또는 SEG보다 양산성을 확보하면서 소자의 신뢰성 또는 수율을 향상시킬 수 있는 장점이 있다.
또한, 본 발명은 게이트패턴을 실시예로 설명하였지만 콘택플러그를 사용하는 모든 구조에 적용가능하고, 셀영역 또는 주변영역에도 모두 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 SPE 또는 SEG보다 양산성을 확보하면서 반도체 소자의 콘택저항 감소, 신뢰성 및 수율 향상에 효과가 있다.

Claims (18)

  1. 반도체 기판 상부에 콘택홀을 형성하는 단계;
    상기 콘택홀의 바닥부에 실리콘층을 형성하는 단계;
    이온주입을 실시하여 상기 반도체 기판의 일부를 비정질화시키는 단계;
    열처리하여 상기 비정질화된 반도체 기판의 일부 및 실리콘층을 에피택셜성장시키는 단계; 및
    상기 에피택셜성장된 실리콘층 상에 금속실리사이드와 금속막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 이온주입은,
    실리콘, 인 또는 비소 중에서 선택된 어느 하나의 도펀트를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 이온주입은,
    3keV∼50keV의 에너지로 1.0E14atoms/㎠∼1.0E16atoms/㎠의 도즈로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 에피택셜성장시키는 단계는,
    400℃∼700℃의 저온에서 열처리를 실시하는 단계를 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 실리콘층은 비정질실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 실리콘층은 LPCVD, VLPCVD, PE-CVD, UHVCVD, RTCVD, APCVD 및 MBE의 그룹 중에서 선택된 어느 하나의 장비에서 450℃∼600℃의 온도로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 실리콘층 증착시 불순물을 5E19atoms/㎠∼1E21atoms/㎠의 농도로 인시튜 도핑시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 실리콘층은 100Å∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 금속실리사이드와 금속막을 형성하는 단계는,
    상기 에피택셜성장된 실리콘층 상에 금속층, 배리어막과 금속막을 차례로 형성하는 단계; 및
    열처리를 실시하여 상기 금속층과 실리콘층의 일부를 반응시켜 금속실리사이드를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 금속층은 티타늄(Ti), 코발트(Co), 니켈(Ni) 또는 몰리브덴(Mo) 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 배리어막은 금속질화막으로 형성하되, 텅스텐질화막 또는 티타늄질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제9항에 있어서,
    상기 금속막은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제1항에 있어서,
    상기 금속실리사이드와 금속막을 형성하기 전에,
    전처리공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 전처리공정은 습식 또는 건식세정을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제1항에 있어서,
    상기 실리콘층을 형성하기 전에,
    전처리공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 전처리공정은 건식 또는 습식세정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 건식세정은 수소 또는 수소/질소의 혼합가스로 300℃∼750℃의 플라즈마공정 또는 열공정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 습식세정은 상온(20℃)∼150℃의 온도에서 불산으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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