TWI387011B - 金氧半導體元件的形成方法與其結構 - Google Patents

金氧半導體元件的形成方法與其結構 Download PDF

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金氧半導體元件的形成方法與其結構
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種可改善半導體元件性能的製程及其結構。
金氧半導體(MOS)電晶體除了具備閘氧化層以及閘極結構之外，在閘極結構兩旁的基底中更包括具備有電性與矽基底相反的半導體區，其稱為源極/汲極。在超大型積體電路(VLSI)的領域裡，金氧半導體元件的應用相當廣泛，舉凡邏輯電路以及記憶體元件等等，金氧半導體元件都是不可或缺的一種半導體元件。
隨著通訊等電子設備發展技術的突飛猛進，電晶體的運作速度勢必越趨快速。然而，因為受限於電子與電洞在矽中的移動速度，電晶體的應用範圍亦受到限制。
習知技術已提出利用矽化鍺(SiGe)磊晶等材料做為電晶體源極/汲極區的主要組成。與矽的材料特性相比較，由於鍺具有較大的原子體積，可施予通道一壓縮應力，因此以矽化鍺形成源極/汲極區可增加電洞的遷移率(mobility)，進而提升元件的效能。
目前電晶體製造流程中常常應用選擇性磊晶成長製程來形成矽化鍺層，然而，此種方式仍有些許問題存在，包括形成矽化鍺層之後，後續針對源極/汲極區所進行之離子植入等步驟，常會削弱矽化鍺層之應力，而使得電晶體的功效大為降低。
本發明的目的就是在提供一種金氧半導體元件的形成方法，以避免硼原子之通道效應(channeling effects)，並減緩離子植入時可能對於矽化鍺層所造成之損傷。
本發明的另一目的就是在提供一種半導體元件，其金屬矽化物層會高於基底表面，而減少金屬矽化物之拉伸應力抵銷矽化鍺層壓縮應力的可能性，而強化元件性能。
本發明提出一種金氧半導體元件的形成方法，該方法包括形成至少一隔離結構與一閘極結構於所提供一基底之後，於該閘極結構兩側側壁上各形成一第一間隙壁，且於該閘極結構兩側基底中各形成一溝渠。之後，進行選擇性磊晶製程，於該些溝渠中磊晶成長一矽化鍺層並填滿該些溝渠，然後進行選擇性沈積製程，於該矽化鍺層上形成一非晶系矽層。移除該些第一間隙壁後，於該閘極結構兩側側壁上各形成一第二間隙壁，且針對該矽化鍺層來進行一離子植入步驟，而形成源/汲極區。並且於該閘極結構與該頂蓋層上各形成一金屬矽化物層。
依照本發明實施例所述，該非晶系矽層覆蓋整個矽化鍺層上表面。該非晶系矽層之厚度例如約在20-300埃之間。
依照本發明實施例所述，選擇性磊晶製程是同時進行硼摻雜(in-situ boron doping)的選擇性矽化鍺磊晶製程。此外，選擇性磊晶製程與選擇性沈積製程可在同一反應室中原地(in situ)連續進行。或者，選擇性磊晶製程與選擇性沈 積製程是在同一機台但不同反應室中分段團簇式(cluster)進行。
依照本發明實施例所述，其中該矽化鍺層之上表面至少約與該基底表面齊平或略高於該基底表面。
依照本發明實施例所述，該離子植入步驟是植入硼離子或BF2 +離子。而且在該離子步驟之後更可包括進行一回火製程以活化摻雜的離子，而該回火製程包括快速加熱退火製程(RTP)或雷射尖峰退火(laser-spike annealing,LSA)。
依照本發明實施例所述，在形成該些第一間隙壁之前，於該閘極結構兩側基底中各形成一源極/汲極延伸區。或者，在移除該些第一間隙壁後與形成該些第二間隙壁之前，於該閘極結構兩側基底中各形成一源極/汲極延伸區。
本發明提出一種半導體元件，該半導體元件至少包括基底、隔離結構、閘極結構、間隙壁以及源極/汲極區。閘極結構兩側基底具有一對溝渠，而一摻雜的矽化鍺層位於任一溝渠中並填滿該溝渠直至該摻雜的矽化鍺層的上表面至少與該基底表面齊平，而構成一源極/汲極區。而溝渠中摻雜的矽化鍺磊晶層被非晶系矽層所覆蓋，該非晶系矽層為利用選擇性沈積製程所形成之非晶系矽層。該半導體元件更包括一金屬矽化物層，分位於該非晶系矽層表面上與該閘極結構之上。該半導體元件更包括一源極/汲極延伸區位於該源極/汲極區與該閘極結構之間的該基底中
依照本發明的較佳實施例所述之半導體元件，該非晶系矽層之厚度約在20-300埃之間。該半導體元件更包括一 未摻雜的矽化鍺層，位於該溝渠與該摻雜的矽化鍺層之間，而為該源極/汲極區之一部分。
依照本發明的較佳實施例所述之半導體元件，其中該金屬矽化物層之材質是選自矽化鎳、矽化鎳鉑、前述金屬之合金或其混合。依照本發明的較佳實施例所述之半導體元件，其中該間隙壁結構是一雙重間隙壁結構。
本發明於源極/汲極區的矽化鍺磊晶層上還形成有非晶系矽層，則源/汲極區的上表面會略高於基底表面，而托高後續形成的金屬矽化物層，是故，可減少金屬矽化物所具拉伸應力抵銷矽化鍺層壓縮應力的可能性，而強化元件性能。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖1A至圖1F是依照本發明實施例所繪示之半導體元件形成方法的流程剖面示意圖。
首先，請參照圖1A，提供一基底100，此基底100例如是單晶矽基底。在基底100中形成溝渠104a，並在溝渠104a中形成隔離結構104，以定義出主動區101。隔離結構104之材質例如是絕緣材料，例如是氧化矽，形成的方法例如是化學氣相沈積法。
接著於主動區域101內的基底100上形成閘極結構106。閘極結構106是由閘介電層108與導體層110所組成。上述，閘極結構106的形成方法例如是先在主動區域 101內的基底100上形成一層介電材料層(未繪示)。介電材料層的材質例如是氧化矽。然後，在介電材料層上形成一層導體材料層(未繪示)，以覆蓋住整個基底100。導體材料層的材質例如是多晶矽或摻雜多晶矽。接著，進行微影製程與蝕刻製程，以圖案化導體材料層與介電材料層，形成導體層110與閘介電層108。之後，再以閘極結構106作為罩幕，進行離子植入製程，以在基底100中形成源極/汲極延伸區102。對P-MOS電晶體元件而言，於源極/汲極延伸區102中所植入之離子例如是硼或BF2 + 離子。
然後，請參照圖1B，於閘極結構106兩側形成間隙壁111。接著，再以閘極結構106配合兩側間隙壁111作為罩幕，而於間隙壁111兩側的基底100中形成溝渠112與114。溝渠的深度例如是約200至1500埃。
以上之實施例，是以先形成源極/汲極延伸區102再形成溝渠112/114來說明之。然而，在實際的應用時，其製程順序可以依照實際的情況加以變化。亦可以是先形成溝渠而於後續製程再形成源極/汲極延伸區。
繼之，請參照圖1C，再進行選擇性磊晶製程，利用含矽氣體源，於溝渠112與114中磊晶成長矽化鍺層120，而回填填滿溝渠112與114。依照本發明之一實施例，選擇性磊晶製程例如是選擇性矽化鍺磊晶製程：在壓力範圍5~50托；溫度範圍在攝氏550度至750度，如攝氏660度之化學氣相沈積反應室中進行。反應室中所通入的反應氣體源包括含矽氣體源(SiH4 、SiH3 Cl或SiH2 Cl2 )、GeH4 與HCl的混合氣體。含矽氣體源的流量例如是介於30至200sccm；GeH4 的流量例如是介於50至250sccm；HCl的流量則例如是介於80至260sccm。
依照本發明之實施例，選擇性矽化鍺磊晶製程所沈積之矽化鍺磊晶層的厚度為填滿整個溝渠112/114，直至矽化鍺磊晶層120之上表面120a至少與基底表面大約齊平。較佳狀況是，矽化鍺磊晶層120之上表面120a約與基底表面齊平；不過，因應製程或性能考量，亦可調整矽化鍺磊晶層的厚度而使矽化鍺磊晶層120之上表面120a略高於基底表面。
對於PMOS電晶體來說，矽化鍺層120是具有壓縮應力(compressive stress)的應變層，在PMOS電晶體中沿著通道方向形成壓縮應力，增加電洞或電子在通道中的移動率，進而增加驅動電流(drive current)以提升元件效能。
此外，若為PMOS之狀況，選擇性磊晶製程可以是例如：同時進行硼摻雜(in-situ boron doping)的選擇性矽化鍺磊晶製程，以直接形成硼摻雜矽化鍺磊晶層。或者是，形成矽化鍺磊晶層後再進行P+ 接合區(Grade)植入，植入例如是硼離子至約接合區深度，而幫助降低阻值。該步驟更可用於同時摻雜多晶矽閘極。
之後，請參照圖1D，進行選擇性沈積製程，利用含矽氣體源，於矽化鍺磊晶層120上表面120a上形成非晶系矽層122。非晶系矽層122覆蓋整個上表面120a而作為頂蓋層(cap layer)。非晶系矽層122的厚度至少不小於20埃， 例如是20至300埃之間。
依照本發明之一實施例，選擇性沈積製程例如是選擇性矽沈積製程：在壓力範圍5~80托；溫度範圍在攝氏650度至1100度，如攝氏800度之化學氣相沈積反應室中進行。反應室中所通入的反應氣體源包括含矽氣體源(SiH4 、SiH3 Cl、SiH2 Cl2 或SiCl4 )與HCl(或氯氣)的混合氣體。含矽氣體源的流量例如是介於50至250sccm，而HCl或氯氣的流量則例如是介於100至300sccm。
依照本發明之內容，選擇性磊晶製程與選擇性沈積製程可以端視產量或製程考量，在同一反應室中原地(in situ)連續進行，或是在同一機台但不同反應室中分段團簇式(cluster)進行。
請參照圖1E，移除間隙壁111，並於閘極結構106的側壁再形成另一間隙壁124。間隙壁124可以是例如：單一間隙壁結構或是雙重間隙壁結構。接著，針對矽化鍺磊晶層120來進行離子植入製程150，以形成源極/汲極區126。對P-MOS電晶體元件而言，於源極/汲極區126中所植入之離子例如是硼或BF2 + 離子。而離子植入製程150條件為例如：硼離子施加能量範圍約1 keV、植入劑量在1×1015 ~5×1015 ；而若是BF2 + 離子施加能量範圍約4 keV、植入劑量在1×1015 ~5×1015 。
之後，更可進行回火製程以活化摻雜的離子，而形成適當的摻質分佈輪廓。而回火製程例如快速加熱退火製程(RTP)或雷射尖峰退火(laser-spike annealing,LSA)。
以上之實施例，是以先形成源極/汲極延伸區再形成溝渠來說明之。然而，在實際的應用時，其製程順序可以依照實際的情況加以變化。例如，在另一實施例中，上述之源極/汲極延伸區是形成在矽化鍺層形成與移除間隙壁111之後，並在形成另一間隙壁124之前。
請參考圖1F，其後，在基底100上形成一層金屬層(未圖示)後，進行回火製程，使金屬層與閘極導體層110以及非晶系矽層122表面的矽反應，接著，選擇性移除未反應的金屬層，而分別在閘極導體層110上以及源極/汲極區的非晶系矽層122上形成金屬矽化物層128與130。金屬層120之材質例如是鎳、鉑、前述金屬之合金或其組合。回火製程可以採用快速熱回火製程。回火的溫度和時間與所選擇的金屬層的材質特性有關。
由於本發明之矽化鍺磊晶層120上覆蓋有一層非晶系矽層122作為頂蓋層(cap layer)，由於植入離子會與非晶系層內無固定排列方式的原子碰撞而散射，所以可以幫助避免硼原子之通道效應(channeling effects)，並可減緩離子植入時可能對於矽化鍺層所造成之損傷。
依照本發明實施例之製程，由於非晶系矽層122作為頂蓋層而覆蓋於矽化鍺磊晶層120之上，並省略形成源極/汲極區常見施行之鍺離子植入或是所謂預非晶系植入(pre-amorphism implantation；PAI)步驟，因此可以避免因為施行鍺離子植入而導致矽化鍺層應力嚴重減弱。
表1是本發明針對半導體元件製程中，以三組晶圓搭 配不同摻雜製程步驟與前後相關製造步驟來進行測試之實驗比較數據，以P型離子植入為例，測試搭配P+ 接合區植入、源/汲極區硼離子(B+ )或BF2 + 植入，或鍺離子非晶系植入(pre-amorphism implantation；PAI)，對於矽化鍺層應力所造成之影響。
請參閱表1，進行鍺離子植入PAI步驟的晶圓# 21具有最低的應力，而證明鍺離子植入PAI步驟確實嚴重減弱矽化鍺層應力；而只進行P+ 型離子植入(BF2 + )的晶圓# 22與進行P+ 接合區與P+ 型離子植入(B+ )的晶圓# 20均仍保有相當高的應力，而可以幫助促進電洞或電子在通道中的移動以提升元件效能。
圖2是依照本發明實施例所繪示之半導體元件的剖面示意圖。半導體元件20包括基底200、主動區201、源極/汲極延伸區202、隔離結構204、閘極結構206、間隙壁208以及源極/汲極區210。隔離結構204位於基底200之中而定義出主動區201；閘極結構206係配置在基底200上，間隙壁208位於閘極結構206兩側之側壁上，而源極/汲極延伸區202係配置在閘極結構206兩側之基底200中。而所謂源極/汲極區210是由矽化鍺磊晶層214填滿整個溝渠212所組成，矽化鍺磊晶層214回填直至矽化鍺磊晶層214之上表面214a至少與基底表面大約齊平。也就是，矽化鍺層上表面214a至少約與基底表面齊平或略高於基底表面。元件20更包括一非晶系矽層216位於矽化鍺磊晶層214之上表面214a上，並覆蓋整個矽化鍺層上表面214a。以PMOS電晶體而言，矽化鍺磊晶層214類如是硼摻雜的矽化鍺磊晶層。而介於溝渠212與矽化鍺磊晶層214之間更可包括未摻雜的矽化鍺磊晶層215，強化本案結構以更進一步避免源/汲極區可能的硼離子通道效應。
而根據元件設計需要，元件20更包括分別位於在閘極結構206上表面以及源極/汲極區的非晶系矽層216上表面上的金屬矽化物層218與220。金屬矽化物層218/220之材質例如是矽化鎳、矽化鎳鉑、前述金屬之合金或其混合。
本發明結構中，矽化鍺層上表面214a至少約與基底表面齊平，再加上覆蓋在矽化鍺磊晶層214之上的非晶系矽層216，則源/汲極區的上表面會略高於基底表面。而後續 形成的金屬矽化物層220則會位於非晶系矽層216上表面上而高於基底表面，而有將金屬矽化物層220托高，幫助減少金屬矽化物所具拉伸應力抵銷矽化鍺層壓縮應力的可能性，而間接強化元件性能。
此外，適當的搭配使用非晶系矽層覆蓋於矽化鍺磊晶層上，既可以限制硼離子的通道效應以防止短通道效應，又可以維持矽化鍺磊晶層的應力並減少後續離子植入對於矽化鍺磊晶層之傷害。是故，先前因利用鍺離子植入所導致矽化鍺磊晶層的應力嚴重衰退現象將獲得改善，元件的效能也因此獲得提升。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧元件
100、200‧‧‧基底
101、201‧‧‧主動區
102、202‧‧‧源極/汲極延伸區
104、204‧‧‧隔離結構
104a、112、114、212‧‧‧溝渠
106、206‧‧‧閘極結構
108‧‧‧閘介電層
110‧‧‧導體層
111、124、208‧‧‧間隙壁
126、210‧‧‧源極/汲極區
120、214‧‧‧矽化鍺層
120a‧‧‧上表面
122、216‧‧‧非晶系矽層
128、130、218、220‧‧‧金屬矽化物層
150‧‧‧離子植入製程
215‧‧‧未摻雜矽化鍺層
圖1A至1F是依照本發明實施例所繪示之半導體元件形成方法的流程剖面示意圖。
圖2是依照本發明實施例所繪示之半導體元件的剖面示意圖。
20．．．元件
200．．．基底
201．．．主動區
202．．．源極/汲極延伸區
204．．．隔離結構
212．．．溝渠
206．．．閘極結構
208．．．間隙壁
210．．．源極/汲極區
214．．．矽化鍺層
215．．．未摻雜矽化鍺層
216．．．非晶系矽層
218、220．．．金屬矽化物層

Claims (19)

  1. 一種金氧半導體元件的形成方法，包括：提供一基底，該基底包括至少一隔離結構；定義形成一閘極結構於基底上；於該閘極結構兩側側壁上各形成一第一間隙壁；於該閘極結構兩側基底中各形成一溝渠；進行選擇性磊晶製程，於該些溝渠中磊晶成長一矽化鍺層並填滿該些溝渠；進行選擇性沈積製程，於該矽化鍺層上形成一非晶系矽層；移除該些第一間隙壁；於該閘極結構兩側側壁上各形成一第二間隙壁；針對該矽化鍺層來進行一離子植入步驟，而形成源/汲極區；以及於該閘極結構與該頂蓋層上形成一金屬矽化物層。
  2. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，該非晶系矽層覆蓋整個矽化鍺層上表面。
  3. 如申請專利範圍第2項所述之金氧半導體元件的形成方法，其中該非晶系矽層之厚度約在20-300埃之間。
  4. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中該選擇性磊晶製程是同時進行硼摻雜(in-situ boron doping)的選擇性矽化鍺磊晶製程。
  5. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中該矽化鍺層之上表面至少約與該基底表面齊 平。
  6. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中選擇性磊晶製程與選擇性沈積製程在同一反應室中原地(in situ)連續進行。
  7. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中選擇性磊晶製程與選擇性沈積製程是在同一機台但不同反應室中分段團簇式(cluster)進行。
  8. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中該離子植入步驟是植入硼離子或BF2 +離子。
  9. 如申請專利範圍第8項所述之金氧半導體元件的形成方法，其中在該離子步驟之後更可包括進行一回火製程以活化摻雜的離子，而該回火製程包括快速加熱退火製程(RTP)或雷射尖峰退火(laser-spike annealing,LSA)。
  10. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中更包括在形成該些第一間隙壁之前，於該閘極結構兩側基底中各形成一源極/汲極延伸區。
  11. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中更包括在移除該些第一間隙壁後與形成該些第二間隙壁之前，於該閘極結構兩側基底中各形成一源極/汲極延伸區。
  12. 如申請專利範圍第1項所述之金氧半導體元件的形成方法，其中更包括在選擇性磊晶製程之後，再進行一接合區離子植入步驟。
  13. 一種半導體元件，包括： 一基底，包括至少一隔離結構，其中該隔離結構定義出一主動區；至少一閘極結構位於該主動區之內的該基底上，其中該閘極結構兩側各具有一間隙壁位於其側壁上，而該閘極結構兩側且位於該間隙壁下方的基底內各包括一輕摻雜區，該閘極結構兩側的基底內各包括一溝渠；一摻雜的矽化鍺層位於該溝渠中並填滿該溝渠直至該摻雜的矽化鍺層的上表面至少與該基底表面齊平，而構成一源極/汲極區；一非晶系矽層，位於該溝渠中並延伸覆蓋該摻雜的矽化鍺層的上表面，該非晶系矽層為利用選擇性矽沈積製程所形成之非晶系矽層；以及一金屬矽化物層，位於該非晶系矽層表面上與該閘極結構之上。
  14. 如申請專利範圍第13項所述之半導體元件，其中該非晶系矽層之厚度約在20-300埃之間。
  15. 如申請專利範圍第13項所述之半導體元件，更包括一未摻雜的矽化鍺層，位於該溝渠與該摻雜的矽化鍺層之間，而為該源極/汲極區之一部分。
  16. 如申請專利範圍第13項所述之半導體元件，其中該金屬矽化物層之材質是選自矽化鎳、矽化鎳鉑、前述金屬之合金或其混合。
  17. 如申請專利範圍第13項所述之半導體元件，其中該間隙壁結構是一雙重間隙壁結構。
  18. 如申請專利範圍第13項所述之半導體元件，其中該摻雜的矽化鍺層為利用同時進行硼摻雜(in-situ boron doping)的選擇性矽化鍺磊晶製程所形成之硼摻雜的矽化鍺磊晶層。
  19. 如申請專利範圍第13項所述之半導體元件，其中該摻雜的矽化鍺層之上表面略高於該基底表面。
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