JP7299769B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
特許文献１は、ｐ型半導体基板上にｎ－型エピタキシャル層が形成され、ｎ－型エピタキシャル層がｐ型分離層によって第１の部分および第２の部分に分離された半導体装置を開示している。ｎ－型エピタキシャル層の第１の部分には、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタが形成されている。ｎ－型エピタキシャル層の第２の部分には、ｎｐｎバイポーラトランジスタが形成されている。
ｐ型分離層は、ｐ型下分離層およびｐ型上分離層を有している。ｐ型下分離層は、半導体基板とｎ－型エピタキシャル層のｐｎ接合部から上下方向に拡散されている。ｐ型上分離層は、エピタキシャル層の表面から下方に拡散されており、ｐ型下分離層と重複する下端部を有している。
特開２０１２－２４４０９８号公報
特許文献１のように、半導体層を複数の領域に分離する場合、分離された複数の領域のデバイスは異なる基準電圧に基づいて動作する。特許文献１のｐ型分離層のような領域分離構造は、分離された複数の領域間の漏れ電流を抑制する。
しかし、特許文献１の領域分離構造では、第１の部分のｎ型エピタキシャル層から、ｐ型半導体基板内でｐ型分離層を潜って、第２の部分のｎ型エピタキシャル層に至る漏れ電流経路が存在する。すなわち、寄生のｎｐｎトランジスタが形成されているため、第１の部分、第２の部分およびｐ型半導体基板の間の電位の関係によっては、充分な領域分離性能が得られず、それに応じてデバイス特性が悪化するおそれがある。具体的には、誤動作が生じたり、ノイズが生じたりするおそれがある。
そこで、この発明の一実施形態は、領域分離性能を向上して、デバイス特性の向上に寄与することができる半導体装置を提供する。
この発明の一実施形態は、第１導電型の半導体基板と、前記半導体基板の上に形成され、前記半導体基板の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する第１導電型の第１半導体層と、前記第１半導体層の上に形成された第２導電型の第２半導体層と、前記第２半導体層に形成され、第１基準電圧を基準に動作する第１デバイス領域と、前記第１デバイス領域から間隔を空けて前記第２半導体層に形成され、前記第１基準電圧とは異なる第２基準電圧を基準に動作する第２デバイス領域と、前記第１デバイス領域および前記第２デバイス領域の間に介在し、前記第２半導体層の表面から前記第１半導体層に至る領域に形成され、前記第１デバイス領域および前記第２デバイス領域を電気的に分離する領域分離構造と、を含む、半導体装置を提供する。
この構成によれば、第２導電型の第２半導体層に形成された第１デバイス領域と第２デバイス領域とは、領域分離構造によって電気的に分離されており、異なる基準電圧を基準に動作する。領域分離構造は、第２半導体層の表面から第１導電型の第１半導体層に至る領域に形成されている。第１半導体層は、比較的高い第１導電型不純物濃度を有している。そのため、領域分離構造を潜って第１および第２デバイス領域間を跨ぐ電流経路には高い第１導電型不純物濃度の第１半導体層が介在している。したがって、第２半導体層から第１半導体層に入ったキャリヤは、第１半導体層内での再結合によって消失するので、デバイス領域間での漏れ電流を確実に抑制または防止できる。これにより、領域分離性能を向上でき、それに応じて、各領域のデバイス特性を向上することができる。
図１は、この発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、第１の実施形態に係る半導体装置の断面図であり、図１のII－II線における断面構造を示す。 図３は、領域分離構造を拡大して示す部分拡大断面図である。 図４Ａは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｂは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｃは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｄは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｅは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｆは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｇは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｈは、前記半導体装置の製造工程を説明するための断面図である。 図４Ｉは、前記半導体装置の製造工程を説明するための断面図である。 図５は、この発明の第２の実施形態に係る半導体装置の領域分離構造の構成を示す拡大断面図である。 図６は、この発明の第３の実施形態に係る半導体装置の領域分離構造の構成を示す拡大断面図である。 図７は、この発明の第４の実施形態に係る半導体装置の領域分離構造の構成を示す拡大断面図である。 図８は、比較例の構造を示す断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置１００の模式的な平面図であり、半導体基板５上の領域分離構造８の配置を示す。半導体装置１００は、半導体基板５上で区画された第１デバイス領域Ｒ１と、第２デバイス領域Ｒ２とを有している。第１デバイス領域Ｒ１と第２デバイス領域Ｒ２とは、領域分離構造８によって区画されている。より詳細には、領域分離構造８は、第１デバイス領域Ｒ１および第２デバイス領域Ｒ２を取り囲む環状部分８Ａと、環状部分８Ａの内部を第１デバイス領域Ｒ１と第２デバイス領域Ｒ２とに区切る境界部分８Ｂとを含む。この実施形態では、第１デバイス領域Ｒ１および第２デバイス領域Ｒ２は、それぞれ矩形状の領域である。それに応じて、領域分離構造８は、第１デバイス領域Ｒ１を矩形状に取り囲んでおり、かつ第２デバイス領域Ｒ２を矩形状に取り囲んでいる。
第１デバイス領域Ｒ１は、第１基準電圧を基準に動作する領域である。第２デバイス領域Ｒ２は、第１基準電圧とは異なる第２基準電圧を基準に動作する領域である。第１基準電圧は、たとえば１Ｖ以上１０Ｖ以下である。第２基準電圧は、この実施形態では、第１基準電圧よりも高い。第２基準電圧は、たとえば、１０Ｖ以上１００Ｖ以下である。このように、半導体装置１００は、基準電圧（動作電圧）の異なる複数のデバイス領域Ｒ１，Ｒ２を同じ半導体基板５上に共通に搭載（混載）した装置である。基準電圧（動作電圧）の異なる３つ以上のデバイス領域が半導体基板５上に設けられ、領域分離構造８によって分離されていてもよい。
図２は、半導体装置１００の断面図であり、図１のII－II線における断面構造を示す。半導体装置１００は、ｐ－型（第１導電型の一例）の半導体基板５を有している。半導体基板５は、この実施形態では、シリコン基板である。半導体基板５のｐ型不純物濃度（第１導電型不純物濃度）は、たとえば、1E+15ｃｍ－３～1E+16ｃｍ－３である。このｐ型不純物濃度は、1E+15ｃｍ－３以上２E+15ｃｍ－３未満、２E+15ｃｍ－３以上３E+15ｃｍ－３未満、３E+15ｃｍ－３以上４E+15ｃｍ－３未満、４E+15ｃｍ－３以上５E+15ｃｍ－３未満、５E+15ｃｍ－３以上６E+15ｃｍ－３未満、６E+15ｃｍ－３以上７E+15ｃｍ－３未満、７E+15ｃｍ－３以上８E+15ｃｍ－３未満、８E+15ｃｍ－３以上９E+15ｃｍ－３未満、９E+15ｃｍ－３以上1E+16ｃｍ－３以下のうちの一つ以上を含む範囲であってもよい。
半導体基板５上に、半導体基板５よりもｐ型不純物濃度の高いｐ＋型の第１半導体層１が形成されている。第１半導体層１は、この実施形態では、半導体基板５の表面から結晶成長させたｐ＋型のエピタキシャル層である。第１半導体層１の層厚は、たとえば、4μｍ～8μｍである。第１半導体層１の層厚は、４μｍ以上４．５μｍ未満、４．５μｍ以上５μｍ未満、５μｍ以上５．５μｍ未満、５．５μｍ以上６μｍ未満、６μｍ以上６．５μｍ未満、６．５μｍ以上７μｍ未満、７μｍ以上７．５μｍ未満、７．５μｍ以上８μｍ以下のうちの一つ以上を含む範囲であってもよい。第１半導体層１のｐ型不純物濃度（第１導電型不純物濃度）は、たとえば、1E+18ｃｍ－３～1E+20ｃｍ－３である。このｐ型不純物濃度は、1E+18ｃｍ－３以上２E+18ｃｍ－３未満、２E+18ｃｍ－３以上４E+18ｃｍ－３未満、４E+18ｃｍ－３以上６E+18ｃｍ－３未満、６E+18ｃｍ－３以上８E+18ｃｍ－３未満、８E+18ｃｍ－３以上１E+19ｃｍ－３未満、1E+19ｃｍ－３以上２E+19ｃｍ－３未満、２E+19ｃｍ－３以上４E+19ｃｍ－３未満、４E+19ｃｍ－３以上６E+19ｃｍ－３未満、６E+19ｃｍ－３以上８E+19ｃｍ－３未満、８E+19ｃｍ－３以上1E+20ｃｍ－３以下のうちの一つ以上を含む範囲であってもよい。
第１半導体層１の上に、ｎ型（第２導電型の一例）の第２半導体層２が配置されている。第１半導体層１と第２半導体層２との間に、ｐ－型の第３半導体層３が配置されている。
第３半導体層３は、第１半導体層１よりもｐ型不純物濃度の低い半導体層である。この実施形態では、第３半導体層３は、第１半導体層１の表面から結晶成長させたｐ－型のエピタキシャル層である。第３半導体層３の層厚は、たとえば、6μｍ～13μｍである。第３半導体層３の層厚は、６μｍ以上７μｍ未満、７μｍ以上８μｍ未満、８μｍ以上９μｍ未満、９μｍ以上１０μｍ未満、１０μｍ以上１１μｍ未満、１１μｍ以上１２μｍ未満、１２μｍ以上１３μｍ以下のうちの一つ以上を含む範囲であってもよい。第３半導体層３のｐ型不純物濃度（第１導電型不純物濃度）は、たとえば、1E+15ｃｍ－３～1E+16ｃｍ－３である。このｐ型不純物濃度は、1E+15ｃｍ－３以上２E+15ｃｍ－３未満、２E+15ｃｍ－３以上４E+15ｃｍ－３未満、４E+15ｃｍ－３以上６E+15ｃｍ－３未満、６E+15ｃｍ－３以上８E+15ｃｍ－３未満、８E+15ｃｍ－３以上1E+16ｃｍ－３以下のうちの一つ以上を含む範囲であってもよい。
第２半導体層２は、この実施形態では、第３半導体層３の表面から結晶させたｎ型のエピタキシャル層である。第２半導体層２の層厚は、たとえば、6μｍ～13μｍである。第２半導体層のｎ型不純物濃度（第２導電型不純物濃度）は、たとえば、1E+15ｃｍ－３～1E+16ｃｍ－３である。
領域分離構造８（図１の境界部分８Ｂ）は、第１デバイス領域Ｒ１と第２デバイス領域Ｒ２との間に配置されており、これらのデバイス領域Ｒ１，Ｒ２を電気的に分離している。
第１デバイス領域Ｒ１には、ｎ＋型の埋込み層４１が形成されている。埋込み層４１は、第２半導体層２と第３半導体層３との境界を跨ぐように形成されている。埋込み層４１の層厚は、たとえば、3μｍ～6μｍである。埋込み層４１のｎ型不純物濃度（第２導電型不純物濃度）は、たとえば、1E+18ｃｍ－３～1E+19ｃｍ－３である。
第１デバイス領域Ｒ１には、ｎチャンネル型ＭＩＳ(Metal-Insulator-Semiconductor)トランジスタ１０ｎ（以下、「ｎＭＩＳトランジスタ１０ｎ」という。）と、ｐチャンネル型ＭＩＳトランジスタ１０ｐ（以下、「ｐＭＩＳトランジスタ１０ｐ」という。）とが形成されている。すなわち、第１デバイス領域Ｒ１には、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）構造が形成されている。ｎＭＩＳトランジスタ１０ｎおよびｐＭＩＳトランジスタ１０ｐは、この実施形態では、いずれもプレーナ型のＭＩＳ型ＦＥＴ（電界効果型トランジスタ）である。ｎＭＩＳトランジスタ１０ｎおよびｐＭＩＳトランジスタ１０ｐは、たとえば耐圧１Ｖ以上１０Ｖ以下（より具体的な例では１Ｖ以上５Ｖ以下、または３Ｖ以上１０Ｖ未満）の低耐圧型である。
ｎＭＩＳトランジスタ１０ｎは、第２半導体層２に形成されたｐ型ウェル１１を含む。ｐ型ウェル１１の表層部には、チャネル領域１１ｃを挟んでｎ＋型のソース領域１２ｓおよびドレイン領域１２ｄが形成されている。ソース領域１２ｓおよびドレイン領域１２ｄのチャネル領域１１ｃ側の端部は、その深さが浅く、かつ不純物濃度が低くされている。それにより、短チャネル効果を抑制するＬＤＤ（Lightly Doped Drain）構造が形成されている。チャネル領域１１ｃ上には、ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、酸化シリコン膜からなっていてもよい。ゲート絶縁膜１３は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。ゲート絶縁膜１３上には、ゲート電極１４ｎが形成されている。ゲート電極１４ｎは、不純物（たとえば燐またはヒ素）を添加して導電化したドープトポリシリコンからなる導体膜である。ゲート電極１４ｎの周囲には、サイドウォール１８が形成されており、このサイドウォール１８によって、ゲート電極１４ｎの側面が取り囲まれて覆われている。サイドウォール１８は、たとえばＳｉＮからなる。
ｐＭＩＳトランジスタ１０ｐは、第２半導体層２に形成されたｎ型ウェル１５を含む。ｎ型ウェル１５の表層部には、チャネル領域１５ｃを挟んでｐ＋型のソース領域１６ｓおよびドレイン領域１６ｄが形成されている。ソース領域１６ｓおよびドレイン領域１６ｄのチャネル領域１５ｃ側の端部は、その深さが浅く、かつ不純物濃度が低くされている。それにより、短チャネル効果を抑制するＬＤＤ構造が形成されている。チャネル領域１５ｃ上には、ゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、酸化シリコン膜からなっていてもよい。ゲート絶縁膜１７は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。ゲート絶縁膜１７上には、ゲート電極１４ｐが形成されている。ゲート電極１４ｐは、不純物（たとえば燐またはヒ素）を添加して導電化したドープトポリシリコンからなる導体膜である。ゲート電極１４ｐの周囲には、サイドウォール１８が形成されており、このサイドウォール１８によって、ゲート電極１４ｐの側面が取り囲まれて覆われている。サイドウォール１８は、たとえばＳｉＮからなる。
ｐ型ウェル１１およびｎ型ウェル１５は、埋込み層４１から間隔を空けて、第２半導体層２の表層部に形成されている。ｐ型ウェル１１とｎ型ウェル１５との間には、第２半導体層２の表面付近に素子分離部１９が配置されている。素子分離部１９は、ＬＯＣＯＳ(Local Oxidation Of Silicon)に代表されるフィールド絶縁膜であってもよく、ＳＴＩ(Shallow Trench Isolation)構造であってもよい。図２には、ＳＴＩ構造の例を示す。具体的には、素子分離部１９は、第２半導体層２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ～０．５μｍのシャロウトレンチ）に、酸化シリコンなどの絶縁体を埋設した構造を有している。図２の例では、絶縁体は、第２半導体層２の表面よりも上方に少し突出している。
第２デバイス領域Ｒ２には、ｎ＋型の埋込み層４２が形成されている。埋込み層４２は、第２半導体層２と第３半導体層３との境界を跨ぐように形成されている。埋込み層４２の層厚は、たとえば、3μｍ～6μｍである。埋込み層４２のｎ型不純物濃度（第２導電型不純物濃度）は、たとえば、1E+18ｃｍ－３～1E+19ｃｍ－３である。
第２デバイス領域Ｒ２には、この実施形態では、ｎチャンネル型ＭＩＳトランジスタ２０が形成されている。ｎチャンネル型ＭＩＳトランジスタ２０は、たとえば耐圧１０Ｖ以上１００Ｖ以下（より具体的な例では１０Ｖ超。たとえば、１０Ｖ超３０Ｖ以下、１５Ｖ以上３０Ｖ以下、３０Ｖ以上１００Ｖ以下など。）の高耐圧型である。
ＭＩＳトランジスタ２０は、第２半導体層２に形成されたｎ型ウェル２１およびｐ型ウェル２５を有している。ｎ型ウェル２１の表層部には、ｎ型ウェル２１よりもｎ型不純物が高濃度にドープされたｎ＋型のコンタクト領域２２が形成されている。ｎ型ウェル２１およびコンタクト領域２２は、ドレイン領域２３を形成している。ｐ型ウェル２５にはｎ型のソース領域２６が形成されている。ドレイン領域２３とソース領域２６との間には、第２半導体層２の表面にゲート絶縁膜２７が形成されている。ゲート絶縁膜２７は、酸化シリコン膜からなっていてもよい。ゲート絶縁膜２７は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。ＭＩＳトランジスタ２０は、ゲート絶縁膜２７を介して第２半導体層２に対向するゲート電極２８を有している。
ＭＩＳトランジスタ２０は、ドレイン－ゲート分離部２４を有している。ドレイン－ゲート分離部２４は、第２半導体層２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ～０．５μｍのシャロウトレンチ）に、酸化シリコンなどの絶縁体を埋設したＳＴＩ構造を有している。絶縁体は、図２の例では、第２半導体層２の表面よりも上方に少し突出している。ドレイン－ゲート分離部２４は、対向する領域分離構造８から間隔を空けて配置されており、かつ当該領域分離構造８（境界部分８Ｂ）とほぼ平行に延びている。ドレイン－ゲート分離部２４は、第２半導体層２内でドレイン領域２３に接し、かつ第２半導体層２よりも上方でゲート電極２８に接して、それらを分離している。また、ドレイン－ゲート分離部２４は、ゲート絶縁膜２７と接している。ゲート絶縁膜２７は、そのドレイン－ゲート分離部２４に接する側と反対側の端縁がｐ型ウェル２５上に位置している。ゲート絶縁膜２７の上面は、ドレイン－ゲート分離部２４の上面とほぼ面一をなしていてもよい。
ゲート電極２８は、たとえば、不純物（たとえば燐またはヒ素）を添加して導電化したドープトポリシリコンからなる導体膜である。ゲート電極２８の周囲には、サイドウォール２９が形成されている。サイドウォール２９は、たとえばＳｉＮ（窒化シリコン）からなる。サイドウォール２９によって、ゲート電極２８の側面が取り囲まれて覆われている。
ドレイン－ゲート分離部２４は、ドレイン領域２３とゲート絶縁膜２７との間に間隔を確保し、それらを非接触な状態に分離している。それにより、ドレイン領域２３とゲート絶縁膜２７との間に形成される電界が弱電界となる。そのため、ドレイン領域２３およびゲート絶縁膜２７の近傍に電界集中が生じるのを防止することができ、その電界集中によるゲート絶縁膜２７の破壊を防止することができる。したがって、ゲート絶縁膜２７を薄くしても、高耐圧を実現することができる。たとえば、ゲート絶縁膜２７の膜厚を１３０Å以下にしても、３０Ｖ程度の高耐圧を実現することができる。しかも、ゲート絶縁膜２７を薄くすることによって、オン抵抗を下げることができる。その結果、ＭＩＳトランジスタ２０の耐圧の向上およびオン抵抗の低減を達成することができる。
第１デバイス領域Ｒ１および第２デバイス領域Ｒ２を覆うように、層間絶縁膜３０が形成されている。層間絶縁膜３０は、第１デバイス領域Ｒ１において、ゲート電極１４ｎ，１４ｐを覆っている。層間絶縁膜３０は、第２デバイス領域Ｒ２において、ゲート電極２８を覆っている。層間絶縁膜３０は、ゲート電極１４ｎ，１４ｐ，２８が配置されていない領域では、第２半導体層２の表面に接している。ただし、第２半導体層２の表面に薄い絶縁膜（酸化膜等）が形成されていてもよく、この場合には、層間絶縁膜３０は当該薄い絶縁膜に接していてもよい。層間絶縁膜３０は、たとえば、酸化膜、窒化膜等の絶縁膜によって形成されている。
層間絶縁膜３０には、第１デバイス領域Ｒ１においてソース領域１２ｓ，１６ｓおよびドレイン領域１２ｄ，１６ｄを露出させるコンタクト開口３１が形成されている。層間絶縁膜３０には、第２デバイス領域Ｒ２においてソース領域２６およびコンタクト領域２２を露出させるコンタクト開口３１が形成されている。さらに、層間絶縁膜３０には、領域分離構造８の埋込み電極５９（詳細は後述する）を露出させるコンタクト開口３１が形成されている。これらのコンタクト開口３１に、金属プラグ３２がそれぞれ埋め込まれている。金属プラグ３２はタングステンプラグであってもよい。
層間絶縁膜３０の表面には、電極膜が形成されている。この電極膜は、第１デバイス領域Ｒ１において、ｎＭＩＳトランジスタ１０ｎに対応したソース電極３４ｓおよびドレイン電極３４ｄ、ならびにｐＭＩＳトランジスタ１０ｐに対応したソース電極３５ｓおよびドレイン電極３５ｄに分離されている。電極膜は、さらに第２デバイス領域Ｒ２において、ＭＩＳトランジスタ２０に対応したソース電極３６ｓおよびドレイン電極３６ｄに分離されている。電極膜は、さらに、領域分離構造８の上方において、電極３７に分離されている。各電極は、対応する金属プラグ３２の頂部に接合されており、当該金属プラグ３２を介して対応する領域に電気的に接続されている。
電極膜は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。
図３は、図２の断面構造において、領域分離構造８の部分を拡大して示す部分拡大断面図である。ただし、図面の簡素化のために、ｎ型ウェル１５、ソース領域１６ｓ、ｎ型ウェル２１コンタクト領域２２の図示は省略している。
領域分離構造８は、第２半導体層２の表面から第１半導体層１に至る領域（深さ）に形成されている。領域分離構造８は、この実施形態では、第２半導体層２の表面から第１半導体層１に達する深さのトレンチ分離構造５０を有している。より詳細には、トレンチ分離構造５０は、ＳＴＩ構造５１と、ＤＴＩ（Deep Trench Isolation）構造５５とを有している。ＳＴＩ構造５１は、第２半導体層２の表面付近に形成されている。ＳＴＩ構造５１は、ＤＴＩ構造５５の両側にそれぞれ形成された第１部分５１Ａと第２部分５１Ｂとを含む。ＤＴＩ構造５５は、ＳＴＩ構造５１を貫通し、かつＳＴＩ構造５１の底部から第１半導体層１に向かって延びている。
ＳＴＩ構造５１は、第２半導体層２の表面から第２半導体層２内の所定の深さ位置（たとえば、深さ０．２μｍ～０．５μｍ）に達するシャロウトレンチ５２と、シャロウトレンチ５２に埋設された埋設物５３とを含む。埋設物５３は、この実施形態では、絶縁物（たとえば酸化シリコン）である。ＤＴＩ構造５５は、ＳＴＩ構造５１の表面から第１半導体層１に達する深さのディープトレンチ５６と、ディープトレンチ５６に埋設された埋設物５７とを含む。
ディープトレンチ５６は、ｎ型の第２半導体層２を貫通し、ｐ－型の第３半導体層３を貫通して、ｐ＋型の第１半導体層１に達している。ディープトレンチ５６の底部は、この実施形態では、第１半導体層１の層厚内に位置している。シャロウトレンチ５２およびディープトレンチ５６は連続して、第２半導体層２の表面から第１半導体層１に達する深さのトレンチを形成している。この実施形態では、ディープトレンチ５６の底部は、ｐ－型の半導体基板５には達していない。ただし、ディープトレンチ５６の底部がｐ－型の半導体基板５に達していてもよい。
第１デバイス領域Ｒ１および第２デバイス領域Ｒ２の埋込み層４１，４２は、製造工程において、互いに連続したｎ＋型の一つの埋込み層４として形成されてもよい。この場合、ディープトレンチ５６は、当該一つの埋込み層４を貫通して形成され、埋込み層４を第１デバイス領域Ｒ１の埋込み層４１と第２埋込み層４２の埋込み層４２とに分離する。そして、ディープトレンチ５６は、それらの埋込み層４１，４２に接する。
埋設物５７は、この実施形態では、ディープトレンチ５６の内壁に形成された絶縁膜５８と、この絶縁膜５８を介してディープトレンチ５６に埋め込まれた埋込み電極５９とを含む。
絶縁膜５８は、ディープトレンチ５６の内壁に形成されている。絶縁膜５８は、酸化シリコン膜であってもよい。絶縁膜５８は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。絶縁膜５８は、たとえば、0.1μｍ～1.0μｍの厚さを有していてもよい。この実施形態では、絶縁膜５８は、ディープトレンチ５６の内壁のうち、側壁に形成されており、底壁には形成されていない。換言すれば、絶縁膜５８は、ディープトレンチ５６の底壁を露出させる開口５８ａを有している。絶縁膜５８は、ディープトレンチ５６の側壁に倣って形成されており、その内方にトレンチ状の空間を区画している。この空間に埋込み電極５９が埋め込まれている。
埋込み電極５９は、この実施形態では、不純物（たとえばボロンまたは燐）をドープして導電化したドープトポリシリコンからなる。埋込み電極５９は、絶縁膜５８の開口５８ａを介してディープトレンチ５６の底壁に接している。すなわち、埋込み電極５９は、ディープトレンチ５６の底部において、ｐ＋型の第１半導体層１に接し、この第１半導体層１に電気的に接続されている。
ディープトレンチ５６の側壁に第２半導体層２が露出しており、その露出面は絶縁膜５８によって覆われている。したがって、埋込み電極５９は、第２半導体層２から絶縁されている。ディープトレンチ５６の側壁に第３半導体層３が露出しており、その露出面は絶縁膜５８によって覆われている。したがって、埋込み電極５９は、第３半導体層３から絶縁されている。さらに、図３の例では、ディープトレンチ５６の側壁に埋込み層４１，４２が露出しており、それらの露出面は絶縁膜５８によって覆われている。したがって、埋込み電極５９は、埋込み層４１，４２から絶縁されている。ディープトレンチ５６の側壁に第１半導体層１が露出しており、その露出面は絶縁膜５８によって覆われている。そして、ディープトレンチ５６の底部は第１半導体層１内に位置しており、その底部に開口５８ａを介して第１半導体層１が露出し、埋込み電極５９に接している。それにより、埋込み電極５９は、第１半導体層１に接合し、第１半導体層１に電気的に接続されている。
ＳＴＩ構造５１の代わりにＬＯＣＯＳ等のフィールド絶縁膜が設けられてもよい。この場合、ＤＴＩ構造５５は、フィールド絶縁膜を貫通して第１半導体層１に達する深さのディープトレンチ５６と、このディープトレンチ５６に埋設される埋設物５７とを含む。ＳＩＴ構造もフィールド絶縁膜も設けずに、ＤＴＩ構造５５のみで領域分離構造８を構成してもよい。この場合、ＤＴＩ構造５５は、第２半導体層２の表面から第１半導体層１に達するディープトレンチ５６と、ディープトレンチ５６に埋め込まれた埋設物５７とを含む。
領域分離構造８は、層間絶縁膜３０によって覆われている。層間絶縁膜３０には領域分離構造８の直上にコンタクト開口３１が形成されている。コンタクト開口３１には、金属プラグ３２が埋め込まれている。金属プラグ３２の底部はＤＴＩ構造５５の埋込み電極５９に接合しており、埋込み電極５９に電気的に接続されている。金属プラグ３２の頂部は、層間絶縁膜３０上に形成された電極膜で形成された電極３７に接合している。
図４Ａ～図４Ｉは、半導体装置１００の製造工程を説明するための断面図であり、主として領域分離構造８の製造工程を示す。まず、図４Ａに示すように、ｐ－型の半導体基板５（たとえばシリコン基板）が準備され、その表面にボロン等のｐ型の不純物イオンが注入される。
次に、図４Ｂに示すように、ｐ型の不純物を添加しながら半導体基板５の表面からエピタキシャル成長（たとえばシリコンの結晶成長）が行われる。それにより、イオン注入されたｐ型不純物が半導体基板５とエピタキシャル層との境界部に拡散する。その結果、半導体基板５上にｐ＋型の第１半導体層１が形成され、さらに第１半導体層１上にｐ－型の第３半導体層３が形成される。
次いで、図４Ｃに示すように、第３半導体層３の表面にｎ型の不純物イオンが注入される。このイオン注入は、埋込み層４１，４２を形成すべき領域に対して選択的に行われてもよい。ただし、一つの埋込み層４が半導体基板５の活性領域の全体に渡って形成されてもよく、この場合には、領域分離構造８が形成される領域にもｎ型の不純物イオンが注入される。ｎ型の不純物の例は、燐、ヒ素などである。
次に、図４Ｄに示すように、ｎ型の不純物を添加しながら第３半導体層３の表面からエピタキシャル成長（たとえばシリコンの結晶成長）が行われる。それにより、イオン注入されたｎ型不純物が第３半導体層３とエピタキシャル層との境界部に拡散する。その結果、第３半導体層３上にｎ＋型の埋込み層４（４１，４２）が形成され、さらに埋込み層４（４１，４２）の上にｎ型の第２半導体層２が形成される。
次に、図４Ｅに示すように、ディープトレンチ５６に対応したハードマスク８０（たとえば酸化シリコン膜）が形成される。このハードマスク８０を介するドライエッチングによって、ディープトレンチ５６が形成される。ディープトレンチ５６は、第２半導体層２および第３半導体層３を第１および第２デバイス領域Ｒ１，Ｒ２に対応する部分に分離する。さらに、ディープトレンチ４６は、埋込み層４１を第１および第２デバイス領域Ｒ１，Ｒ２に対応する埋込み層４１，４２に分離する。
その後、ハードマスク８０が除去され、図４Ｆに示すように、絶縁膜５８が形成される。たとえば、表面の熱酸化によって、絶縁膜５８が形成される。絶縁膜５８は、第２半導体層２の表面を覆い、かつディープトレンチ５６の内壁を覆う。その後、選択的エッチングによって、ディープトレンチ５６の底部において、絶縁膜５８に開口５８ａが形成される。
次いで、図４Ｇに示すように、絶縁膜５８を介してディープトレンチ５６内に埋め込まれるようにポリシリコン膜８２が形成される。ポリシリコン膜８２は、減圧ＣＶＤ（化学的気相成長）法で形成されてもよい。ポリシリコン膜８２は、不純物（たとえば燐またはヒ素）をドープして導電化されたドープトポリシリコン膜からなる導体膜である。その後、ポリシリコン膜８２がパターニングされて、その不要部分が除去される。さらに、第２半導体層２の表面（ディープトレンチ５６外の主面）の絶縁膜５８が除去される。それにより、ディープトレンチ５６内に絶縁膜５８を介して埋込み電極５９が埋め込まれた状態となる。ポリシリコン膜８２は、第１デバイス領域Ｒ１においてはゲート電極１４ｎ，１４ｐを形成し、第２デバイス領域Ｒ２においては、ゲート電極２８を形成するようにパターンニングされてもよい。
次いで、図４Ｈに示すように、ＳＴＩ構造５１が形成される。具体的には、第２半導体層２の表面を酸化して酸化シリコン膜（図示省略）を形成し、次いでＣＶＤ法によって酸化シリコン膜上に窒化シリコン膜（図示省略）を積層し、さらにそのうえにシャロウトレンチ５２に対応したレジストパターン８３を形成する。レジストパターン８３は、ディープトレンチ５６の上方においては、埋込み電極５９を覆う。レジストパターン８３をマスクとして、窒化シリコン膜、酸化シリコン膜および第２半導体層２がエッチングされる。それにより、シャロウトレンチ５２が形成される。
そして、図４Ｉに示すように、レジストパターン８３を除去した後に、ＣＶＤ法で厚い酸化シリコン膜８５を形成して、シャロウトレンチ５２内に絶縁物（酸化シリコン膜）からなる埋設物５３が埋め込まれる。その後は、ＣＭＰ(化学的機械的研磨)法で窒化シリコン膜上およびシャロウトレンチ５２上の余分な酸化シリコン膜８５が除去され、その後に第２半導体層２の表面の窒化シリコン膜が除去される。ＳＴＩ構造５１の形成の際に、素子分離部１９およびドレイン－ゲート分離部２４（図２参照）が同時に形成されてもよい。
その後、層間絶縁膜３０が形成され、さらに層間絶縁膜３０を貫通するコンタクト開口３１が形成される。それらのコンタクト開口３１に金属プラグ３２（たとえばタングステンプラグ）が埋め込まれる。そして、層間絶縁膜３０上に金属プラグ３２と接続する電極膜が形成されてパターニングされることにより、電極３４ｓ，３４ｄ，３５ｓ，３５ｄ，３６ｓ，３６ｄ，３７が形成される（図２参照）。
以上のように、この実施形態の半導体装置１００は、第１導電型（この実施形態ではｐ型）の半導体基板５と、半導体基板５の上に形成され、半導体基板５の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する第１導電型の第１半導体層１とを含む。半導体装置１００は、第１半導体層１の上に形成された第２導電型（この実施形態ではｎ型）の第２半導体層２を含む。第２半導体層２には、第１デバイス領域Ｒ１および第２デバイス領域Ｒ２が設けられている。第１デバイス領域Ｒ１は、第１基準電圧（たとえば１Ｖ以上１０Ｖ以下）を基準に動作する領域である。第２デバイス領域Ｒ２は、第１デバイス領域Ｒ１から間隔を空けて形成されている。第２デバイス領域Ｒ２は、第１基準電圧とは異なる（たとえば第１基準電圧よりも高い）第２基準電圧（たとえば１０Ｖ以上１００Ｖ以下）を基準に動作する。第１デバイス領域Ｒ１および第２デバイス領域Ｒ２の間に領域分離構造８が介在している。領域分離構造８は、第２半導体層２の表面（主面）から第１半導体層１に至る領域に形成されている。領域分離構造８は、第１デバイス領域Ｒ１および第２デバイス領域Ｒ２を電気的に分離する。
このような構成により、第２導電型（この実施形態ではｎ型）の第２半導体層２に形成された第１デバイス領域Ｒ１と第２デバイス領域Ｒ２とは、領域分離構造８によって電気的に分離されており、異なる基準電圧を基準に動作する。領域分離構造８は、第２半導体層２の表面から第１導電型（この実施形態ではｐ型）の第１半導体層１に至る領域に形成されている。第１半導体層１は、比較的高い第１導電型不純物濃度（この実施形態ではｐ型不純物濃度）を有している。そのため、領域分離構造８を潜って第１および第２デバイス領域Ｒ１，Ｒ２間を跨ぐ電流経路には、高い第１導電型不純物濃度（この実施形態ではｐ型）の第１半導体層１が介在している。したがって、第２半導体層２から第１半導体層１に入ったキャリヤは、第１半導体層１内での再結合によって消失するので、デバイス領域Ｒ１，Ｒ２間での漏れ電流を確実に抑制または防止できる。これにより、領域分離性能を向上でき、それに応じて、各領域Ｒ１，Ｒ２のデバイス特性を向上することができる。
この実施形態では、領域分離構造８は、第２半導体層２の表面から第１半導体層１に達する深さのトレンチ分離構造５０を含む。より具体的には、トレンチ分離構造５０は、第２半導体層２の表面から第１半導体層１に達する深さのトレンチ５２，５６と、トレンチ５２，５６に埋設された埋設物５３，５７とを含む。この実施形態では、トレンチ５２，５６は、シャロウトレンチ５２（第１トレンチ）とディープトレンチ５６（第２トレンチ）とを含む。シャロウトレンチ５２は、第２半導体層２の表面から第２半導体層２内の所定の深さに至り、第２半導体層２内に底部を有する。ディープトレンチ５６は、シャロウトレンチ５２よりも幅狭に形成されている。ディープトレンチ５６は、シャロウトレンチ５２の底部から第２半導体層２を貫通して第１半導体層１に達している。
このようなトレンチ分離構造５０により、第１デバイス領域Ｒ１と第２デバイス領域Ｒ２との間の電流経路を長くすることができ、かつその電流経路に第１導電型不純物濃度の高い第１半導体層１を介在させることができる。それにより、第１および第２デバイス領域Ｒ１，Ｒ２間の漏れ電流を効果的に抑制または防止できる。
この実施形態では、埋設物は、ディープトレンチ５６の内壁に形成された絶縁膜５８と、絶縁膜５８を挟んでディープトレンチ５６に埋め込まれた埋込み電極５９とを含む。これにより、領域分離構造８の近傍の電界を適切に制御して、領域分離性能を高めることができる。
この実施形態では、埋込み電極５９と第１半導体層１とが同電位となるように電気的に接続されている。具体的には、ディープトレンチ５６の内壁に形成された絶縁膜５８は、ディープトレンチ５６の底壁を露出させる開口５８ａを有している。それにより、埋込み電極５９は開口５８ａを介して第１半導体層１に接している。これにより、第１半導体層１の電位を制御できる。具体的には、埋込み電極５９に金属プラグ３２を介して接続された電極３７を適切な電位（たとえばグランド電位）に接続することにより、第１半導体層１の電位を制御できる。それにより、第１半導体層１でのキャリヤ消失効果を高めることができる。
また、この実施形態では、第１半導体層１と第２半導体層２との間に第３半導体層３が形成されている。第３半導体層３は、第１半導体層１の第１導電型不純物濃度（この実施形態では、ｐ型不純物濃度）よりも低い第１導電型不純物濃度を有する。この構成により、第１および第２デバイス領域Ｒ１，Ｒ２の分離を効果的に行い、かつ耐圧の向上を達成することができる。
図８に比較例の構造を示す。この比較例は、ｐ＋型の半導体基板９５上にｐ－型の第３半導体層３およびｎ型の第２半導体層２を積層して構成されている。領域分離構造８は、前述の実施形態と同様の構造を有している。領域分離構造８の底部はｐ＋型の半導体基板５に達している。
この比較例の構造を採用する場合の一つの不利益は、ｐ＋型の半導体基板９５の製造コストである。すなわち、ｐ＋型の半導体基板９５は、ｐ－型の半導体基板に比較して製造コストが高い。
他の一つの不利益は、ｐ＋型の半導体基板９５に起因するオートドープである。すなわち、製造工程（とくに熱処理工程）において、ｐ＋型の半導体基板５からｐ＋型不純物が放出され、この放出されたｐ＋型不純物が第２半導体層２の表面にオートドープされるおそれがある。この問題は、ｐ＋型の半導体基板９５の露出面を酸化シリコン膜等でシール（裏面シール）することによって回避または緩和できる。しかし、このような対策は、製造工程の増加を伴うので、製造コストが高くつく。そのうえ、裏面シールに起因して半導体ウエハに反りが生じるおそれがある。
図５は、この発明の第２の実施形態に係る半導体装置１００の構成を説明するための図であり、領域分離構造８を示す拡大断面図である。この実施形態では、ディープトレンチ５６の内壁は、側壁だけでなく底壁も絶縁膜５８で覆われている。すなわち、ディープトレンチ５６の底部において、絶縁膜５８は開口を有しておらず、ディープトレンチ５６の側壁の全域を覆っている。したがって、ディープトレンチ５６に埋め込まれた埋込み電極５９は、ｐ＋型の第１半導体層１に接していない。
第１半導体層１は、トレンチ分離構造５０以外の部分において、電極３７と同電位の電極に接続されていることが好ましい。それによって、第１半導体層１と埋込み電極５９とは電気的に接続されて、同電位（たとえばグランド電位）となる。
この実施形態の領域分離構造８は、第１の実施形態の製造工程において、ディープトレンチ５６の底部の絶縁膜５８に開口５８ａを形成するエッチング工程を省くことによって製造できる。
図６は、この発明の第３の実施形態に係る半導体装置１００の構成を説明するための図であり、領域分離構造８を示す拡大断面図である。この実施形態では、ディープトレンチ５６に埋め込まれる埋設物５７は、全て絶縁物６０である。すなわち、第１および第２の実施形態のような金属層（埋込み電極５９）がディープトレンチ５６に埋め込まれていない。第１半導体層１は、トレンチ分離構造５０以外の部分において、適切な電位（たとえばグランド電位）に接続されていてもよい。
この実施形態の領域分離構造８は、たとえば、第１の実施形態の製造工程において、ディープトレンチ５６の開口幅を第１実施形態の場合よりも狭くし、絶縁膜５８（絶縁物６０の一例）によってディープトレンチ５６の内部が満たされるようにすることによって製造できる。
図７は、この発明の第４の実施形態に係る半導体装置１００の構成を説明するための図であり、領域分離構造８を示す拡大図である。この実施形態の領域分離構造８は、第２半導体層２の表面から第１半導体層１に至る領域に渡って形成されたｐ型のコラム領域７０を含む。コラム領域７０は、断面においてコラム状に形成されており、かつ平面視においては、領域分離構造８の平面形状（図１参照）に従って第２半導体層２の表面に沿って帯状に延びている。
コラム領域７０は、第３半導体層３と第２半導体層２との境界部から上下に拡がるｐ＋型の埋込み層７１と、第２半導体層２の表層部に形成されたｐ＋型のウェル７２とを含む。ｐ＋型のウェル７２の下部とｐ＋型の埋込み層７１の上部とがオーバーラップして繋がっている。ｐ＋型の埋込み層７１は、第３半導体層３を貫通してｐ＋型の第１半導体層１に達している。これにより、ｐ＋型のコラム領域７０は、第２半導体層２の表面から第１半導体層１に達する領域に渡っている。
この実施形態では、領域分離構造８は、前述の第１の実施形態等で説明したＳＴＩ構造５１を有している。このＳＴＩ構造５１の直下にコラム領域７０が配置されている。ただし、ＳＴＩ構造５１は省かれてもよい。図７では、図示を省略したが、コラム領域７０は、層間絶縁膜３０を貫通する（必要な場合にはさらにＳＴＩ構造５１を貫通する）金属プラグを介して、層間絶縁膜３０上に形成される電極に電気的に接続されてもよい。それにより、当該電極を介して、コラム領域７０を適切な基準電位（たとえばグランド電位）に制御することができる。
ｐ＋型の埋込み層７１を形成するには、たとえば、図４Ｃの工程の前後に、ｐ－型の第３半導体層３に対して、領域分離構造８を形成すべき領域に対して選択的にｐ型不純物イオン注入を行う。その後、第２半導体層２をエピタキシャル層を成長させる図４Ｄの工程において、ｐ型不純物が拡散することにより、ｐ＋型の埋込み層７１およびｎ＋型の埋込み層４１，４２を同時に形成できる。この場合、埋込み層４１，４２のためのｎ型不純物イオンの注入（図４Ｃ参照）は、デバイス領域Ｒ１，Ｒ２内の所定領域に対して選択的に行うことが好ましい。それによって、ｎ＋型の埋込み層４１，４２は、デバイス領域Ｒ１，Ｒ２内において領域分離構造８からそれぞれの内方に離間した領域に分離して形成されることが好ましい。ｐ＋型のウェル７２は、デバイス領域Ｒ１，Ｒ２のｐ型ウェル１１，２５と同時に形成できる。
このような構成によっても、第１の実施形態において説明した作用効果を奏することができる。
以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、第１導電型がｐ型、第２導電型がｎ型の例について説明したが、第１導電型がｎ型、第２導電型がｐ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｐ型領域をｎ型領域に置き換え、ｎ型領域をｐ型領域に置き換えることによって得られる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１００ 半導体装置
Ｒ１ 第１デバイス領域
Ｒ２ 第２デバイス領域
１ 第１半導体層
２ 第２半導体層
３ 第３半導体層
４，４１），４２ 埋込み層
５ 半導体基板
８ 領域分離構造
１０ｎ ｎＭＩＳトランジスタ
１０ｐ ｐＭＩＳトランジスタ
２０ ＭＩＳトランジスタ
３０ 層間絶縁膜
３２ 金属プラグ
３７ 電極
５０ トレンチ分離構造
５１ ＳＴＩ構造
５２ シャロウトレンチ
５３ 埋設物
５５ ＤＴＩ構造
５６ ディープトレンチ
５７ 埋設物
５８ 絶縁膜
５８ａ 絶縁膜の開口
５９ 埋込み電極
６０ 絶縁物
７０ コラム領域
７１ 埋込み層
７２ ウェル

Claims (9)

  1. 第１導電型の半導体基板と、
    前記半導体基板の上に形成され、前記半導体基板の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する第１導電型の第１半導体層と、
    前記第１半導体層の上に形成された第２導電型の第２半導体層と、
    前記第２半導体層に形成され、第１基準電圧を基準に動作する第１デバイス領域と、
    前記第１デバイス領域から間隔を空けて前記第２半導体層に形成され、前記第１基準電圧とは異なる第２基準電圧を基準に動作する第２デバイス領域と、
    前記第１デバイス領域および前記第２デバイス領域の間に介在し、前記第２半導体層の表面から前記第１半導体層に至る領域に形成され、前記第１デバイス領域および前記第２デバイス領域を電気的に分離する領域分離構造と、を含み、
    前記領域分離構造は、前記第２半導体層の表面から前記第１半導体層に達する深さのトレンチ分離構造を含む、半導体装置。
  2. 前記トレンチ分離構造は、前記第２半導体層の表面から前記第１半導体層に達する深さのトレンチと、前記トレンチに埋設された埋設物とを含む、請求項１に記載の半導体装置。
  3. 前記埋設物は、前記トレンチの内壁に形成された絶縁膜と、前記絶縁膜を挟んで前記トレンチに埋め込まれた埋込み電極と、を含む、請求項２に記載の半導体装置。
  4. 前記埋込み電極と前記第１半導体層とが同電位となるように電気的に接続されている、請求項３に記載の半導体装置。
  5. 前記絶縁膜は、前記トレンチの底壁を露出させる開口を有し、前記埋込み電極は前記開口を介して前記第１半導体層に接している、請求項３または４に記載の半導体装置。
  6. 前記絶縁膜は、前記トレンチの内壁の全面を覆っている、請求項３または４に記載の半導体装置。
  7. 前記埋設物は、絶縁物からなる、請求項２に記載の半導体装置。
  8. 前記トレンチは、前記第２半導体層の表面から前記第２半導体層内の所定の深さに至り、前記第２半導体層内に底部を有する第１トレンチと、前記第１トレンチよりも幅狭に形成され、前記第１トレンチの底部から前記第２半導体層を貫通して前記第１半導体層に達する第２トレンチとを含む、請求項２～７のいずれか一項に記載の半導体装置。
  9. 前記第１半導体層と前記第２半導体層との間に形成され、前記第１半導体層の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する、第１導電型の第３半導体層をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
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