WO2024070392A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2024070392A1
WO2024070392A1 PCT/JP2023/030993 JP2023030993W WO2024070392A1 WO 2024070392 A1 WO2024070392 A1 WO 2024070392A1 JP 2023030993 W JP2023030993 W JP 2023030993W WO 2024070392 A1 WO2024070392 A1 WO 2024070392A1
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element isolation
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isolation trench
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文悟 田中
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ローム株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the same.
  • Patent Document 1 discloses a semiconductor device including a semiconductor layer, an element isolation portion formed in the semiconductor layer and partitioning an element region in the semiconductor layer, and a first contact formed in a line shape along the element isolation portion in a plan view and electrically connected to the element isolation portion.
  • One embodiment of the present disclosure provides a semiconductor device that suppresses a decrease in breakdown voltage on the sidewalls of an element isolation trench.
  • a semiconductor device includes a chip having a main surface, an isolation trench that defines an element region on the main surface side of the chip and has sidewalls and a bottom wall, a first film having insulating properties formed along the sidewall of the isolation trench, the first film having a first portion formed along the sidewall from the bottom wall of the isolation trench, and a second portion pulled out along the bottom wall of the isolation trench from the first portion and having an opening that exposes the bottom wall of the isolation trench, a second film including a material having an etching selectivity with respect to the first film, the second film being formed along the first portion from an upper surface region of the second portion of the first film, and a conductive filler embedded in the isolation trench.
  • the semiconductor device can suppress a decrease in breakdown voltage on the sidewalls of the element isolation trench.
  • FIG. 1 is a schematic perspective view of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic plan view of the semiconductor device showing the first element region of FIG.
  • FIG. 3 is a cross-sectional view taken along line III-III of FIG.
  • FIG. 4 is a cross-sectional view taken along line IV-IV of FIG.
  • FIG. 5 is an enlarged view of a main part of the element isolation portion (first embodiment) of FIGS. 3 and 4, showing a first shape of the element isolation film.
  • FIG. 6 is an enlarged view of the portion surrounded by the dashed line VI in FIG.
  • FIG. 7 is a diagram showing a modification of the element isolation film in FIG.
  • FIG. 8 is an enlarged view of a main portion of the element isolation portion in FIG. 3 and FIG.
  • FIG. 12A is a diagram showing a process related to the formation of an element isolation portion according to the first embodiment.
  • FIG. 12B is a diagram showing the next step of FIG. 12A.
  • FIG. 12C is a diagram showing the next step of FIG. 12B.
  • FIG. 12D is a diagram showing the next step of FIG. 12C.
  • FIG. 12E is a diagram showing the next step of FIG. 12D.
  • FIG. 12F is a diagram showing the next step of FIG. 12E.
  • FIG. 12G is a diagram showing the next step of FIG. 12F.
  • FIG. 12H is a diagram showing the next step of FIG. 12G.
  • FIG. 13 is an enlarged view of a main part of an element isolation portion according to the second embodiment of the semiconductor device.
  • FIG. 14A is a diagram showing a process related to the formation of an element isolation portion according to the second embodiment.
  • FIG. 14B is a diagram showing the next step of FIG. 14A.
  • FIG. 14C is a diagram showing the next step of FIG. 14B.
  • FIG. 14D is a diagram showing the next step of FIG. 14C.
  • FIG. 14E is a diagram showing the next step of FIG. 14D.
  • FIG. 14F is a diagram showing the next step of FIG. 14E.
  • FIG. 14G shows the next step of FIG. 14F.
  • FIG. 14H is a diagram showing the next step of FIG. 14G.
  • FIG. 1 is a schematic perspective view of a semiconductor device 1 according to an embodiment of the present disclosure.
  • semiconductor device 1 includes, for example, a chip-shaped integrated circuit (IC) device. Based on the number of circuit elements integrated, semiconductor device 1 may be referred to as an SSI (Small Scale IC), MSI (Medium Scale IC), LSI (Large Scale IC), VLSI (Very Large Scale IC), or ULSI (Ultra Large Scale IC).
  • SSI Small Scale IC
  • MSI Medium Scale IC
  • LSI Large Scale IC
  • VLSI Very Large Scale IC
  • ULSI Ultra Large Scale IC
  • the semiconductor device 1 has a number of element regions 2 and 3 in which circuit elements are formed.
  • the multiple element regions 2 and 3 are formed in a common semiconductor layer 5, which will be described later.
  • the multiple element regions 2, 3 include a first element region 2 and multiple second element regions 3.
  • the first element region 2 may be an element region in which an LDMOS (lateral double-diffused MOS) is formed as a circuit element.
  • the multiple second element regions 3 may be regions in which other functional elements (e.g., protection diodes for the LDMOS, resistors, capacitors, etc.) are formed. Note that while four element regions 2, 3 are shown in FIG. 1, the semiconductor device 1 may have a greater number of element regions.
  • FIG. 2 is a schematic plan view of the semiconductor device 1 showing the first element region 2 of FIG. 1.
  • FIG. 3 is a cross-sectional view showing the III-III cross section of FIG. 2.
  • FIG. 4 is a cross-sectional view showing the IV-IV cross section of FIG. 2.
  • the semiconductor device 1 may include a semiconductor substrate 4, a semiconductor layer 5, a buried layer 6, an element isolation portion 7, a field insulating film 8, a body region 9, a source region 10, a body contact region 11, a drain region 12, a gate insulating film 13, a gate electrode 14, a first interlayer insulating film 15, a first wiring layer 16, a second interlayer insulating film 17, and a second wiring layer 18.
  • the semiconductor substrate 4 is formed of a single crystal silicon (Si) substrate, but may be a substrate formed of other materials (for example, silicon carbide (SiC) or the like).
  • the semiconductor substrate 4 is p + type.
  • the semiconductor substrate 4 may have an impurity concentration of, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the thickness of the semiconductor substrate 4 may be, for example, 500 ⁇ m or more and 800 ⁇ m or less before grinding.
  • the semiconductor layer 5 is formed on the semiconductor substrate 4.
  • the semiconductor layer 5 has an element main surface 19 and a bonding surface 20 that faces the opposite side of the element main surface 19 in the thickness direction of the semiconductor layer 5.
  • the element main surface 19 is the surface on which the element regions 2 and 3 are formed.
  • the bonding surface 20 is the surface that contacts the semiconductor substrate 4.
  • the semiconductor layer 5 has a conductivity type opposite to that of the semiconductor substrate 4, which is n - type in this embodiment.
  • the semiconductor layer 5 may have an impurity concentration of, for example, 5 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 17 cm -3 or less.
  • the thickness of the semiconductor layer 5 may be, for example, 3 ⁇ m or more and 40 ⁇ m or less.
  • the semiconductor layer 5 may be, for example, a layer formed by epitaxial growth on the semiconductor substrate 4, and in that case, may be referred to as an epitaxial layer.
  • the semiconductor substrate 4 and the semiconductor layer 5 may be collectively referred to as a semiconductor chip.
  • the buried layer 6 may be formed in the middle of the semiconductor layer 5 in the thickness direction as shown in Figs. 3 and 4, or may be sandwiched between the semiconductor substrate 4 and the semiconductor layer 5. In this embodiment, the buried layer 6 spans multiple element regions 2 and 3 and is distributed at the same depth position in the thickness direction of the semiconductor layer 5.
  • the semiconductor layer 5 is also divided into upper and lower parts in the thickness direction by the buried layer 6.
  • the semiconductor layer 5 may include an upper semiconductor layer 5A on the upper side (the element main surface 19 side) of the buried layer 6 and a lower semiconductor layer 5B on the lower side (the junction surface 20 side) of the buried layer 6.
  • the upper semiconductor layer 5A may be thicker or thinner than the lower semiconductor layer 5B.
  • the buried layer 6 has the same conductivity type as the semiconductor layer 5, and in this embodiment, is an n + type having a higher impurity concentration than the semiconductor layer 5.
  • the buried layer 6 may have a thickness of, for example, not less than 2 ⁇ m and not more than 3 ⁇ m.
  • the element isolation portion 7 is formed in a closed ring shape.
  • the element isolation portion 7 may include a trench 21, an element isolation film 22, and a first filling body 23.
  • the trench 21 is a trench that separates the element regions 2 and 3, and may therefore be referred to as an element isolation trench.
  • the trench 21 may be formed from the element main surface 19 of the semiconductor layer 5 through the buried layer 6 to reach the semiconductor substrate 4.
  • the trench 21 may also have a bottom in the semiconductor substrate 4.
  • the trench 21 may include a linear first portion 24 extending in a first direction A, and a linear second portion 25 extending in a second direction B perpendicular to the first direction A.
  • linear is not particularly limited as long as it is a long and narrow trench that separates the element regions 2 and 3, and may include a straight line as shown in FIG. 2 or a curved line.
  • a second element region 3 which is electrically floating like the first element region 2, is defined in the peripheral region of the first element region 2.
  • the second element region 3 may be formed adjacent to the first element region 2 across the element isolation section 7, or may be formed in a region separated from the first element region 2 by an element isolation structure (not shown) (for example, a trench structure similar to the element isolation section 7).
  • the first element region 2 may be a low-voltage element region that operates based on a low reference voltage of, for example, 5V or more and 100V or less, or a high-voltage element region that operates based on a high reference voltage of, for example, 400V or more and 600V or less.
  • the first filling body 23 is embedded inside the device isolation film in the trench 21.
  • the first filling body 23 may be embedded from the bottom of the trench 21 to the device main surface 19 of the semiconductor layer 5.
  • the first filling body 23 may be formed of doped polysilicon.
  • the field insulating film 8 is formed in a band shape that describes a closed curve, although specific edges are not shown in FIG. 2.
  • the field insulating film 8 is formed in a square ring shape in plan view so as to surround the periphery of the first element region 2, similar to the element isolation portion 7.
  • FIG. 2 shows a schematic view of the range of the active region 30, which is surrounded by the field insulating film 8 and in which the MISFET is formed.
  • the body region 9 is formed in the region other than the active region 30, but it may be a region in which the source region 10 and the body contact region 11 are not formed.
  • the field insulating film 8 may be, for example, a LOCOS film formed by selectively oxidizing the element main surface 19 of the semiconductor layer 5.
  • the field insulating film 8 has a first opening 31 that exposes the body region 9 and the source region 10, and a second opening 32 that exposes the drain region 12.
  • the body region 9 is formed on the element main surface 19 of the semiconductor layer 5.
  • the body region 9 is spaced inward from the periphery of the first opening 31 of the field insulating film 8.
  • the ring-shaped region sandwiched between the outer periphery of the body region 9 and the periphery of the field insulating film 8 and formed by part of the semiconductor layer 5 is a semiconductor region 33 of the same conductivity type as the semiconductor layer 5.
  • the body region 9 is formed to extend in the first direction A.
  • the body region 9 may be elongated along the first direction A.
  • the body region 9 is a p - type semiconductor region.
  • the body region 9 has an impurity concentration of, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the depth of the body region 9 may be deeper than the bottom position of the field insulating film 8 as shown in FIGS. 3 and 4 , and may be, for example, 0.5 ⁇ m or more and 4.0 ⁇ m or less.
  • the source region 10 and the body contact region 11 are formed in an inner region of the body region 9 on the element main surface 19 of the semiconductor layer 5.
  • the source region 10 and the body contact region 11 are spaced inward from the outer periphery of the body region 9, and each have an outer periphery and an outer periphery that run along the outer periphery of the body region 9.
  • the region sandwiched between the outer periphery of the body region 9 and the outer periphery of the source region 10 and made up of the body region 9 is the channel region 34 where a channel is formed when an appropriate voltage is applied to the gate electrode 14.
  • the source regions 10 and body contact regions 11 are alternately formed in a plurality of places along the first direction A. Adjacent source regions 10 and body contact regions 11 are in contact with each other.
  • the source region 10 is an n + type semiconductor region.
  • the source region 10 has an impurity concentration of, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the depth of the source region 10 may be shallower than the body region 9, for example, 0.2 ⁇ m or more and 1.0 ⁇ m or less. Therefore, in a cross-sectional view, the side and bottom of the source region 10 are integrally covered by the body region 9.
  • the body contact region 11 is a p + type semiconductor region and has a higher impurity concentration than the body region 9.
  • the body contact region 11 has an impurity concentration of, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the depth of the body contact region 11 may be shallower than the body region 9, for example, 0.2 ⁇ m or more and 1.0 ⁇ m or less. Therefore, in a cross-sectional view, the sides and bottom of the body contact region 11 are integrally covered by the body region 9.
  • the drain region 12 is formed on the element main surface 19 of the semiconductor layer 5.
  • the drain region 12 is spaced apart from the body region 9 in the second direction B, and has an outer peripheral edge that follows the peripheral portion of the second opening 32 of the field insulating film 8.
  • the drain regions 12 may also be formed in a pair facing each other in the second direction B with the source region 10 therebetween.
  • Each drain region 12 extends along the first direction A.
  • the drain region 12 is formed in an elongated shape along the first direction A.
  • the drain region 12 is an n + type semiconductor region.
  • the drain region 12 has an impurity concentration of, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the depth of the drain region 12 may be, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less.
  • the drain region 12 may have the same depth as the source region 10.
  • the gate insulating film 13 is formed on the element main surface 19 of the semiconductor layer 5. More specifically, the gate insulating film 13 is formed in a region extending from the outer edge of the source region 10 to the peripheral portion of the first opening 31 of the field insulating film 8, is integrated with the field insulating film 8, and covers the channel region 34 and the semiconductor region 33.
  • the gate insulating film 13 is made of silicon oxide (SiO 2 ), but may be made of other insulating materials (for example, silicon nitride oxide film (SiON) etc.)
  • the thickness of the gate insulating film 13 is thinner than the field insulating film 8, and may be, for example, 2 nm or more and 55 nm or less.
  • the gate electrode 14 is formed on the gate insulating film 13.
  • the gate electrode 14 faces the channel region 34 and the semiconductor region 33 via the gate insulating film 13, and extends continuously from the gate insulating film 13 onto the field insulating film 8.
  • the gate electrode 14 covers a part of the field insulating film 8.
  • the part of the gate electrode 14 facing the channel region 34 may be referred to as the main body 35 of the gate electrode 14.
  • the part of the gate electrode 14 on the field insulating film 8 may be referred to as, for example, a field plate 36.
  • the gate electrode 14 is formed in a ring shape surrounding the source region 10, and has an opening 37 that exposes the source region 10.
  • the source region 10 is formed larger than the opening 37, and overlaps the periphery of the opening 37.
  • the periphery of the opening 37 is adjacent to the source region 10 in the thickness direction of the semiconductor layer 5.
  • the opening 37 is an opening mainly for exposing the source region 10, and may be referred to as, for example, a source contact opening.
  • the main body 35 of the gate electrode 14 may be formed in an elongated shape (approximately rectangular) along the first direction A.
  • the gate electrode 14 includes an n + type polycrystalline silicon gate electrode containing an n type impurity, for example.
  • the gate electrode 14 has an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the first interlayer insulating film 15 is formed on the element main surface 19 of the semiconductor layer 5.
  • the first interlayer insulating film 15 covers the body region 9, the source region 10, the body contact region 11, the drain region 12, and the gate electrode 14.
  • the first interlayer insulating film 15 is formed of silicon oxide (SiO 2 ), but may be formed of other insulating materials (for example, silicon nitride (SiN) or the like).
  • the first interlayer insulating film 15 may be composed of a plurality of materials, for example, a stacked structure of silicon oxide and silicon nitride.
  • the thickness of the first interlayer insulating film 15 may be, for example, 0.3 ⁇ m or more and 2.0 ⁇ m or less.
  • the first wiring layer 16 is formed on the first interlayer insulating film 15.
  • the first wiring layer 16 includes a main body layer 40 (e.g., an aluminum (Al) layer) and a barrier layer 41 (e.g., a Ti/TiN laminate structure) that sandwiches the main body layer 40 from above and below, but may be formed of other conductive materials (e.g., copper (Cu), etc.).
  • a main body layer 40 e.g., an aluminum (Al) layer
  • a barrier layer 41 e.g., a Ti/TiN laminate structure
  • the first wiring layer 16 may include a first source wiring layer 42, a first contact wiring layer 26, a first drain wiring layer 43, and a first gate wiring layer 44.
  • the first source wiring layer 42 is formed on the source region 10 and the body contact region 11.
  • the first source wiring layer 42 is drawn out from the active region 30 across the element isolation portion 7 to the outside of the first element region 2.
  • the first source wiring layer 42 may also be connected to a ground potential at a position not shown.
  • the first source wiring layer 42 is connected to the source region 10 and the body contact region 11 by source contacts 45 and body contacts 46 embedded in the first interlayer insulating film 15.
  • the source contacts 45 and body contacts 46 are arranged in a dot pattern at intervals along the first direction A.
  • the source contacts 45 and body contacts 46 are made of tungsten (W), but may be made of other conductive materials (e.g., aluminum (Al), copper (Cu), etc.). Needless to say, a barrier layer such as TiN may be used in this case.
  • the first contact wiring layer 26 is integrally branched off from the first source wiring layer 42. Therefore, the first contact wiring layer 26 may be connected to the ground potential via the first source wiring layer 42.
  • the first contact wiring layer 26 may have a connection portion 27 with the first source wiring layer 42 on the element isolation portion 7, for example, as shown in FIG. 2. In other words, the first contact wiring layer 26 may be branched off from the first source wiring layer 42 on the element isolation portion 7.
  • the first contact wiring layer 26 may be formed in a line shape along the linear element isolation portion 7 (trench 21) in a plan view.
  • the first contact wiring layer 26 may extend along the element isolation portion 7 in the region above the linear element isolation portion 7 (trench 21).
  • the first contact wiring layer 26 may be formed entirely in the region above the element isolation portion 7, or a part of the first contact wiring layer 26 may be formed in the region above the element isolation portion 7, and the other part may be formed in a region other than the region above the element isolation portion 7. In the latter case, a part of the first contact wiring layer 26 may cross the element isolation portion 7 in a plan view.
  • the first contact wiring layer 26 is formed in a line shape along the element isolation portion 7 in a plan view, and is formed in a closed ring shape. In other words, the first contact wiring layer 26 is formed in a closed ring shape that overlaps the element isolation portion 7 over the entire circumference in a plan view.
  • the first contact wiring layer 26 is connected to the first embedded body 23 by a first contact 59 embedded in the first interlayer insulating film 15.
  • the first contact 59 may be formed in a line shape along the linear element isolation portion 7 (trench 21) in a planar view, as shown in FIG. 2, similar to the first contact wiring layer 26.
  • the first contact 59 is formed in a line shape along the element isolation portion 7 in a planar view, and in a closed ring shape.
  • the first contact 59 is formed in a closed ring shape that overlaps the element isolation portion 7 and the first contact wiring layer 26 around the entire circumference in a planar view.
  • the first contact 59 is made of tungsten (W), but it may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). In this case, it goes without saying that a barrier layer such as TiN may be used.
  • the first drain wiring layer 43 is formed on the drain region 12.
  • the first drain wiring layer 43 is formed so as to fit within the active region 30. In other words, both ends of the first drain wiring layer 43 are formed inside the outer periphery of the active region 30.
  • the first drain wiring layer 43 is connected to the drain region 12 by a first drain contact 47 embedded in the first interlayer insulating film 15.
  • the first drain contacts 47 are arranged in a dot pattern at intervals along the first direction A.
  • the first drain contacts 47 are made of tungsten (W), but may be made of other conductive materials (e.g., aluminum (Al), copper (Cu), etc.).
  • a barrier layer such as TiN may be used.
  • the first gate wiring layer 44 is formed on the gate electrode 14.
  • the first gate wiring layer 44 is formed outside the active region 30 and inside the first element region 2. In other words, both ends of the first gate wiring layer 44 are formed inside the element isolation portion 7.
  • the second interlayer insulating film 17 is formed on the first interlayer insulating film 15 so as to cover the first wiring layer 16.
  • the second interlayer insulating film 17 is formed of silicon oxide (SiO 2 ), but may be formed of other insulating materials (for example, silicon nitride (SiN) or the like).
  • the second interlayer insulating film 17 may be composed of a plurality of materials, for example, a laminated structure of silicon oxide and silicon nitride.
  • the thickness of the second interlayer insulating film 17 may be, for example, 0.3 ⁇ m or more and 2.0 ⁇ m or less.
  • the second wiring layer 18 is formed on the second interlayer insulating film 17.
  • the second wiring layer 18 includes a main body layer 49 (e.g., an aluminum (Al) layer) and a barrier layer 50 (e.g., a Ti/TiN laminate structure) that sandwiches the main body layer 49 from above and below, but may be formed of other conductive materials (e.g., copper (Cu), etc.).
  • a main body layer 49 e.g., an aluminum (Al) layer
  • a barrier layer 50 e.g., a Ti/TiN laminate structure
  • the second wiring layer 18 may include a second drain wiring layer 51 and a second gate wiring layer 52.
  • the second drain wiring layer 51 is formed to cover the first source wiring layer 42 and the first drain wiring layer 43.
  • the second drain wiring layer 51 may include a contact portion 53 formed on the active region 30 and covering the first source wiring layer 42 and the first drain wiring layer 43, and an extraction portion 54 that is extracted from the contact portion 53 to the outside of the first element region 2, across the element isolation portion 7 and the first contact wiring layer 26.
  • the second drain wiring layer 51 (contact portion 53) is formed to cross the upper region of the source region 10 and straddle a pair of drain regions 12, as shown in Figures 3 and 4.
  • the second drain wiring layer 51 (contact portion 53 in this embodiment) is connected to the first drain wiring layer 43 by a second drain contact 55 embedded in the second interlayer insulating film 17.
  • the second drain contacts 55 are arranged in a dot pattern at intervals along the first direction A.
  • the second drain contacts 55 are made of tungsten (W), but may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). Needless to say, a barrier layer such as TiN may be used in this case.
  • the second gate wiring layer 52 is formed to cover the first gate wiring layer 44.
  • the second gate wiring layer 52 may include a contact portion 56 formed on the first gate wiring layer 44 and covering the first gate wiring layer 44, and an extraction portion 57 extending from the contact portion 56 across the element isolation portion 7 and the first contact wiring layer 26 to the outside of the first element region 2.
  • the second gate wiring layer 52 (contact portion 56 in this embodiment) is connected to the first gate wiring layer 44 by a gate contact 58 embedded in the second interlayer insulating film 17.
  • the gate contacts 58 are arranged in a dot pattern at intervals along the second direction B.
  • the gate contacts 58 are made of tungsten (W), but may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). Needless to say, a barrier layer such as TiN may be used in this case.
  • First Shape Fig. 5 is an enlarged view of a main part of the element isolation portion 7 in Fig. 3 and Fig. 4, and shows a first shape of the element isolation film 22.
  • elements necessary for explaining the specific structure of the element isolation portion 7 are selectively shown, and elements that are not particularly necessary are omitted.
  • the buried layer 6 is omitted in Fig. 5.
  • the trench 21 may include a first trench 60, a second trench 61, an element isolation film 22, a first filling body 23, and a second filling body 77.
  • the first trench 60 and the second trench 61 are successively connected toward the opposite side of the main surface.
  • the second trench 61 is formed from the element main surface 19 toward the bottom wall of the trench 21 to the middle of the thickness direction of the semiconductor layer 5, and the first trench 60 is formed from the bottom wall 65 of the second trench 61.
  • the first trench 60 is formed so as to reach the semiconductor substrate 4.
  • the second trench 61 is formed on the surface portion of the element main surface 19 and is continuous from the upper end of the first trench 60.
  • the trench 21 may include the second trench 61 formed from the element main surface 19 of the semiconductor layer 5 toward the lower side in the thickness direction of the semiconductor layer 5, and the first trench 60 formed from the bottom of the second trench 61 toward the lower side in the thickness direction of the semiconductor layer 5.
  • the first trench 60 may have a width W1 of, for example, 0.2 ⁇ m or more and 20 ⁇ m or less.
  • the width W1 may be the maximum width of the first trench 60.
  • the depth D1 of the first trench 60 may be, for example, 2 ⁇ m or more and 100 ⁇ m or less.
  • the first trench 60 has a sidewall 62 and a bottom wall 63.
  • the sidewall 62 of the first trench 60 may be inclined with respect to the bottom wall 63.
  • the sidewall 62 of the first trench 60 is formed of a semiconductor layer 5.
  • the bottom wall 63 of the first trench 60 is formed of a semiconductor substrate 4. That is, the sidewall 62 and the bottom wall 63 of the first trench 60 may be formed of semiconductors having different impurity concentrations.
  • the bottom wall 63 of the first trench 60 may be formed of a first semiconductor of a first conductivity type (in this embodiment, a p + type semiconductor substrate 4), and the sidewall 62 of the first trench 60 may be formed of a second semiconductor of a second conductivity type opposite to the first conductivity type and having a lower impurity concentration than the bottom wall (in this embodiment, an n ⁇ type semiconductor layer 5).
  • the second trench 61 may have a width W2 wider than the first trench 60.
  • the width W2 may be 0.2 ⁇ m or more and 1000 ⁇ m or less.
  • the width W2 may be the maximum width of the second trench 61.
  • the second trench 61 may have a depth D2 shallower than the first trench 60.
  • the depth D2 may be, for example, 0.05 ⁇ m or more and 2 ⁇ m or less. In this way, the first trench 60 and the second trench 61 have different depths.
  • the second trench 61 also has a sidewall 64 and a bottom wall 65.
  • the sidewall 64 of the second trench 61 may be inclined with respect to the bottom wall 65.
  • the first trench 60 may be referred to as a DTI (Deep Trench Isolation) structure
  • the second trench 61 may be referred to as an STI (Shallow Trench Isolation) structure.
  • the element isolation film 22 is disposed between the semiconductor layer 5 and the first embedded body 23, and provides insulation between the semiconductor layer 5 and the first embedded body 23.
  • the first embedded body 23 is insulated from the semiconductor layer 5 by the element isolation film 22.
  • the element isolation film 22 is formed along the bottom wall 63 and side wall 62 of the first trench 60. Specifically, the element isolation film 22 has one surface (outer surface) in contact with the bottom wall 63 and side wall 62 of the first trench 60 and the other surface (inner surface) on the opposite side, and is formed on the bottom wall 63 and side wall 62 so that the one surface and the other surface are parallel to the bottom wall 63 and side wall 62. As a result, the element isolation film 22 forms a concave space inside the first trench 60.
  • the element isolation film 22 may include a first film 71 and a second film 72.
  • the element isolation film 22 has a laminated structure of a first film 71 that contacts the bottom wall 63 and the side wall 62, and a second film 72 that is formed on the first film 71 and is separated from the bottom wall 63 and the side wall 62 by the first film 71.
  • the first film 71 is formed along the bottom wall 63 and the side wall 62 of the first trench 60, and is in contact with the bottom wall 63 and the side wall 62.
  • the first film 71 integrally covers a partial area of the bottom wall 63 and the entire area of the side wall 62.
  • the first film 71 is formed in an L-shape having bent portions at both ends in the width direction of the bottom wall 63 of the first trench 60.
  • the first film 71 may include a first portion 73 that covers the side wall 62 and a second portion 74 that covers the bottom wall 63.
  • the first portion 73 and the second portion 74 may be referred to as a side wall covering film and a bottom wall covering film, respectively.
  • the first portion 73 of the first film 71 is formed so as to extend from the bottom wall 63 of the first trench 60 along the sidewall 62 to the bottom wall 65 of the second trench 61. As a result, the entire sidewall 62 is covered by the first portion 73 of the first film 71.
  • the first portion 73 of the first film 71 has one surface 81 (outer side surface, see FIG. 6) that contacts the sidewall 62 of the first trench 60 and the other surface 82 (inner surface, see FIG. 6) on the opposite side, and is formed on the sidewall 62 so that the one surface 81 and the other surface 82 are parallel to the sidewall 62.
  • the second portion 74 of the first film 71 is pulled out from the lower end of the first portion 73 along the bottom wall 63 of the first trench 60, and has a bottom end 75 in the center of the bottom wall 63. This causes a portion of the bottom wall 63 to be covered by the second portion 74 of the first film 71.
  • the second portion 74 of the first film 71 has one surface (lower surface) that contacts the bottom wall 63 of the first trench 60 and the other surface (upper surface) on the opposite side, and is formed on the side wall 62 so that the one surface and the other surface are parallel to the bottom wall 63.
  • the space defined by the bottom end 75 of the second portion 74 is a contact opening 76 that partially exposes the bottom wall 63.
  • the first film 71 may be an insulating film.
  • the first film 71 is made of silicon oxide (SiO 2 ), but may be made of other insulating materials (for example, silicon nitride oxide film (SiON)).
  • the first film 71 has a constant thickness as a whole.
  • the first portion 73 and the second portion 74 of the first film 71 may have the same thickness.
  • the thickness of the first film 71 is, for example, 0.02 ⁇ m or more and 2.0 ⁇ m or less, and preferably 0.6 ⁇ m or more and 1.5 ⁇ m or less.
  • the second film 72 is formed from the upper surface region of the second portion 74 of the first film 71 along the first portion 73. As a result, the inner surface of the first portion 73 of the first film 71 and the upper surface of the second portion 74 are covered by the second film 72.
  • the second film 72 has one surface 86 (outer surface, see Figure 6) that contacts the first portion 73 of the first film 71 and the other surface 87 (inner surface, see Figure 6) on the opposite side, and is laminated on the first portion 73 so that the one surface 86 and the other surface 87 are parallel to the first portion 73 of the first film 71.
  • the element isolation film 22 is formed as a film of a constant thickness from the bottom wall 63 of the first trench 60 toward the element main surface 19 by combining the L-shaped first film 71 and the linear second film 72.
  • the second film 72 is formed from a material that has an etching selectivity relative to the first film 71.
  • Having an etching selectivity relative to the first film 71 means, for example, that the etching selectivity (a/b), which is the ratio of the amount of etching of the first film 71 (a) to the amount of etching of the second film 72 (b) when etching the first film 71, is preferably 1.5 or more, and more preferably 5.0 or more.
  • the second film 72 having an etching selectivity to the first film 71 may be, for example, a material film selected from polysilicon, doped polysilicon, silicon nitride (SiN), silicon carbide (SiC), carbon-added silicon oxide film (SiOC), and metal (for example, W, Ti, TiN, Ta, TaN, Al, Cu, etc.).
  • metal for example, W, Ti, TiN, Ta, TaN, Al, Cu, etc.
  • An example of these materials is a mixture of insulating material and conductive material.
  • the second film 72 is hatched to indicate an insulating material, assuming that the second film 72 is an insulating material as an example.
  • the thickness of the second film 72 is thinner than the thickness of the first film 71, and is, for example, 0.02 ⁇ m or more and 1.0 ⁇ m or less, and preferably 0.05 ⁇ m or more and 0.3 ⁇ m or less. However, the thickness of the second film 72 may be the same as the thickness of the first film 71, or may be thicker than the thickness of the first film 71.
  • the first filling body 23 is embedded inside the element isolation film 22.
  • the first filling body 23 may be electrically connected to the semiconductor substrate 4 exposed from the contact opening 76.
  • the first filling body 23 may include a first protruding portion 66 that selectively protrudes into the second trench 61.
  • the first filling body 23 may be embedded inside the element isolation film 22 in the first trench 60, and may further protrude upward from the bottom wall 65 of the second trench 61.
  • the first embedded body 23 may have a first upper surface 67, which is the upper surface of the first protrusion 66, and a second upper surface 68 formed at a lower level than the first upper surface 67.
  • the first protrusion 66 may be formed by selectively protruding a portion of the top of the first embedded body 23.
  • the second upper surface 68 is formed on one side and the other side of the first protrusion 66 in a direction intersecting the extension direction of the first contact 59.
  • FIG. 5 is a cross-sectional view along the second direction B, showing an aspect in which the first contact 59 extends in the first direction A. Therefore, the second upper surface 68 is formed on one side and the other side of the first protrusion 66 in the second direction B.
  • the element isolation film 22 may have a second protruding portion 69 protruding upward from the second upper surface 68 of the first filling body 23.
  • the second protruding portion 69 may have an apex at a midpoint in the depth direction of the second trench 61. Therefore, the protruding amount of the second protruding portion 69 may be smaller than the depth D2 of the second trench 61.
  • the first protruding portion 66 and the second protruding portion 69 may extend upward with a gap between them.
  • the second filling body 77 is filled in the second trench 61.
  • the second filling body 77 is made of silicon oxide (SiO 2 ), but may be made of other insulating materials (for example, silicon nitride (SiN) or the like).
  • the second trench 61 may have an upper surface 78 that is flush with the first upper surface 67 of the first filling body 23. Therefore, at the opening end of the second trench 61, a surface formed by the first upper surface 67 of the first filling body 23 and the upper surface 78 of the second filling body 77 may be exposed. In other words, the first filling body 23 may penetrate the second filling body 77 and be selectively exposed from the upper surface 78 of the second filling body 77.
  • FIG. 6 is an enlarged view of the portion surrounded by dashed line VI in FIG. 5.
  • FIG. 7 is a diagram showing a modified example of the element isolation film 22 in FIG. 6. Next, the structure of the second protrusion 69 of the element isolation film 22 will be described in detail.
  • the second protrusion 69 of the element isolation film 22 protrudes from the bottom wall 65 of the second trench 61 into the second trench 61 and is embedded in the second filling body 77.
  • the second protrusion 69 may be a part of the upper end 90 of the element isolation film 22 located on the upper side in the depth direction of the trench 21.
  • the upper end 90 of the element isolation film 22 is a stacked upper end 90 formed by a stacked structure of a first film 71 and a second film 72.
  • the first film 71 and the second film 72 are stacked in contact with each other in a direction intersecting the depth direction of the trench 21, and protrude into the second trench 61 as a second protrusion 69.
  • the stacked upper end 90 forms the second protrusion 69, and is also formed in the vicinity 107 of the boundary between the first trench 60 and the second trench 61.
  • the vicinity 107 of the boundary may be, for example, a region having a depth of 0.15 ⁇ m to 0.5 ⁇ m from the bottom wall 65 of the second trench 61.
  • a recess 80 is formed at an upper end 79 of the first film 71 (first portion 73) by recessing the upper end of the first film 71.
  • the recess 80 may be formed by recessing the center of the first film 71 in the direction of thickness T1 toward the bottom wall 63 (see FIG. 5) of the first trench 60 with respect to both ends in the direction of thickness T1 .
  • a pair of upper end protruding portions 83 may be formed at the upper end 79 of the first film 71, the both ends in the direction of thickness T1 being selectively protruding along one surface 81 and the other surface 82 of the first film 71.
  • a recess 80 consisting of a space sandwiched between the pair of upper end protruding portions 83 may be formed.
  • the one surface 81 and the other surface 82 may be the outer side surface in contact with the sidewall 62 of the first trench 60 and the inner side surface on the opposite side, respectively.
  • the recess 80 may have an inner surface that slopes in a curved manner from the tips of the pair of upper end protrusions 83 toward a center 84 in the direction of thickness T1 of the first film 71.
  • the inner surface of the recess 80 may have an apex at the center 84 in the direction of thickness T1 of the first film 71, and may be formed in an arc shape that slopes upward toward each of the one surface 81 and the other surface 82 with the center 84 as a boundary.
  • a thickness T2 of an upper end portion 85 of the second film 72 may become thinner toward the upper side in the depth direction of the first trench 60.
  • the second film 72 may include one surface 86 (an interface with the first film 71) in contact with the first film 71, another surface 87 formed approximately parallel to the one surface 86 and in contact with the first filling body 23, and an inclined surface 88 that is continuous with the other surface 87 at the upper end portion 85 of the second film 72 and inclined toward the one surface 86.
  • the portion (upper end 85) where the thickness of the second film 72 changes to be thinner may be entirely formed in the second protrusion 69 as shown in FIG. 6, or a part of it may be formed in the first trench 60 as shown in FIG. 7.
  • the boundary 89 between the other surface 87 and the inclined surface 88 may be disposed in the second trench 61 as shown in FIG. 6, or may be disposed in the first trench 60 as shown in FIG. 7.
  • the bottom of the recess 80 of the first film 71 may be disposed above the boundary 89 of the second film 72 as shown in FIGS. 6 and 7, may be disposed below the boundary 89 (not shown), or may be disposed at the same depth as the boundary 89 (not shown).
  • the angle ⁇ between the inclined surface 88 of the second film 72 and one surface 86 of the second film 72 is an acute angle, and may be, for example, greater than or equal to 15° and less than or equal to 50°.
  • Second Shape Fig. 8 is an enlarged view of a main part of the element isolation portion 7 in Fig. 3 and Fig. 4, and shows a second shape of the element isolation film 22.
  • Fig. 9 is an enlarged view of a part surrounded by a dashed line IX in Fig. 8.
  • Fig. 10 is a view showing a modified example of the second protrusion 69 in Fig. 9.
  • structures corresponding to those described with respect to the first shape of the element isolation film 22 are denoted by the same reference numerals, and description thereof will be omitted.
  • the element isolation film 22 has a second protruding portion 69 that protrudes above the second upper surface 68 of the first embedded body 23.
  • the second protrusion 69 of the element isolation film 22 protrudes from the bottom wall 65 of the second trench 61 into the second trench 61 and is embedded in the second filling body 77.
  • the second protrusion 69 may be a part of the upper end 108 of the element isolation film 22 located on the upper side in the depth direction of the trench 21.
  • the upper end 108 of the element isolation film 22 is a stepped upper end 108 formed by the first film 71 selectively protruding beyond the upper end 92 of the second film 72.
  • a step 93 is formed in the depth direction of the second trench 61 between the upper end 91 of the first film 71 and the upper end 92 of the second film 72. In FIG. 9, the step 93 may correspond to the amount of protrusion of the first film 71 from the bottom wall 65 of the second trench 61.
  • the upper end 92 of the second film 72 does not have the aforementioned inclined surface 88, and may be a flat surface that conforms to the bottom wall 65 of the second trench 61.
  • the upper end 92 of the second film 72 is flush with the bottom wall 65 of the second trench 61 and forms part of the bottom wall 65.
  • the second protruding portion 69 of the element isolation film 22 may be formed of a single layer of the first film 71.
  • the second film 72 may protrude from the bottom wall 65 to a smaller extent than the protrusion of the first film 71.
  • the second protrusion 69 of the element isolation film 22 may include a base portion having a laminated structure of the first film 71 and the second film 72, and an extension portion having a single layer structure of the first film 71 that selectively extends upward from the base portion.
  • the stacked portion of the first film 71 and the second film 72 at the step upper end 108 is formed in the vicinity 107 of the boundary between the first trench 60 and the second trench 61.
  • the second film 72 having an etching selectivity to the first film 71 may be, for example, a film made of one material selected from polysilicon and doped polysilicon.
  • the second film 72 may be made of the same material as the first filling body 23.
  • the second film 72 when the first filling body 23 is polysilicon, the second film 72 may be made of polysilicon, which is the same material as the first filling body 23. If the second film 72 is made of the same material as the first filling body 23, the width of the first filling body 23 can be made wider, thereby reducing the resistance value of the first filling body 23.
  • an interface was formed between the second film 72 of the element isolation film 22 and the first filling body 23, and the second film 72 and the first filling body 23 were distinguishable from each other. Distinguishable may mean, for example, that they can be distinguished visually when the element isolation portion 7 is viewed in an image of an electron microscope (TEM, SEM, etc.).
  • TEM electron microscope
  • SEM electron microscope
  • the third shape in FIG. 11 shows a structure in the case where no clear boundary surface is formed between the second film 72 and the first embedding body 23.
  • the second film 72 is formed integrally with the first embedding body 23 and may be a part of the first embedding body 23.
  • the element isolation film 22 is formed of a single layer of the first film 71. Therefore, the element isolation film 22 has the same structure as the first film 71 of the first and second shapes. In other words, the element isolation film 22 is formed in an L-shape having bent portions at both ends in the width direction of the bottom wall 63 of the first trench 60 in a cross-sectional view.
  • the first embedded body 23 may include a body portion 94 embedded inside the element isolation film 22, and a connection portion 95 electrically connected from the body portion 94 to the semiconductor substrate 4 via a contact opening 76.
  • a step 96 corresponding to the length of the second portion 74 of the element isolation film 22 is formed between the body portion 94 and the connection portion 95.
  • the step 96 is formed by a sidewall end 97 of the main body 94.
  • the sidewall end 97 protrudes from the top of the connection portion 95 to the upper surface region of the second portion 74 of the element isolation film 22.
  • the sidewall end 97 is formed in a portion corresponding to the second film 72 described above. In other words, the sidewall end 97 is formed so as to reach the bottom wall 65 of the second trench 61 from the upper surface region of the second portion 74 of the element isolation film 22.
  • the sidewall end 97 forms the sidewall of the first buried body 23 throughout the entire depth direction of the first trench 60.
  • the boundary 99 between the sidewall end 97 and the other portion (central portion 98) of the main body portion 94 of the first embedded body 23 adjacent to the sidewall end 97 is indicated by a dashed line.
  • the boundary 99 does not have to be visible when, for example, the element isolation portion 7 is viewed in an image of an electron microscope (TEM, SEM, etc.).
  • ⁇ Method of forming element isolation portion 7 according to first embodiment>> 12A to 12H are diagrams showing steps related to the formation of the element isolation portion 7 according to the first embodiment. Next, a method for forming the element isolation portion 7 shown in FIG.
  • a mask 100 is formed on the element main surface 19 of the semiconductor layer 5.
  • the mask 100 may be a hard mask having a laminated structure of a first hard mask 101 made of silicon nitride (SiN) and a second hard mask 102 made of silicon oxide (SiO 2 ).
  • the mask 100 has an opening 103 that exposes a region where the first trench 60 is to be formed. Then, the semiconductor layer 5 is etched through the mask 100 to form the first trench 60.
  • a first insulating material film 104 for the first film 71 is formed on the upper surface of the mask 100 and on the sidewall 62 and bottom wall 63 of the first trench 60.
  • the first insulating material film 104 may be referred to as a liner oxide film made of, for example, silicon oxide (SiO 2 ).
  • a second insulating material film 105 for the second film 72 is formed along the first insulating material film 104.
  • the second insulating material film 105 is formed by depositing an insulating material on the first insulating material film 104, for example, by a CVD method. As a result, the second insulating material film 105 is formed on the first insulating material film 104 along the sidewall 62 and bottom wall 63 of the first trench 60.
  • the second insulating material film 105 is formed from a material that has an etching selectivity with respect to the first insulating material film 104.
  • the etching selectivity (a/b) expressed as the ratio of the etching amount (a) of the first insulating material film 104 to the etching amount (b) of the second insulating material film 105 when etching the first insulating material film 104 is preferably 1.5 or more, and more preferably 5.0 or more.
  • the second insulating material film 105 having an etching selectivity with respect to the first insulating material film 104 may be, for example, a material film selected from polysilicon, doped polysilicon, silicon nitride (SiN), silicon carbide (SiC), silicon carbide oxide film (SiOC), and metals (for example, W, Ti, TiN, Ta, TaN, Al, Cu, etc.).
  • the second insulating material film 105 is selectively etched.
  • the etching is performed by supplying an etching gas from above the main surface 19 of the device.
  • Cl, O 2 , HBr, or the like is used as the etching gas.
  • the portion of the second insulating material film 105 along the main surface 19 of the device and the bottom wall 63 of the first trench 60 is selectively removed to form the second film 72.
  • a part of the first insulating material film 104 is exposed.
  • the portion of the second insulating material film 105 along the side wall 62 of the first trench 60 is also etched in order from the upper end.
  • the structure of the upper end 85 of the second film 72 including the inclined surface 88 (specifically, see FIG. 6) is formed.
  • the first insulating material film 104 is selectively etched.
  • the etching is performed by supplying an etching gas from above the main surface 19 of the device.
  • CF 4 , CHF 3 , C 4 F 8 , C 4 F 6 , O 2 , Ar, or the like is used as the etching gas.
  • this etching gas the etching selectivity of the second insulating material film 105 to the first insulating material film 104 is ensured.
  • the portion of the first insulating material film 104 along the main surface 19 of the device and the bottom wall 63 of the first trench 60 is selectively removed to form the first film 71.
  • a contact opening 76 is formed in the bottom wall 63 of the first trench 60, thereby exposing a part of the semiconductor substrate 4.
  • the portion of the first insulating material film 104 along the side wall 62 of the first trench 60 is also etched in order from the upper end.
  • a structure of the upper end portion 79 of the first film 71 including the recess 80 is formed.
  • a conductive material 106 for the first filling body 23 is formed, for example by a CVD method, so as to be embedded in the first trench 60.
  • the semiconductor layer 5 and the first filling body 23 are selectively etched to form a second trench 61.
  • a portion of the semiconductor layer 5 made of single crystal silicon is removed, and a portion of the first filling body 23 made of polycrystalline silicon is also removed, forming a first protrusion 66 of the first filling body 23.
  • portions of the first film 71 and the second film 72 are also removed from the upper ends, so that the amount of protrusion of the element isolation film 22 from the bottom wall 65 of the second trench 61 is adjusted to the length of the second protrusion 69.
  • an insulating material is filled into the second trench 61, for example by CVD. This forms the second filling body 77.
  • the element isolation portion 7 shown in Figures 5 and 6 can be formed.
  • the second film 72 (second insulating material film 105) is laminated on the first film 71 (first insulating material film 104), thereby forming the element isolation film 22. Since the second film 72 has an etching selectivity with respect to the first film 71, the first film 71 can be protected by the second film 72 when the contact opening 76 is etched (see FIG. 12E). Since the second film 72 covers the other surface 82 (see FIGS. 6, 7, 9, and 10) of the first film 71 as a protective film, the first film 71 can be prevented from being etched from the inside of the first trench 60. This can prevent the element isolation film 22 from being locally thinned at the upper ends 90 and 108 of the element isolation film 22. As a result, the breakdown voltage drop at the sidewall 62 of the first trench 60 for element isolation can be suppressed.
  • a stacked structure of the first film 71 and the second film 72 is formed at least near the boundary 107 between the first trench 60 and the second trench 61, a sufficient thickness can be ensured for the element isolation film 22, and a highly reliable semiconductor device 1 with excellent voltage resistance can be provided.
  • ⁇ Structure of element isolation portion 7 according to second embodiment> 13 is an enlarged view of a main part of the element isolation portion 7 according to the second embodiment of the semiconductor device 1.
  • structures corresponding to those described with reference to FIG. 5 for the element isolation portion 7 are denoted by the same reference numerals, and descriptions thereof will be omitted.
  • the second embedded body 77 was formed so that the second protruding portion 69 of the element isolation film 22 was embedded therein.
  • the second embedded body 77 had a portion formed on the inside with respect to the element isolation film 22 (second protruding portion 69) and a portion formed on the outside with respect to the element isolation film 22 (second protruding portion 69).
  • the second embedded body 77 is selectively formed on the outer side of the element isolation film 22 (second protruding portion 69).
  • the second protruding portion 69 has a top portion at the opening end of the second trench 61 (i.e., at the same height position as the element main surface 19). Therefore, the protruding amount of the second protruding portion 69 may be the same as the depth D2 of the second trench 61.
  • ⁇ Method of forming element isolation portion 7 according to the second embodiment>> 14A to 14H are diagrams showing steps related to the formation of the element isolation portion 7 according to the second embodiment. Next, a method for forming the element isolation portion 7 shown in FIG.
  • the semiconductor layer 5 is selectively etched to form a second trench 61.
  • an insulating material is filled into the second trench 61 by, for example, a CVD method. This forms a second filling body 77.
  • a mask 100 is formed on the element main surface 19 of the semiconductor layer 5.
  • the mask 100 may be a hard mask having a laminated structure of a first hard mask 101 made of silicon nitride (SiN) and a second hard mask 102 made of silicon oxide (SiO 2 ).
  • the mask 100 has an opening 103 that exposes a region where the first trench 60 is to be formed.
  • the second filling body 77 is exposed from the opening 103. Then, the second filling body 77 and the semiconductor layer 5 are etched through the mask 100 to form the first trench 60.
  • the inner surface of the first trench 60 is thermally oxidized while leaving the mask 100.
  • a first insulating material film 104 for the first film 71 is formed on the upper surface of the mask 100 and on the sidewall 62 and bottom wall 63 of the first trench 60.
  • the first insulating material film 104 covers the sidewall of the second filling body 77 exposed in the trench 21.
  • the first insulating material film 104 may be referred to as a liner oxide film made of, for example, silicon oxide (SiO 2 ).
  • a second insulating material film 105 for the second film 72 is formed along the first insulating material film 104.
  • the second insulating material film 105 is formed by depositing an insulating material on the first insulating material film 104, for example, by a CVD method. As a result, the second insulating material film 105 is formed on the first insulating material film 104 along the sidewall 62 and bottom wall 63 of the first trench 60.
  • the second insulating material film 105 is formed from a material that has an etching selectivity with respect to the first insulating material film 104.
  • the etching selectivity (a/b) expressed as the ratio of the etching amount (a) of the first insulating material film 104 to the etching amount (b) of the second insulating material film 105 when etching the first insulating material film 104 is preferably 1.5 or more, and more preferably 5.0 or more.
  • the second insulating material film 105 having an etching selectivity with respect to the first insulating material film 104 may be, for example, a material film selected from polysilicon, doped polysilicon, silicon nitride (SiN), silicon carbide (SiC), silicon carbide oxide film (SiOC), and metals (for example, W, Ti, TiN, Ta, TaN, Al, Cu, etc.).
  • the second insulating material film 105 is selectively etched.
  • the etching is performed by supplying an etching gas from above the main surface 19 of the device.
  • Cl, O 2 , HBr, or the like is used as the etching gas.
  • the portion of the second insulating material film 105 along the main surface 19 of the device and the bottom wall 63 of the first trench 60 is selectively removed to form the second film 72.
  • a part of the first insulating material film 104 is exposed.
  • the portion of the second insulating material film 105 along the side wall 62 of the first trench 60 is also etched in order from the upper end.
  • a structure of the upper end 85 of the second film 72 including the inclined surface 88 (specifically, see FIG. 6) is formed.
  • the first insulating material film 104 is selectively etched.
  • the etching is performed by supplying an etching gas from above the main surface 19 of the device.
  • CF 4 , CHF 3 , C 4 F 8 , C 4 F 6 , O 2 , Ar, or the like is used as the etching gas.
  • this etching gas the etching selectivity of the second insulating material film 105 to the first insulating material film 104 is ensured.
  • the portion of the first insulating material film 104 along the main surface 19 of the device and the bottom wall 63 of the first trench 60 is selectively removed to form the first film 71.
  • a contact opening 76 is formed in the bottom wall 63 of the first trench 60, thereby exposing a part of the semiconductor substrate 4.
  • the portion of the first insulating material film 104 along the side wall 62 of the first trench 60 is also etched in order from the upper end.
  • a structure of the upper end portion 79 of the first film 71 including the recess 80 is formed.
  • a conductive material 106 for the first filling body 23 is formed, for example by a CVD method, so as to be embedded in the first trench 60.
  • a configuration may be adopted in which the conductivity type of each semiconductor portion is inverted.
  • a semiconductor device 1 may be adopted in which the p-type portions are made n-type and the n-type portions are made p-type.
  • the element isolation film (22) is formed by stacking the second film (72) on the first film (71). Since the second film (72) has an etching selectivity with respect to the first film (71), the first film (71) can be protected by the second film (72) when etching the opening (76) that exposes the bottom wall (63) of the element isolation trench (60). Since the second film (72) covers the first film (71) as a protective film, the first film (71) can be prevented from being etched from the inside of the element isolation trench (60). This makes it possible to prevent the element isolation film (22) from becoming thin. As a result, it is possible to suppress a decrease in the breakdown voltage on the side wall (62) of the element isolation trench (60).
  • Appendix 1-2 The semiconductor device (1) described in Appendix 1-1, wherein the first portion (73) of the first film (71) has an upper end (79) in which a recess (80) is formed in a central portion (84) in a thickness (T 1 ) direction of the first film (71) that is recessed toward the bottom wall (63) of the element isolation trench (60) relative to both end portions (83) in the thickness direction.
  • the first portion (73) of the first film (71) has an upper end (79) in which a central portion (84) in a thickness (T 1 ) direction of the first film (71) is formed with a recess (80) recessed toward the bottom wall (63) of the element isolation trench (60) relative to both ends (83) in the thickness direction,
  • Appendix 1-7 The semiconductor device (1) according to any one of Appendices 1-1 to 1-6, wherein the first film (71) and the second film (72) extend parallel to each other along the sidewall (62) of the element isolation trench (60) and contact each other on the main surface (19) side of the chip (4, 5) to form a stacked upper end portion (90).
  • the buried body (23) is formed of doped polysilicon;
  • the buried body (23) is formed of doped polysilicon;
  • the first film (71) includes a SiO2 film
  • the semiconductor device (1) according to any one of appendices 1-1 to 1-10, wherein the second film (72) includes a film of one material selected from polysilicon, doped polysilicon, SiN, SiC, SiOC, and a metal.
  • the chip (4, 5) further includes a semiconductor substrate (4), a semiconductor layer (5) supported by the semiconductor substrate (4) and forming the main surface (19) of the chip (4, 5), and a buried layer (6) buried between the semiconductor substrate (4) and the semiconductor layer (5);
  • the semiconductor device (1) according to any one of Appendices 1-1 to 1-12, wherein the element isolation trench (60) penetrates the buried layer (6) from the main surface (19) of the semiconductor layer (5) and reaches the semiconductor substrate (4).
  • the second film (72) is laminated on the first film (71) to form the element isolation film (22). Since the second film (72) has an etching selectivity with respect to the first film (71), the first film (71) can be protected by the second film (72) when etching the opening (76) that exposes the bottom wall (63) of the element isolation trench (60). Since the second film (72) covers the first film (71) as a protective film, the first film (71) can be prevented from being etched from the inside of the element isolation trench (60). This makes it possible to prevent the element isolation film (22) from becoming thin. As a result, it is possible to provide a semiconductor device (1) that can suppress a decrease in breakdown voltage on the side wall (62) of the element isolation trench (60).
  • the first film (71) includes a SiO2 film
  • the embedded body (23) includes a main body portion (94) embedded inside the element isolation film (22) and a connection portion (95) electrically connected to the chip (4, 5) from the main body portion (94) through the opening (76), A step (93) corresponding to a length of the second
  • Appendix 2-2 The semiconductor device (1) described in Appendix 2-1, wherein the main body portion (94) of the embedded body (23) includes a sidewall end portion (97) that protrudes from an upper portion of the connection portion (95) to an upper surface region of the second portion (74) of the element isolation film (22) and forms a sidewall (62) of the embedded body (23) in the depth direction of the element isolation trench (60).

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Abstract

素子分離トレンチの側壁に沿って形成された絶縁性を有する第１膜であって、素子分離トレンチの底壁から側壁に沿って形成された第１部分と、第１部分から底壁に沿って引き出され、底壁を露出させる開口を有する第２部分とを有する第１膜と、第１膜に対してエッチング選択比を有する材料を含み、第１膜の第２部分の上面領域から第１部分に沿って形成された第２膜と、素子分離トレンチに埋め込まれた導電性の埋め込み体とを含む、半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法 関連出願
　本出願は、２０２２年９月２７日に日本国特許庁に提出された特願２０２２－１５４０６４号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置およびその製造方法に関する。
　たとえば、特許文献１は、半導体層と、半導体層に形成され、かつ半導体層に素子領域を区画する素子分離部と、平面視において、素子分離部に沿うライン状に形成され、素子分離部に電気的に接続された第１コンタクトを含む、半導体装置を開示している。
国際公開第２０２１／１８２２２５号
　本開示の一実施形態は、素子分離トレンチの側壁における耐圧低下を抑制する半導体装置を提供する。
　本開示の一実施形態に係る半導体装置は、主面を有するチップと、前記チップの前記主面側に素子領域を区画し、側壁および底壁を有する素子分離トレンチと、前記素子分離トレンチの前記側壁に沿って形成された絶縁性を有する第１膜であって、前記素子分離トレンチの前記底壁から前記側壁に沿って形成された第１部分と、前記第１部分から前記素子分離トレンチの前記底壁に沿って引き出され、前記素子分離トレンチの前記底壁を露出させる開口を有する第２部分とを有する第１膜と、前記第１膜に対してエッチング選択比を有する材料を含み、前記第１膜の前記第２部分の上面領域から前記第１部分に沿って形成された第２膜と、前記素子分離トレンチに埋め込まれた導電性の埋め込み体と、を含む。
　本開示の一実施形態に係る半導体装置によれば、素子分離トレンチの側壁における耐圧低下を抑制することができる。
図１は、本開示の一実施形態に係る半導体装置の模式的な斜視図である。 図２は、図１の第１素子領域を示す前記半導体装置の模式的な平面図である。 図３は、図２のＩＩＩ－ＩＩＩ断面を示す断面図である。 図４は、図２のＩＶ－ＩＶ断面を示す断面図である。 図５は、図３および図４の素子分離部（第１実施形態）の要部拡大図であって、素子分離膜の第１形状を示す図である。 図６は、図５の破線ＶＩで囲まれた部分の拡大図である。 図７は、図６の素子分離膜の変形例を示す図である。 図８は、図３および図４の素子分離部の要部拡大図あって、素子分離膜の第２形状を示す図である。 図９は、図８の破線ＩＸで囲まれた部分の拡大図である。 図１０は、図９の第２突出部の変形例を示す図である。 図１１は、図３および図４の素子分離部の要部拡大図あって、素子分離膜の第３形状を示す図である。 図１２Ａは、前記第１実施形態に係る素子分離部の形成に関連する工程を示す図である。 図１２Ｂは、図１２Ａの次の工程を示す図である。 図１２Ｃは、図１２Ｂの次の工程を示す図である。 図１２Ｄは、図１２Ｃの次の工程を示す図である。 図１２Ｅは、図１２Ｄの次の工程を示す図である。 図１２Ｆは、図１２Ｅの次の工程を示す図である。 図１２Ｇは、図１２Ｆの次の工程を示す図である。 図１２Ｈは、図１２Ｇの次の工程を示す図である。 図１３は、前記半導体装置の第２実施形態に係る素子分離部の要部拡大図である。 図１４Ａは、前記第２実施形態に係る素子分離部の形成に関連する工程を示す図である。 図１４Ｂは、図１４Ａの次の工程を示す図である。 図１４Ｃは、図１４Ｂの次の工程を示す図である。 図１４Ｄは、図１４Ｃの次の工程を示す図である。 図１４Ｅは、図１４Ｄの次の工程を示す図である。 図１４Ｆは、図１４Ｅの次の工程を示す図である。 図１４Ｇは、図１４Ｆの次の工程を示す図である。 図１４Ｈは、図１４Ｇの次の工程を示す図である。
　以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。
　≪半導体装置１の全体構成≫
　図１は、本開示の一実施形態に係る半導体装置１の模式的な斜視図である。
　図１を参照して、半導体装置１は、たとえば、チップ状の集積回路（ＩＣ：Integrated Circuit）装置を含む。半導体装置１は、集積される回路素子の数に基づいて、ＳＳＩ(Small Scale IC)、ＭＳＩ(Middle Scale IC)、ＬＳＩ(Large Scale IC)、ＶＬＳＩ（Very Large Scale IC）、ＵＬＳＩ（Ultra Large Scale IC）と称してもよい。
　半導体装置１は、回路素子が形成された複数の素子領域２，３を有している。複数の素子領域２，３は、後述する共通の半導体層５に形成されている。
　複数の素子領域２，３は、第１素子領域２と、複数の第２素子領域３とを含む。第１素子領域２は、回路素子としてＬＤＭＯＳ（Lateral double-diffusedMOS）が形成された素子領域であってもよい。複数の第２素子領域３は、たとえば、その他の機能素子（たとえば、ＬＤＭＯＳ用の保護ダイオード、抵抗、コンデンサ等）が形成された領域であってもよい。なお、図１では、４つの素子領域２，３が示されているが、半導体装置１は、より多数の素子領域を有していてもよい。
　図２は、図１の第１素子領域２を示す前記半導体装置１の模式的な平面図である。図３は、図２のＩＩＩ－ＩＩＩ断面を示す断面図である。図４は、図２のＩＶ－ＩＶ断面を示す断面図である。
　半導体装置１は、半導体基板４と、半導体層５と、埋め込み層６と、素子分離部７と、フィールド絶縁膜８と、ボディ領域９と、ソース領域１０と、ボディコンタクト領域１１と、ドレイン領域１２と、ゲート絶縁膜１３と、ゲート電極１４と、第１層間絶縁膜１５と、第１配線層１６と、第２層間絶縁膜１７と、第２配線層１８とを含んでいてもよい。
　半導体基板４は、この実施形態では単結晶シリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。半導体基板４は、この実施形態ではｐ＋型である。半導体基板４は、たとえば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下の不純物濃度を有していてもよい。また、半導体基板４の厚さは、たとえば、研削前で５００μｍ以上８００μｍ以下であってもよい。
　半導体層５は、半導体基板４上に形成されている。半導体層５は、素子主面１９と、半導体層５の厚さ方向において素子主面１９の反対側を向く接合面２０とを有する。素子主面１９は、素子領域２，３が形成された面である。一方、接合面２０は、半導体基板４に接する面である。
　半導体層５は、半導体基板４と逆の導電型を有しており、この実施形態ではｎ－型である。半導体層５は、たとえば、５×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下の不純物濃度を有していてもよい。また、半導体層５の厚さは、たとえば、３μｍ以上４０μｍ以下であってもよい。また、半導体層５は、たとえば、半導体基板４に対するエピタキシャル成長によって形成された層であってもよく、その場合、エピタキシャル層と称してもよい。さらに、半導体基板４および半導体層５を総称して半導体チップと称してもよい。
　埋め込み層６は、図３および図４に示すように半導体層５の厚さ方向途中部に形成されていてもよいし、半導体基板４と半導体層５との間に挟まれていてもよい。この実施形態では、埋め込み層６は、複数の素子領域２，３に跨り、半導体層５の厚さ方向における同じ深さ位置に分布している。また、半導体層５は、埋め込み層６によって厚さ方向上下に分断されている。これにより、半導体層５は、埋め込み層６に対して上側（素子主面１９側）の上側半導体層５Ａと、埋め込み層６に対して下側（接合面２０側）の下側半導体層５Ｂとを含んでいてもよい。上側半導体層５Ａは、下側半導体層５Ｂに比べて厚くてもよいし、薄くてもよい。
　埋め込み層６は、半導体層５と同じ導電型を有しており、この実施形態では、半導体層５よりも高い不純物濃度を有するｎ＋型である。埋め込み層６の厚さは、たとえば、２μｍ以上３μｍ以下であってもよい。
　素子分離部７は、この実施形態では、閉環状に形成されている。素子分離部７は、トレンチ２１と、素子分離膜２２と、第１埋め込み体２３とを含んでいてもよい。トレンチ２１は、素子領域２，３を区画するトレンチであるので、素子分離トレンチと称してもよい。
　トレンチ２１は、半導体層５の素子主面１９から埋め込み層６を貫通して半導体基板４に達するまで形成されていてもよい。また、トレンチ２１は、半導体基板４において底部を有していてもよい。
　トレンチ２１は、図２に示すように、第１方向Ａに延びるライン状の第１部分２４と、第１方向Ａに直交する第２方向Ｂに延びるライン状の第２部分２５とを含んでいてもよい。「ライン状」とは、素子領域２，３を区画する細長いトレンチであれば特に制限されず、図２に示すような直線状や、曲線状を含む意味であってもよい。
　また、半導体層５において、第１素子領域２の外周領域には、第１素子領域２と同じく電気的にフローティングされた第２素子領域３が区画されている。第２素子領域３は、素子分離部７を隔てて第１素子領域２と隣接して形成されていてもよいし、第１素子領域２から離間した領域において、図示しない素子分離構造（たとえば、素子分離部７と同様のトレンチ構造）によって形成されていてもよい。なお、第１素子領域２は、たとえば、５Ｖ以上１００Ｖ以下程度の低基準電圧を基準に動作する低電圧素子領域であってもよいし、たとえば、４００Ｖ以上６００Ｖ以下程度の高基準電圧を基準に動作する高電圧素子領域であってもよい。
　第１埋め込み体２３は、トレンチ２１において、素子分離膜の内側に埋め込まれている。第１埋め込み体２３は、トレンチ２１の底部から半導体層５の素子主面１９まで埋め込まれていてもよい。第１埋め込み体２３は、この実施形態では、ドープトポリシリコンで形成されていてもよい。
　フィールド絶縁膜８は、図２では具体的な端縁が示されていないが、閉曲線を描く帯状に形成されている。フィールド絶縁膜８は、素子分離部７と同様に、第１素子領域２の周囲を取り囲むように平面視で四角環状に形成されている。なお、図２では、フィールド絶縁膜８で取り囲まれ、ＭＩＳＦＥＴが形成されるアクティブ領域３０の範囲を模式的に示している。第１素子領域２において、アクティブ領域３０以外の領域は、ボディ領域９が形成されているが、ソース領域１０およびボディコンタクト領域１１が形成されていない領域であってもよい。
　フィールド絶縁膜８は、たとえば、半導体層５の素子主面１９を選択的に酸化させることによって形成されたＬＯＣＯＳ膜であってもよい。フィールド絶縁膜８は、ボディ領域９およびソース領域１０を露出させる第１開口３１と、ドレイン領域１２を露出させる第２開口３２とを有している。
　ボディ領域９は、半導体層５の素子主面１９に形成されている。ボディ領域９は、フィールド絶縁膜８の第１開口３１の周縁部から内側に離れている。ボディ領域９の外周縁とフィールド絶縁膜８の周縁部との間に挟まれ、かつ半導体層５の一部で形成された環状の領域は、半導体層５と同じ導電型の半導体領域３３である。
　ボディ領域９は、第１方向Ａに延びるように形成されている。たとえば、ボディ領域９は、第１方向Ａに沿って細長形状であってもよい。ボディ領域９は、この実施形態ではｐ－型の半導体領域である。ボディ領域９は、たとえば、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下の不純物濃度を有している。また、ボディ領域９の深さは、図３および図４に示すようにフィールド絶縁膜８の底部位置よりも深く、たとえば、０．５μｍ以上４．０μｍ以下であってもよい。
　ソース領域１０およびボディコンタクト領域１１は、半導体層５の素子主面１９においてボディ領域９の内方領域に形成されている。ソース領域１０およびボディコンタクト領域１１は、それぞれ、ボディ領域９の外周縁から内側に離れており、かつボディ領域９の外周縁に沿う外周縁および外周縁を有している。ボディ領域９の外周縁とソース領域１０の外周縁との間に挟まれ、かつボディ領域９で構成された領域は、ゲート電極１４に適切な電圧が印加されたときにチャネルが形成されるチャネル領域３４である。
　ソース領域１０およびボディコンタクト領域１１は、第１方向Ａに沿って交互に複数形成されている。隣り合うソース領域１０およびボディコンタクト領域１１は、互いに接している。
　ソース領域１０は、この実施形態ではｎ＋型の半導体領域である。ソース領域１０は、たとえば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下の不純物濃度を有している。また、ソース領域１０の深さは、ボディ領域９よりも浅く、たとえば、０．２μｍ以上１．０μｍ以下であってもよい。したがって、断面視において、ソース領域１０は、その側部および底部がボディ領域９によって一体的に覆われている。
　ボディコンタクト領域１１は、この実施形態ではｐ＋型の半導体領域であり、ボディ領域９よりも高い不純物濃度を有している。ボディコンタクト領域１１は、たとえば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下の不純物濃度を有している。また、ボディコンタクト領域１１の深さは、ボディ領域９よりも浅く、たとえば、０．２μｍ以上１．０μｍ以下であってもよい。したがって、断面視において、ボディコンタクト領域１１は、その側部および底部がボディ領域９によって一体的に覆われている。
　ドレイン領域１２は、半導体層５の素子主面１９に形成されている。ドレイン領域１２は、ボディ領域９から第２方向Ｂにおいて離間しており、フィールド絶縁膜８の第２開口３２の周縁部に沿う外周縁を有している。また、ドレイン領域１２は、第２方向Ｂにおいて、ソース領域１０を挟んで対向するように一対形成されていてもよい。各ドレイン領域１２は、第１方向Ａに沿って延びている。この実施形態では、ドレイン領域１２は、第１方向Ａに沿って細長形状に形成されている。
　ドレイン領域１２は、この実施形態ではｎ＋型の半導体領域である。ドレイン領域１２は、たとえば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下の不純物濃度を有している。また、ドレイン領域１２の深さは、たとえば、０．２μｍ以上２．０μｍ以下であってもよい。たとえば、ドレイン領域１２は、ソース領域１０と同じ深さを有していてもよい。
　ゲート絶縁膜１３は、半導体層５の素子主面１９に形成されている。より具体的には、ゲート絶縁膜１３は、ソース領域１０の外周縁からフィールド絶縁膜８の第１開口３１の周縁部に至る領域に形成され、フィールド絶縁膜８と一体化しており、かつチャネル領域３４および半導体領域３３を覆っている。
　ゲート絶縁膜１３は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で形成されていてもよい。また、ゲート絶縁膜１３の厚さは、フィールド絶縁膜８よりも薄く、たとえば、２ｎｍ以上５５ｎｍ以下であってもよい。
　ゲート電極１４は、ゲート絶縁膜１３上に形成されている。ゲート電極１４は、ゲート絶縁膜１３を介してチャネル領域３４および半導体領域３３に対向し、かつゲート絶縁膜１３上からフィールド絶縁膜８上に連続して延びている。これにより、ゲート電極１４は、フィールド絶縁膜８の一部を覆っている。ゲート電極１４のチャネル領域３４に対向する部分は、ゲート電極１４の本体部３５と称してもよい。また、ゲート電極１４のフィールド絶縁膜８上の部分は、たとえば、フィールドプレート３６と称してもよい。
　この実施形態では、ゲート電極１４は、ソース領域１０を取り囲む環状に形成されており、ソース領域１０を露出させる開口３７を有している。ソース領域１０は、図３および図４に示すように、開口３７よりも大きめに形成されており、開口３７の周縁部に重なっている。つまり、開口３７の周縁部は、半導体層５の厚さ方向においてソース領域１０に隣接している。また、開口３７は、この実施形態では、主にソース領域１０を露出させるための開口であり、たとえば、ソースコンタクト用開口と称してもよい。
　ゲート電極１４の本体部３５は、第１方向Ａに沿って細長い形状（略長方形状）に形成されていてもよい。
　また、ゲート電極１４は、この実施形態では、たとえばｎ型の不純物を含有するｎ＋型の多結晶シリコンゲート電極を含む。ゲート電極１４は、たとえば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下の不純物濃度を有している。
　第１層間絶縁膜１５は、半導体層５の素子主面１９に形成されている。第１層間絶縁膜１５は、ボディ領域９、ソース領域１０、ボディコンタクト領域１１、ドレイン領域１２およびゲート電極１４を覆っている。第１層間絶縁膜１５は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。また、第１層間絶縁膜１５は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、第１層間絶縁膜１５の厚さは、たとえば、０．３μｍ以上２．０μｍ以下であってもよい。
　第１配線層１６は、第１層間絶縁膜１５上に形成されている。第１配線層１６は、この実施形態では、本体層４０（たとえば、アルミニウム（Ａｌ）層）と、本体層４０を上下方向から挟むバリア層４１（たとえば、Ｔｉ／ＴｉＮの積層構造）とを含むが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。
　第１配線層１６は、第１ソース配線層４２、第１コンタクト配線層２６、第１ドレイン配線層４３および第１ゲート配線層４４を含んでいてもよい。
　第１ソース配線層４２は、ソース領域１０およびボディコンタクト領域１１上に形成されている。第１ソース配線層４２は、アクティブ領域３０から素子分離部７を横切って、第１素子領域２の外側に引き出されている。また、第１ソース配線層４２は、図示しない位置において、グランド電位に接続されていてもよい。
　第１ソース配線層４２は、第１層間絶縁膜１５に埋め込まれたソースコンタクト４５およびボディコンタクト４６によって、ソース領域１０およびボディコンタクト領域１１に接続されている。ソースコンタクト４５およびボディコンタクト４６は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、ソースコンタクト４５およびボディコンタクト４６は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
　第１コンタクト配線層２６は、第１ソース配線層４２から一体的に分岐している。したがって、第１コンタクト配線層２６は、第１ソース配線層４２を介して、グランド電位に接続されていてもよい。第１コンタクト配線層２６は、たとえば、図２に示すように、素子分離部７上において、第１ソース配線層４２との接続部２７を有していてもよい。つまり、第１コンタクト配線層２６は、素子分離部７上で第１ソース配線層４２から分岐していてもよい。
　また、第１コンタクト配線層２６は、図２に示すように、平面視において、ライン状の素子分離部７（トレンチ２１）に沿うライン状に形成されていてもよい。言い換えれば、第１コンタクト配線層２６は、ライン状の素子分離部７（トレンチ２１）上の領域を素子分離部７に沿って延びていてもよい。第１コンタクト配線層２６は、その全体が素子分離部７上の領域に形成されていてもよいし、その一部が素子分離部７上の領域に形成され、その他の部分が素子分離部７上の領域以外の領域に形成されていてもよい。後者の場合、第１コンタクト配線層２６の一部が、平面視において、素子分離部７を横切っていてもよい。この実施形態では、第１コンタクト配線層２６は、平面視において、素子分離部７に沿うライン状であり、かつ閉環状に形成されている。つまり、第１コンタクト配線層２６は、平面視において、全周にわたって素子分離部７に重なる閉環状に形成されている。
　第１コンタクト配線層２６は、第１層間絶縁膜１５に埋め込まれた第１コンタクト５９によって、第１埋め込み体２３に接続されている。第１コンタクト５９は、第１コンタクト配線層２６と同様に、図２に示すように、平面視において、ライン状の素子分離部７（トレンチ２１）に沿うライン状に形成されていてもよい。この実施形態では、第１コンタクト５９は、平面視において、素子分離部７に沿うライン状であり、かつ閉環状に形成されている。つまり、第１コンタクト５９は、平面視において、全周にわたって素子分離部７および第１コンタクト配線層２６に重なる閉環状に形成されている。
　また、第１コンタクト５９は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
　第１ドレイン配線層４３は、ドレイン領域１２上に形成されている。第１ドレイン配線層４３は、アクティブ領域３０内に収まるように形成されている。つまり、第１ドレイン配線層４３は、その両端部がいずれもアクティブ領域３０の外周よりも内側に形成されている。
　第１ドレイン配線層４３は、第１層間絶縁膜１５に埋め込まれた第１ドレインコンタクト４７によって、ドレイン領域１２に接続されている。第１ドレインコンタクト４７は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、第１ドレインコンタクト４７は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
　第１ゲート配線層４４は、ゲート電極１４上に形成されている。第１ゲート配線層４４は、アクティブ領域３０の外側であり、かつ第１素子領域２の内側に形成されている。つまり、第１ゲート配線層４４は、その両端部がいずれも素子分離部７よりも内側に形成されている。
　第２層間絶縁膜１７は、第１配線層１６を覆うように第１層間絶縁膜１５上に形成されている。第２層間絶縁膜１７は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。また、第２層間絶縁膜１７は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、第２層間絶縁膜１７の厚さは、たとえば、０．３μｍ以上２．０μｍ以下であってもよい。
　第２配線層１８は、第２層間絶縁膜１７上に形成されている。第２配線層１８は、この実施形態では、本体層４９（たとえば、アルミニウム（Ａｌ）層）と、本体層４９を上下方向から挟むバリア層５０（たとえば、Ｔｉ／ＴｉＮの積層構造）とを含むが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。
　第２配線層１８は、第２ドレイン配線層５１および第２ゲート配線層５２を含んでいてもよい。
　第２ドレイン配線層５１は、第１ソース配線層４２および第１ドレイン配線層４３を覆うように形成されている。第２ドレイン配線層５１は、アクティブ領域３０上に形成されて第１ソース配線層４２および第１ドレイン配線層４３を覆うコンタクト部５３と、コンタクト部５３から素子分離部７および第１コンタクト配線層２６を横切って、第１素子領域２の外側に引き出された引き出し部５４とを含んでいてもよい。第２ドレイン配線層５１（コンタクト部５３）は、図３および図４に示すように、ソース領域１０の上方領域を横切って、一対のドレイン領域１２に跨るように形成されている。
　第２ドレイン配線層５１（この実施形態では、コンタクト部５３）は、第２層間絶縁膜１７に埋め込まれた第２ドレインコンタクト５５によって、第１ドレイン配線層４３に接続されている。第２ドレインコンタクト５５は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、第２ドレインコンタクト５５は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
　第２ゲート配線層５２は、第１ゲート配線層４４を覆うように形成されている。第２ゲート配線層５２は、第１ゲート配線層４４上に形成されて第１ゲート配線層４４を覆うコンタクト部５６と、コンタクト部５６から素子分離部７および第１コンタクト配線層２６を横切って、第１素子領域２の外側に引き出された引き出し部５７とを含んでいてもよい。
　第２ゲート配線層５２（この実施形態では、コンタクト部５６）は、第２層間絶縁膜１７に埋め込まれたゲートコンタクト５８によって、第１ゲート配線層４４に接続されている。ゲートコンタクト５８は、第２方向Ｂに沿って、互いに間隔を空けてドット状に複数配列されている。また、ゲートコンタクト５８は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
　≪第１実施形態に係る素子分離部７の構造≫
　次に、第１実施形態に係る素子分離部７の具体的な構造について説明する。
（１）第１形状
　図５は、図３および図４の素子分離部７の要部拡大図であって、素子分離膜２２の第１形状を示す図である。図５では、素子分離部７の具体的な構造の説明のために必要な要素を選択的に示し、特に必要でない要素については省略している。たとえば、図５では埋め込み層６が省略されている。
　トレンチ２１は、第１トレンチ６０と、第２トレンチ６１と、素子分離膜２２と、第１埋め込み体２３と、第２埋め込み体７７とを含んでいてもよい。
　第１トレンチ６０と第２トレンチ６１は、主面と反対側に向かって順に連続されている。第２トレンチ６１は、素子主面１９からトレンチ２１の底壁に向かって半導体層５の厚さ方向途中まで形成されており、第２トレンチ６１の底壁６５から第１トレンチ６０が形成されている。第１トレンチ６０は、半導体基板４に達するように形成されている。第２トレンチ６１は、素子主面１９の表面部に形成され、第１トレンチ６０の上端から連続している。つまり、トレンチ２１は、半導体層５の素子主面１９から半導体層５の厚さ方向下側に向かって形成された第２トレンチ６１と、第２トレンチ６１の底部から半導体層５の厚さ方向下側に向かって形成された第１トレンチ６０とを含んでいてもよい。
　第１トレンチ６０は、たとえば、０．２μｍ以上２０μｍ以下の幅Ｗ１を有していてもよい。第１トレンチ６０が深くなるにしたがって幅が狭くなる断面視テーパ形状である場合、幅Ｗ１は、第１トレンチ６０の最大幅であってもよい。また、第１トレンチ６０の深さＤ１は、たとえば、２μｍ以上１００μｍ以下であってもよい。
　第１トレンチ６０は、側壁６２と底壁６３とを有している。第１トレンチ６０の側壁６２は、底壁６３に対して傾斜していてもよい。第１トレンチ６０の側壁６２は、半導体層５で形成されている。第１トレンチ６０の底壁６３は、半導体基板４で形成されている。つまり、第１トレンチ６０の側壁６２および底壁６３は、互いに不純物濃度の異なる半導体で形成されていてもよい。より具体的には、第１トレンチ６０の底壁６３が第１導電型の第１半導体（この実施形態では、ｐ＋型の半導体基板４）で形成されており、第１トレンチ６０の側壁６２が、第１導電型とは逆の第２導電型であり、かつ底壁よりも低い不純物濃度を有する第２半導体（この実施形態では、ｎ－型の半導体層５）で形成されていてもよい。
　第２トレンチ６１は、第１トレンチ６０よりも広い幅Ｗ２を有していてもよい。幅Ｗ２は、０．２μｍ以上１０００μｍ以下であってもよい。第２トレンチ６１が深くなるにしたがって幅が狭くなる断面視テーパ形状である場合、幅Ｗ２は、第２トレンチ６１の最大幅であってもよい。また、第２トレンチ６１は、第１トレンチ６０よりも浅い深さＤ２を有していてもよい。深さＤ２は、たとえば、０．０５μｍ以上２μｍ以下であってもよい。このように、第１トレンチ６０および第２トレンチ６１は、互いに異なる深さを有している。
　また、第２トレンチ６１は、側壁６４と底壁６５とを有している。第２トレンチ６１の側壁６４は、底壁６５に対して傾斜していてもよい。
　たとえば、第１トレンチ６０をＤＴＩ（Deep Trench Isolation）構造と称し、第２トレンチ６１をＳＴＩ（Shallow Trench Isolation）構造と称してもよい。
　素子分離膜２２は、半導体層５と第１埋め込み体２３との間に配置され、半導体層５と第１埋め込み体２３との間を絶縁している。第１埋め込み体２３は、素子分離膜２２によって半導体層５から絶縁されている。
　素子分離膜２２は、第１トレンチ６０の底壁６３と側壁６２に沿って形成されている。具体的には、素子分離膜２２は、第１トレンチ６０の底壁６３および側壁６２に接する一方表面（外側表面）およびその反対側の他方表面（内側表面）を有し、前記一方表面および前記他方表面が底壁６３および側壁６２に平行となるように、底壁６３および側壁６２上に形成されている。これにより、素子分離膜２２は、第１トレンチ６０の内部に凹状の空間を形成している。
　素子分離膜２２は、第１膜７１と、第２膜７２とを含んでいてもよい。素子分離膜２２は、底壁６３および側壁６２に接する第１膜７１と、第１膜７１上に形成され、第１膜７１によって底壁６３および側壁６２から隔てられた第２膜７２との積層構造を有している。
　第１膜７１は、第１トレンチ６０の底壁６３および側壁６２に沿って形成され、底壁６３および側壁６２に接している。第１膜７１は、底壁６３の一部の領域および側壁６２の全体領域を一体的に覆っている。これにより、断面視において、第１膜７１は、第１トレンチ６０の底壁６３の幅方向両端部に屈曲部を有するＬ字形に形成されている。具体的には、第１膜７１は、側壁６２を覆う第１部分７３と、底壁６３を覆う第２部分７４とを含んでいてもよい。第１部分７３および第２部分７４は、それぞれ、側壁被覆膜および底壁被覆膜と称されてもよい。
　第１膜７１の第１部分７３は、第１トレンチ６０の底壁６３から側壁６２に沿って第２トレンチ６１の底壁６５に達するように形成されている。これにより、側壁６２の全体が第１膜７１の第１部分７３によって覆われている。第１膜７１の第１部分７３は、第１トレンチ６０の側壁６２に接する一方表面８１（外側側面　図６参照）およびその反対側の他方表面８２（内側表面　図６参照）を有し、前記一方表面８１および前記他方表面８２が側壁６２に平行となるように、側壁６２上に形成されている。
　第１膜７１の第２部分７４は、第１部分７３の下端部から第１トレンチ６０の底壁６３に沿って引き出され、底壁６３の中央部に底側端部７５を有している。これにより、底壁６３の一部が第１膜７１の第２部分７４によって覆われている。第１膜７１の第２部分７４は、第１トレンチ６０の底壁６３に接する一方表面（下側表面）およびその反対側の他方表面（上側表面）を有し、前記一方表面および前記他方表面が底壁６３に平行となるように、側壁６２上に形成されている。
　第１トレンチ６０において、第２部分７４の底側端部７５によって区画された空間は、底壁６３を部分的に露出させるコンタクト開口７６である。
　第１膜７１は、絶縁膜であってもよい。第１膜７１は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で形成されていてもよい。第１膜７１は、全体として一定の厚さを有している。たとえば、第１膜７１の第１部分７３および第２部分７４の厚さは互いに同じであってもよい。第１膜７１の厚さは、たとえば、０．０２μｍ以上２．０μｍ以下であり、好ましくは、０．６μｍ以上１．５μｍ以下である。
　第２膜７２は、第１膜７１の第２部分７４の上面領域から第１部分７３に沿って形成されている。これにより、第１膜７１の第１部分７３の内側表面および第２部分７４の上側表面が、第２膜７２によって覆われている。第２膜７２は、第１膜７１の第１部分７３に接する一方表面８６（外側表面　図６参照）およびその反対側の他方表面８７（内側表面　図６参照）を有し、前記一方表面８６および前記他方表面８７が第１膜７１の第１部分７３に平行となるように、第１部分７３上に積層されている。
　第２膜７２の他方表面８７（内側表面）は、第１膜７１の底側端部７５と面一に連続している。これにより、第２膜７２の他方表面８７（内側表面）と第１膜７１の底側端部７５との間に段差が形成されていない。したがって、素子分離膜２２は、断面視において、Ｌ字形の第１膜７１と、直線状の第２膜７２とが組み合わさって、第１トレンチ６０の底壁６３から素子主面１９に向かって一定厚さの膜状に形成されている。
　第２膜７２は、この実施形態では、第１膜７１に対してエッチング選択比を有する材料により形成されている。第１膜７１に対してエッチング選択比を有するとは、たとえば、第１膜７１をエッチングする時の第１膜７１のエッチング量（ａ）と第２膜７２のエッチング量（ｂ）との比で示されるエッチング選択比（ａ／ｂ）が、好ましくは、１．５以上であり、さらに好ましくは、５．０以上である。エッチング選択比（ａ／ｂ）は高ければ高いほどよいが、上限は、たとえば、１０００以下であってもよい。
　第１膜７１がＳｉＯ２膜である場合、第１膜７１に対してエッチング選択比を有する第２膜７２としては、たとえば、ポリシリコン、ドープトポリシリコン、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭素添加シリコン酸化膜（ＳｉＯＣ）、金属（たとえば、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕ等）から選択される一つの材料膜が挙げられる。これらの材料の一例には絶縁材料および導電材料が混在している。図５では、一例として第２膜７２が絶縁材料であるとして、第２膜７２に絶縁材料を示すハッチングを付している。
　第２膜７２の厚さは、第１膜７１の厚さよりも薄く、たとえば、０．０２μｍ以上１．０μｍ以下であり、好ましくは、０．０５μｍ以上０．３μｍ以下である。ただし、第２膜７２の厚さは、第１膜７１の厚さと同じであってもよいし、第１膜７１の厚さよりも厚くてもよい。
　第１埋め込み体２３は、素子分離膜２２の内側に埋め込まれている。第１埋め込み体２３は、コンタクト開口７６から露出する半導体基板４に電気的に接続されていてもよい。第１埋め込み体２３は、第２トレンチ６１内に選択的に突出する第１突出部６６を含んでいてもよい。第１埋め込み体２３は、第１トレンチ６０内で素子分離膜２２の内側に埋め込まれ、さらに、第２トレンチ６１の底壁６５から上方に突出していてもよい。
　第１埋め込み体２３は、第１突出部６６の上面である第１上面６７と、第１上面６７よりも低いレベルに形成された第２上面６８とを有していてもよい。第１突出部６６は、第１埋め込み体２３の頂部の一部を選択的に突出させることによって形成されていてもよい。第２上面６８は、この実施形態では、第１コンタクト５９の延びる方向に交差する方向において、第１突出部６６を挟むように一方側および他方側にそれぞれ形成されている。たとえば、図５は、第２方向Ｂに沿う断面図であり、第１コンタクト５９が第１方向Ａに延びている態様を示している。したがって、第２上面６８は、第２方向Ｂにおいて、第１突出部６６を挟むように一方側および他方側に形成されている。
　素子分離膜２２は、第１埋め込み体２３の第２上面６８よりも上方に突出する第２突出部６９を有していてもよい。第２突出部６９は、第２トレンチ６１の深さ方向途中部に頂部を有していてもよい。したがって、第２突出部６９の突出量は、第２トレンチ６１の深さＤ２よりも小さくてもよい。また、第１突出部６６および第２突出部６９は、互いに間隔を空けて上方に延びていてもよい。
　第２埋め込み体７７は、第２トレンチ６１に埋め込まれている。第２埋め込み体７７は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。第２トレンチ６１は、第１埋め込み体２３の第１上面６７と面一な上面７８を有していてもよい。したがって、第２トレンチ６１の開口端には、第１埋め込み体２３の第１上面６７および第２埋め込み体７７の上面７８によって形成された面が露出していてもよい。言い換えれば、第１埋め込み体２３は、第２埋め込み体７７を貫通して、第２埋め込み体７７の上面７８から選択的に露出していてもよい。
　図６は、図５の破線ＶＩで囲まれた部分の拡大図である。図７は、図６の素子分離膜２２の変形例を示す図である。次に、素子分離膜２２の第２突出部６９の構造について詳細に説明する。
　図６および図７を参照して、素子分離膜２２の第２突出部６９は、第２トレンチ６１の底壁６５から第２トレンチ６１内に突出し、第２埋め込み体７７に埋め込まれている。第２突出部６９は、トレンチ２１の深さ方向において上側に配置された素子分離膜２２の上端部９０の一部であってもよい。
　この第１形状では、素子分離膜２２の上端部９０は、第１膜７１および第２膜７２の積層構造によって形成された積層上端部９０である。第１膜７１および第２膜７２は、トレンチ２１の深さ方向に交差する方向に互いに接して積層された状態で、第２トレンチ６１内に第２突出部６９として突出している。積層上端部９０は、第２突出部６９を形成し、かつ第１トレンチ６０の第２トレンチ６１との境界部近傍１０７にも形成されている。境界部近傍１０７は、たとえば、第２トレンチ６１の底壁６５から深さ０．１５μｍ以上０．５μｍ以下の領域であってもよい。
　第２突出部６９において、第１膜７１（第１部分７３）の上端部７９には、第１膜７１の上端が窪むことによって凹部８０が形成されている。具体的には、凹部８０は、第１膜７１の厚さＴ１の方向における第１膜７１の中央部が厚さＴ１の方向の両端部に対して第１トレンチ６０の底壁６３（図５参照）に向かって窪むことによって形成されていてもよい。第１膜７１の上端部７９には、厚さＴ１の方向における両端部が第１膜７１の一方表面８１および他方表面８２のそれぞれに沿って選択的に突出した一対の上端突出部８３が形成されていてもよい。これにより、一対の上端突出部８３によって挟まれた空間からなる凹部８０が形成されていてもよい。一方表面８１および他方表面８２は、それぞれ、第１トレンチ６０の側壁６２に接する外側側面およびその反対側の内側側面であってもよい。凹部８０は、断面視において、一対の上端突出部８３の先端から第１膜７１の厚さＴ１の方向の中心部８４に向かって曲線状に傾斜する内面を有していてもよい。たとえば、断面視において、凹部８０の内面は、第１膜７１の厚さＴ１の方向の中心部８４に頂部を有し、中心部８４を境界にして一方表面８１および他方表面８２のそれぞれに向かって上方傾斜する弧状に形成されていてもよい。
　第２突出部６９において、第２膜７２の上端部８５の厚さＴ２は、第１トレンチ６０の深さ方向上側に向かうに従って薄くなっていてもよい。たとえば、第２膜７２は、第１膜７１に接する一方表面８６（第１膜７１との境界面）と、一方表面８６に対して略平行に形成され、第１埋め込み体２３に接する他方表面８７と、第２膜７２の上端部８５において他方表面８７から連続し、一方表面８６に向かって傾斜する傾斜面８８とを含んでいてもよい。
　第２膜７２の厚さが薄く変化する部分（上端部８５）は、その全体が図６に示すように第２突出部６９に形成されていてもよいし、その一部が図７に示すように第１トレンチ６０内に形成されていてもよい。つまり、他方表面８７と傾斜面８８との境界部８９は、図６に示すように第２トレンチ６１内に配置されていてもよいし、図７に示すように、第１トレンチ６０内に配置されていてもよい。この実施形態では、第１膜７１の凹部８０の最下部は、図６および図７に示すように第２膜７２の境界部８９よりも上方に配置されていてもよいし、境界部８９よりも下方に配置されていてもよいし（図示せず）、境界部８９と同じ深さ位置に配置されていてもよい（図示せず）。
　第２膜７２の傾斜面８８と、第２膜７２の一方表面８６との間の角度θは鋭角であり、たとえば、１５°以上５０°以下であってもよい。
（２）第２形状
　図８は、図３および図４の素子分離部７の要部拡大図あって、素子分離膜２２の第２形状を示す図である。図９は、図８の破線ＩＸで囲まれた部分の拡大図である。図１０は、図９の第２突出部６９の変形例を示す図である。以下では、素子分離膜２２の第１形状に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図８を参照して、第１形状と同様に素子分離膜２２は、第１埋め込み体２３の第２上面６８よりも上方に突出する第２突出部６９を有している。
　図９を参照して、素子分離膜２２の第２突出部６９は、第２トレンチ６１の底壁６５から第２トレンチ６１内に突出し、第２埋め込み体７７に埋め込まれている。第２突出部６９は、トレンチ２１の深さ方向において上側に配置された素子分離膜２２の上端部１０８の一部であってもよい。
　この第２形状では、素子分離膜２２の上端部１０８は、第１膜７１が第２膜７２の上端９２よりも選択的に突出することによって形成された段差上端部１０８である。第１膜７１の上端９１と第２膜７２の上端９２との間には、第２トレンチ６１の深さ方向における段差９３が形成されている。段差９３は、図９では、第２トレンチ６１の底壁６５からの第１膜７１の突出量に対応していてもよい。
　第２膜７２の上端９２は、前述の傾斜面８８を有しておらず、第２トレンチ６１の底壁６５に沿う平坦面であってもよい。第２膜７２の上端９２は、図９では第２トレンチ６１の底壁６５と面一であり、底壁６５の一部を形成している。この場合、素子分離膜２２の第２突出部６９は、第１膜７１の単層で形成されていてもよい。
　変形例として図１０に示すように、第２膜７２は、第１膜７１の突出量よりも小さい範囲で底壁６５から突出していてもよい。この場合、素子分離膜２２の第２突出部６９は、第１膜７１および第２膜７２の積層構造からなる基部と、前記基部から上方に選択的に延びる第１膜７１の単層構造からなる延出部とを含んでいてもよい。
　図９および図１０のいずれの場合でも、段差上端部１０８のうち第１膜７１および第２膜７２の積層部分が、第１トレンチ６０の第２トレンチ６１との境界部近傍１０７に形成されている。
　この第２形状では、第１膜７１に対してエッチング選択比を有する第２膜７２としては、たとえば、ポリシリコン、ドープトポリシリコンから選択される一つの材料膜が挙げられる。第２膜７２は、第１埋め込み体２３と同じ材料により形成されていてもよい。この実施形態では、第１埋め込み体２３がポリシリコンである場合、第２膜７２は、第１埋め込み体２３と同じ材料であるポリシリコンにより形成されていてもよい。第２膜７２が第１埋め込み体２３と同じ材料であれば、第１埋め込み体２３の幅を広く確保できるので、第１埋め込み体２３の抵抗値を低減することができる。
（３）第３形状
　図１１は、図３および図４の素子分離部７の要部拡大図あって、素子分離膜２２の第３形状を示す図である。以下では、素子分離膜２２の第１形状および第２形状に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　第１形状および第２形状では、素子分離膜２２の第２膜７２と第１埋め込み体２３との間に境界面が形成されており、第２膜７２と第１埋め込み体２３とが互いに区別可能であった。区別可能とは、たとえば、素子分離部７を電子顕微鏡（ＴＥＭ、ＳＥＭ等）の画像で確認したときに、目視で区別できることであってもよい。一方、第２形状のように、第２膜７２が第１埋め込み体２３と同じ材料により形成されている場合、第２膜７２と第１埋め込み体２３との間の境界面が明確に形成されず、第２膜７２と第１埋め込み体２３とを互いに区別できない場合がある。
　図１１の第３形状は、第２膜７２と第１埋め込み体２３との間に明確な境界面が形成されない場合の構造を示している。明確な境界面がない条件では、第２膜７２は、第１埋め込み体２３と一体的に形成され、第１埋め込み体２３の一部であってもよい。
　第３形状を構造的に説明すると、素子分離膜２２は、第１膜７１の単層により形成されている。したがって、素子分離膜２２は、第１形状および第２形状の第１膜７１と同じ構造を有している。つまり、素子分離膜２２は、断面視において、第１トレンチ６０の底壁６３の幅方向両端部に屈曲部を有するＬ字形に形成されている。
　第１埋め込み体２３は、素子分離膜２２の内側に埋め込まれた本体部９４と、本体部９４からコンタクト開口７６を介して半導体基板４に電気的に接続された接続部９５とを含んでいてもよい。本体部９４と接続部９５との間には、素子分離膜２２の第２部分７４の長さに対応する段差９６が形成されている。
　段差９６は、本体部９４の側壁端部９７によって形成されている。側壁端部９７は、接続部９５の上部から素子分離膜２２の第２部分７４の上面領域に突出している。側壁端部９７は、前述の第２膜７２に相当する部分に形成されている。つまり、側壁端部９７は、素子分離膜２２の第２部分７４の上面領域から第２トレンチ６１の底壁６５に達するように形成されている。側壁端部９７は、第１トレンチ６０の深さ方向の全体にわたって、第１埋め込み体２３の側壁を形成している。
　図１１では、側壁端部９７と、側壁端部９７に隣接する第１埋め込み体２３の本体部９４のその他の部分（中央部９８）との境界部９９を破線で示している。境界部９９は、たとえば、素子分離部７を電子顕微鏡（ＴＥＭ、ＳＥＭ等）の画像で確認したときに目視で確認できなくてもよい。
　≪第１実施形態に係る素子分離部７の形成方法≫
　図１２Ａ～図１２Ｈは、第１実施形態に係る素子分離部７の形成に関連する工程を示す図である。次に、図５に示した素子分離部７の形成方法を説明する。
　まず、図１２Ａに示すように、半導体層５の素子主面１９にマスク１００が形成される。マスク１００は、たとえば、窒化シリコン（ＳｉＮ）からなる第１ハードマスク１０１と、酸化シリコン（ＳｉＯ２）からなる第２ハードマスク１０２との積層構造を有するハードマスクであってもよい。マスク１００は、第１トレンチ６０を形成すべき領域を露出させる開口１０３を有している。そして、当該マスク１００を介して半導体層５をエッチングすることによって、第１トレンチ６０が形成される。
　次に、図１２Ｂに示すように、第１トレンチ６０の形成後、マスク１００を残したまま、第１トレンチ６０の内面が熱酸化される。これにより、マスク１００の上面および第１トレンチ６０の側壁６２および底壁６３に第１膜７１用の第１絶縁材料膜１０４が形成される。第１絶縁材料膜１０４は、たとえば酸化シリコン（ＳｉＯ２）からなるライナー酸化膜と称されてもよい。
　次に、図１２Ｃに示すように、第１絶縁材料膜１０４に沿って、第２膜７２用の第２絶縁材料膜１０５が形成される。第２絶縁材料膜１０５は、たとえばＣＶＤ法で絶縁材料を第１絶縁材料膜１０４上に堆積することによって形成される。これにより、第１トレンチ６０の側壁６２および底壁６３に沿って、第１絶縁材料膜１０４上に第２絶縁材料膜１０５が形成される。
　第２絶縁材料膜１０５は、この実施形態では、第１絶縁材料膜１０４に対してエッチング選択比を有する材料により形成されている。たとえば、第１絶縁材料膜１０４をエッチングする時の第１絶縁材料膜１０４のエッチング量（ａ）と第２絶縁材料膜１０５のエッチング量（ｂ）との比で示されるエッチング選択比（ａ／ｂ）は、好ましくは、１．５以上であり、さらに好ましくは、５．０以上である。エッチング選択比（ａ／ｂ）は高ければ高いほどよいが、上限は、たとえば、１０００以下であってもよい。
　第１絶縁材料膜１０４がＳｉＯ２膜である場合、第１絶縁材料膜１０４に対してエッチング選択比を有する第２絶縁材料膜１０５としては、たとえば、ポリシリコン、ドープトポリシリコン、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭化シリコン酸化膜（ＳｉＯＣ）、金属（たとえば、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕ等）から選択される一つの材料膜が挙げられる。
　次に、図１２Ｄに示すように、第２絶縁材料膜１０５が選択的にエッチングされる。エッチングは、素子主面１９の上方からエッチングガスが供給されることによって行われる。エッチングガスとしては、たとえば、第２絶縁材料膜１０５がポリシリコンやドープトポリシリコンの場合には、Ｃｌ、Ｏ２、ＨＢｒ等が使用される。これにより、第２絶縁材料膜１０５のうち素子主面１９および第１トレンチ６０の底壁６３に沿う部分が選択的に除去され、第２膜７２が形成される。第１トレンチ６０の底壁６３においては、第１絶縁材料膜１０４の一部が露出する。この際、第２絶縁材料膜１０５のうち第１トレンチ６０の側壁６２に沿う部分も上端から順にエッチングされる。これにより、傾斜面８８を含む第２膜７２の上端部８５の構造（具体的には図６参照）が形成される。
　次に、図１２Ｅに示すように、第１絶縁材料膜１０４が選択的にエッチングされる。エッチングは、素子主面１９の上方からエッチングガスが供給されることによって行われる。エッチングガスとしては、たとえば、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｏ２、Ａｒ等が使用される。このエッチングガスが使用されることによって、第１絶縁材料膜１０４に対する第２絶縁材料膜１０５のエッチング選択比が確保される。これにより、第１絶縁材料膜１０４のうち素子主面１９および第１トレンチ６０の底壁６３に沿う部分が選択的に除去され、第１膜７１が形成される。第１トレンチ６０の底壁６３においてはコンタクト開口７６が形成されることによって、半導体基板４の一部が露出する。この際、第１絶縁材料膜１０４のうち第１トレンチ６０の側壁６２に沿う部分も上端から順にエッチングされる。これにより、凹部８０を含む第１膜７１の上端部７９の構造（具体的には図６参照）が形成される。
　次に、図１２Ｆに示すように、たとえばＣＶＤ法によって、第１トレンチ６０内に埋め込まれるように、第１埋め込み体２３用の導電材料１０６が形成される。
　次に、図１２Ｇに示すように、エッチバックによって導電材料１０６の不要部分が除去されることによって、第１埋め込み体２３が形成される。その後、エッチングによってマスク１００が除去される。
　次に、図１２Ｈに示すように、半導体層５および第１埋め込み体２３が選択的にエッチングされることによって、第２トレンチ６１が形成される。この際、単結晶シリコンからなる半導体層５の一部が除去されるとともに、多結晶シリコンからなる第１埋め込み体２３の一部も除去され、第１埋め込み体２３の第１突出部６６が形成される。この際、第１膜７１および第２膜７２の一部も上端から除去されるので、第２トレンチ６１の底壁６５からの素子分離膜２２の突出量が第２突出部６９の長さに調整される。
　次に、たとえばＣＶＤ法によって、第２トレンチ６１に絶縁材料が埋め込まれる。これによって、第２埋め込み体７７が形成される。以上の工程を経て、図５および図６に示す素子分離部７を形成することができる。
　≪半導体装置１の効果≫
　以上のように、この半導体装置１によれば、第１膜７１（第１絶縁材料膜１０４）に第２膜７２（第２絶縁材料膜１０５）が積層されることによって、素子分離膜２２が形成される。第２膜７２が、第１膜７１に対してエッチング選択比を有しているので、コンタクト開口７６のエッチング形成時（図１２Ｅ参照）に、第１膜７１を第２膜７２で保護することができる。第２膜７２が保護膜として第１膜７１の他方表面８２（図６、図７、図９、図１０参照）を覆っているので、第１膜７１が第１トレンチ６０の内側からエッチングされることを抑制することができる。これにより、素子分離膜２２の上端部９０，１０８において素子分離膜２２が局所的に薄くなることを防止することができる。その結果、素子分離用の第１トレンチ６０の側壁６２における耐圧低下を抑制することができる。
　また、少なくとも第１トレンチ６０の第２トレンチ６１との境界部近傍１０７において、第１膜７１および第２膜７２の積層構造が形成されているので、素子分離膜２２の厚さとして十分な大きさを確保でき、耐圧に優れた信頼性の高い半導体装置１を提供することができる。
　≪第２実施形態に係る素子分離部７の構造≫
　図１３は、半導体装置１の第２実施形態に係る素子分離部７の要部拡大図である。以下では、図５を参照して素子分離部７に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　前述の素子分離部７では、第２埋め込み体７７は、素子分離膜２２の第２突出部６９が内部に埋め込まれるように形成されていた。言い換えれば、第２埋め込み体７７は、素子分離膜２２（第２突出部６９）に対して内側に形成された部分と、素子分離膜２２（第２突出部６９）に対して外側に形成された部分とを有していた。
　これに対して、第２実施形態に係る素子分離部７では、第２埋め込み体７７は、素子分離膜２２（第２突出部６９）に対して外側に選択的に形成されている。また、第２突出部６９は、第２トレンチ６１の開口端（つまり、素子主面１９と同じ高さ位置）に頂部を有している。したがって、第２突出部６９の突出量は、第２トレンチ６１の深さＤ２と同じであってもよい。
　≪第２実施形態に係る素子分離部７の形成方法≫
　図１４Ａ～図１４Ｈは、第２実施形態に係る素子分離部７の形成に関連する工程を示す図である。次に、図１３に示した素子分離部７の形成方法を説明する。
　まず、図１４Ａに示すように、半導体層５が選択的にエッチングされることによって、第２トレンチ６１が形成される。次に、たとえばＣＶＤ法によって、第２トレンチ６１に絶縁材料が埋め込まれる。これによって、第２埋め込み体７７が形成される。
　次に、図１４Ｂに示すように、半導体層５の素子主面１９にマスク１００が形成される。マスク１００は、たとえば、窒化シリコン（ＳｉＮ）からなる第１ハードマスク１０１と、酸化シリコン（ＳｉＯ２）からなる第２ハードマスク１０２との積層構造を有するハードマスクであってもよい。マスク１００は、第１トレンチ６０を形成すべき領域を露出させる開口１０３を有している。開口１０３から第２埋め込み体７７が露出する。そして、当該マスク１００を介して第２埋め込み体７７および半導体層５をエッチングすることによって、第１トレンチ６０が形成される。
　次に、図１４Ｃに示すように、第１トレンチ６０の形成後、マスク１００を残したまま、第１トレンチ６０の内面が熱酸化される。これにより、マスク１００の上面および第１トレンチ６０の側壁６２および底壁６３に第１膜７１用の第１絶縁材料膜１０４が形成される。第１絶縁材料膜１０４は、トレンチ２１内に露出する第２埋め込み体７７の側壁を被覆する。第１絶縁材料膜１０４は、たとえば酸化シリコン（ＳｉＯ２）からなるライナー酸化膜と称されてもよい。
　次に、図１４Ｄに示すように、第１絶縁材料膜１０４に沿って、第２膜７２用の第２絶縁材料膜１０５が形成される。第２絶縁材料膜１０５は、たとえばＣＶＤ法で絶縁材料を第１絶縁材料膜１０４上に堆積することによって形成される。これにより、第１トレンチ６０の側壁６２および底壁６３に沿って、第１絶縁材料膜１０４上に第２絶縁材料膜１０５が形成される。
　第２絶縁材料膜１０５は、この実施形態では、第１絶縁材料膜１０４に対してエッチング選択比を有する材料により形成されている。たとえば、第１絶縁材料膜１０４をエッチングする時の第１絶縁材料膜１０４のエッチング量（ａ）と第２絶縁材料膜１０５のエッチング量（ｂ）との比で示されるエッチング選択比（ａ／ｂ）は、好ましくは、１．５以上であり、さらに好ましくは、５．０以上である。エッチング選択比（ａ／ｂ）は高ければ高いほどよいが、上限は、たとえば、１０００以下であってもよい。
　第１絶縁材料膜１０４がＳｉＯ２膜である場合、第１絶縁材料膜１０４に対してエッチング選択比を有する第２絶縁材料膜１０５としては、たとえば、ポリシリコン、ドープトポリシリコン、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭化シリコン酸化膜（ＳｉＯＣ）、金属（たとえば、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕ等）から選択される一つの材料膜が挙げられる。
　次に、図１４Ｅに示すように、第２絶縁材料膜１０５が選択的にエッチングされる。エッチングは、素子主面１９の上方からエッチングガスが供給されることによって行われる。エッチングガスとしては、たとえば、第２絶縁材料膜１０５がポリシリコンやドープトポリシリコンの場合には、Ｃｌ、Ｏ２、ＨＢｒ等が使用される。これにより、第２絶縁材料膜１０５のうち素子主面１９および第１トレンチ６０の底壁６３に沿う部分が選択的に除去され、第２膜７２が形成される。第１トレンチ６０の底壁６３においては、第１絶縁材料膜１０４の一部が露出する。この際、第２絶縁材料膜１０５のうち第１トレンチ６０の側壁６２に沿う部分も上端から順にエッチングされる。これにより、傾斜面８８を含む第２膜７２の上端部８５の構造（具体的には図６参照）が形成される。
　次に、図１４Ｆに示すように、第１絶縁材料膜１０４が選択的にエッチングされる。エッチングは、素子主面１９の上方からエッチングガスが供給されることによって行われる。エッチングガスとしては、たとえば、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｏ２、Ａｒ等が使用される。このエッチングガスが使用されることによって、第１絶縁材料膜１０４に対する第２絶縁材料膜１０５のエッチング選択比が確保される。これにより、第１絶縁材料膜１０４のうち素子主面１９および第１トレンチ６０の底壁６３に沿う部分が選択的に除去され、第１膜７１が形成される。第１トレンチ６０の底壁６３においてはコンタクト開口７６が形成されることによって、半導体基板４の一部が露出する。この際、第１絶縁材料膜１０４のうち第１トレンチ６０の側壁６２に沿う部分も上端から順にエッチングされる。これにより、凹部８０を含む第１膜７１の上端部７９の構造（具体的には図６参照）が形成される。
　次に、図１４Ｇに示すように、たとえばＣＶＤ法によって、第１トレンチ６０内に埋め込まれるように、第１埋め込み体２３用の導電材料１０６が形成される。
　次に、図１４Ｈに示すように、エッチバックによって導電材料１０６の不要部分が除去されることによって、第１埋め込み体２３が形成される。その後、エッチングによってマスク１００が除去される。以上の工程を経て、図１３に示す素子分離部７を形成することができる。
　以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
　たとえば、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされた半導体装置１が採用されてもよい。
　この明細書および図面の記載から以下に付記する特徴が抽出され得る。
　［付記１－１］
　主面（１９）を有するチップ（４，５）と、
　前記チップ（４，５）の前記主面（１９）側に素子領域（２，３）を区画し、側壁（６２）および底壁（６３）を有する素子分離トレンチ（６０）と、
　前記素子分離トレンチ（６０）の前記側壁（６２）に沿って形成された絶縁性を有する第１膜（７１）であって、前記素子分離トレンチ（６０）の前記底壁（６３）から前記側壁（６２）に沿って形成された第１部分（７３）と、前記第１部分（７３）から前記素子分離トレンチ（６０）の前記底壁（６３）に沿って引き出され、前記素子分離トレンチ（６０）の前記底壁（６３）を露出させる開口（７６）を有する第２部分（７４）とを有する第１膜（７１）と、
　前記第１膜（７１）に対してエッチング選択比を有する材料を含み、前記第１膜（７１）の前記第２部分（７４）の上面領域から前記第１部分（７３）に沿って形成された第２膜（７２）と、
　前記素子分離トレンチ（６０）に埋め込まれた導電性の埋め込み体（２３）と、を含む、半導体装置（１）。
　この構成によれば、第１膜（７１）に第２膜（７２）が積層されることによって素子分離膜（２２）が形成されている。第２膜（７２）が、第１膜（７１）に対してエッチング選択比を有しているので、素子分離トレンチ（６０）の底壁（６３）を露出させる開口（７６）のエッチング形成時に、第１膜（７１）を第２膜（７２）で保護することができる。第２膜（７２）が保護膜として第１膜（７１）を覆っているので、第１膜（７１）が素子分離トレンチ（６０）の内側からエッチングされることを抑制することができる。これにより、素子分離膜（２２）が薄くなることを防止することができる。その結果、素子分離トレンチ（６０）の側壁（６２）における耐圧低下を抑制することができる。
　［付記１－２］
　前記第１膜（７１）の前記第１部分（７３）は、前記第１膜（７１）の厚さ（Ｔ１）方向における中央部（８４）が前記厚さ方向両端部（８３）に対して前記素子分離トレンチ（６０）の前記底壁（６３）に向かって窪む凹部（８０）が形成された上端部（７９）を有する、付記１－１に記載の半導体装置（１）。
　［付記１－３］
　断面視において、前記第１膜（７１）の前記凹部（８０）は、前記両端部（８３）から前記中央部（８４）に向かって曲線状に傾斜する内面を有する、付記１－２に記載の半導体装置（１）。
　［付記１－３－１］
　断面視において、前記凹部（８０）の内面は、前記第１膜（７１）の厚さ（Ｔ１）の方向の中心部（８４）に頂部を有し、前記中心部（８４）を境界にして前記第１膜の一方表面（８１）および他方表面（８２）のそれぞれに向かって上方傾斜する弧状に形成されている、付記１－３に記載の半導体装置（１）。
　［付記１－４］
　前記第２膜（７２）は、前記第１膜（７１）と前記第２膜（７２）との境界面（８６）に対して傾斜する傾斜面（８８）が形成された上端部（８５）を有する、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１）。
　［付記１－５］
　前記第２膜（７２）の前記傾斜面（８８）と、前記第１膜（７１）と前記第２膜（７２）との前記境界面（８６）との間の角度（θ）は、鋭角である、付記１－４に記載の半導体装置（１）。
　［付記１－６］
　前記第１膜（７１）の前記第１部分（７３）は、前記第１膜（７１）の厚さ（Ｔ１）方向における中央部（８４）が前記厚さ方向両端部（８３）に対して前記素子分離トレンチ（６０）の前記底壁（６３）に向かって窪む凹部（８０）が形成された上端部（７９）を有し、
　前記第２膜（７２）は、前記第１膜（７１）と前記第２膜（７２）との境界面（８６）に対して鋭角で傾斜する傾斜面（８８）が形成された上端部（８５）を有する、付記１－１に記載の半導体装置（１）。
　［付記１－７］
　前記第１膜（７１）および前記第２膜（７２）は、前記素子分離トレンチ（６０）の前記側壁（６２）に沿って互いに平行に延び、前記チップ（４，５）の前記主面（１９）側において互いに接触することによって積層上端部（９０）を形成している、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
　［付記１－７－１］
　前記第２膜（７２）は、前記埋め込み体（２３）とは異なる材料により形成されている、付記１－７に記載の半導体装置（１）。
　［付記１－７－２］
　前記埋め込み体（２３）は、ドープトポリシリコンにより形成され、
　前記第２膜（７２）は、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、金属から選択される一つの材料により形成されている、付記１－７－１に記載の半導体装置（１）。
　［付記１－８］
　前記第１膜（７１）および前記第２膜（７２）は、前記素子分離トレンチ（６０）の前記側壁（６２）に沿って互いに平行に延び、前記チップ（４，５）の前記主面（１９）側において、前記第１膜（７１）が前記第２膜（７２）の上端よりも選択的に突出することによって段差（９３）上端部（１０８）を形成している、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
　［付記１－８－１］
　前記第２膜（７２）は、前記埋め込み体（２３）と同じ材料により形成されている、付記１－８に記載の半導体装置（１）。
　［付記１－８－２］
　前記埋め込み体（２３）は、ドープトポリシリコンにより形成され、
　前記第２膜（７２）は、ポリシリコンまたはドープトポリシリコンにより形成されている、付記１－８－１に記載の半導体装置（１）。
　［付記１－９］
　前記素子分離トレンチ（６０）の上端から連続するように前記チップ（４，５）の表面部に形成され、前記素子分離トレンチ（６０）よりも広い幅（Ｗ２）を有し、かつ前記素子分離トレンチ（６０）よりも浅い深さ（Ｄ２）を有する第２素子分離トレンチ（６１）と、
　前記第２素子分離トレンチ（６１）に埋め込まれた絶縁性の第２埋め込み体（７７）と、をさらに含む、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
　［付記１－１０］
　前記第１膜（７１）および前記第２膜（７２）の各上端部（７９，８５）は、前記第２素子分離トレンチ（６１）の底壁（６５）から前記第２埋め込み体（７７）の内部に選択的に突出している、付記１－９に記載の半導体装置（１）。
　［付記１－１１］
　前記第１膜（７１）は、ＳｉＯ２膜を含み、
　前記第２膜（７２）は、ポリシリコン、ドープトポリシリコン、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、金属から選択される一つの材料膜を含む、付記１－１～付記１－１０のいずれか一項に記載の半導体装置（１）。
　［付記１－１２］
　前記第２膜（７２）は、前記第１膜（７１）に対するエッチング選択比が１．５以上である、付記１－１～付記１－１１のいずれか一項に記載の半導体装置（１）。
　［付記１－１２－１］
　前記第２膜（７２）は、前記第１膜（７１）に対するエッチング選択比が５．０以上である、付記１－１～付記１－１２のいずれか一項に記載の半導体装置（１）。
　［付記１－１３］
　前記チップ（４，５）は、半導体基板（４）と、前記半導体基板（４）に支持され、前記チップ（４，５）の前記主面（１９）を形成する半導体層（５）と、前記半導体基板（４）と前記半導体層（５）との間に埋め込まれた埋め込み層（６）とをさらに含み、
　前記素子分離トレンチ（６０）は、前記半導体層（５）の前記主面（１９）から前記埋め込み層（６）を貫通し、前記半導体基板（４）に達している、付記１－１～付記１－１２のいずれか一項に記載の半導体装置（１）。
　［付記１－１４］
　半導体層（５）の主面（１９）に選択的に開口（１０３）を有するマスク（１００）を形成する工程と、
　前記マスク（１００）を介して前記半導体層（５）をエッチングすることによって、前記半導体層（５）の前記主面（１９）側に素子領域（２，３）を区画するように、側壁（６２）および底壁（６３）を有する素子分離トレンチ（６０）を形成する工程と、
　前記素子分離トレンチ（６０）の前記側壁（６２）および前記底壁（６３）に沿うように、絶縁性の第１膜（７１）を形成する工程と、
　前記素子分離トレンチ（６０）の前記側壁（６２）および前記底壁（６３）に沿うように、前記第１膜（７１）に対してエッチング選択比を有する材料を含む第２膜（７２）を前記第１膜（７１）に積層することによって素子分離膜（２２）を形成する工程と、
　前記素子分離トレンチ（６０）の前記底壁（６３）上の前記第１膜（７１）を露出させるように、前記第２膜（７２）を選択的に除去する工程と、
　前記素子分離トレンチ（６０）の前記底壁（６３）を露出させる開口（７６）が形成されるように、前記素子分離トレンチ（６０）の前記底壁（６３）上で前記第２膜（７２）から露出した前記第１膜（７１）を選択的に除去する工程と、
　前記開口（７６）の形成後、前記素子分離トレンチ（６０）に導電性の埋め込み体（２３）を埋め込む工程とを含む、半導体装置（１）の製造方法。
　この方法によれば、第１膜（７１）に第２膜（７２）が積層されることによって素子分離膜（２２）が形成される。第２膜（７２）が、第１膜（７１）に対してエッチング選択比を有しているので、素子分離トレンチ（６０）の底壁（６３）を露出させる開口（７６）のエッチング形成時に、第１膜（７１）を第２膜（７２）で保護することができる。第２膜（７２）が保護膜として第１膜（７１）を覆っているので、第１膜（７１）が素子分離トレンチ（６０）の内側からエッチングされることを抑制することができる。これにより、素子分離膜（２２）が薄くなることを防止することができる。その結果、素子分離トレンチ（６０）の側壁（６２）における耐圧低下を抑制できる半導体装置（１）を提供することができる。
　［付記１－１５］
　前記第１膜（７１）は、ＳｉＯ２膜を含み、
　前記第２膜（７２）は、ポリシリコン、ドープトポリシリコン、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、金属から選択される一つの材料膜を含む、付記１－１４に記載の半導体装置（１）の製造方法。
　［付記２－１］
　主面（１９）を有するチップ（４，５）と、
　前記チップ（４，５）の前記主面（１９）側に素子領域（２，３）を区画し、側壁（６２）および底壁（６３）を有する素子分離トレンチ（６０）と、
　前記素子分離トレンチ（６０）の前記側壁（６２）に沿って形成された素子分離膜（２２）であって、前記素子分離トレンチ（６０）の前記底壁（６３）から前記側壁（６２）に沿って形成された第１部分（７３）と、前記第１部分（７３）から前記素子分離トレンチ（６０）の前記底壁（６３）に沿って引き出され、前記素子分離トレンチ（６０）の前記底壁（６３）を露出させる開口（７６）を有する第２部分（７４）とを有する素子分離膜（２２）と、
　前記素子分離トレンチ（６０）に埋め込まれた導電性の埋め込み体（２３）と、を含み、
　前記埋め込み体（２３）は、前記素子分離膜（２２）の内側に埋め込まれた本体部（９４）と、前記本体部（９４）から前記開口（７６）を介して前記チップ（４，５）に電気的に接続された接続部（９５）とを含み、
　前記本体部（９４）と前記接続部（９５）との間には、前記素子分離膜（２２）の前記第２部分（７４）の長さに対応する段差（９３）が形成されている、半導体装置（１）。
　［付記２－２］
　前記埋め込み体（２３）の前記本体部（９４）は、前記接続部（９５）の上部から前記素子分離膜（２２）の前記第２部分（７４）の上面領域に突出し、かつ前記素子分離トレンチ（６０）の深さ方向において前記埋め込み体（２３）の側壁（６２）を形成する側壁端部（９７）を含む、付記２－１に記載の半導体装置（１）。
１　　　　　：半導体装置
２　　　　　：第１素子領域
３　　　　　：第２素子領域
４　　　　　：半導体基板
５　　　　　：半導体層
５Ａ　　　　：上側半導体層
５Ｂ　　　　：下側半導体層
６　　　　　：埋め込み層
７　　　　　：素子分離部
８　　　　　：フィールド絶縁膜
９　　　　　：ボディ領域
１０　　　　：ソース領域
１１　　　　：ボディコンタクト領域
１２　　　　：ドレイン領域
１３　　　　：ゲート絶縁膜
１４　　　　：ゲート電極
１５　　　　：第１層間絶縁膜
１６　　　　：第１配線層
１７　　　　：第２層間絶縁膜
１８　　　　：第２配線層
１９　　　　：素子主面
２０　　　　：接合面
２１　　　　：トレンチ
２２　　　　：素子分離膜
２３　　　　：第１埋め込み体
２４　　　　：第１部分
２５　　　　：第２部分
２６　　　　：第１コンタクト配線層
２７　　　　：接続部
３０　　　　：アクティブ領域
３１　　　　：第１開口
３２　　　　：第２開口
３３　　　　：半導体領域
３４　　　　：ボディチャネル領域
３５　　　　：本体部
３６　　　　：フィールドプレート
３７　　　　：開口
４０　　　　：本体層
４１　　　　：バリア層
４２　　　　：第１ソース配線層
４３　　　　：第１ドレイン配線層
４４　　　　：第１ゲート配線層
４５　　　　：ソースコンタクト
４６　　　　：ボディコンタクト
４７　　　　：第１ドレインコンタクト
４９　　　　：本体層
５０　　　　：バリア層
５１　　　　：第２ドレイン配線層
５２　　　　：第２ゲート配線層
５３　　　　：コンタクト部
５４　　　　：引き出し部
５５　　　　：第２ドレインコンタクト
５６　　　　：コンタクト部
５７　　　　：引き出し部
５８　　　　：ゲートコンタクト
５９　　　　：第１コンタクト
６０　　　　：第１トレンチ
６１　　　　：第２トレンチ
６２　　　　：側壁
６３　　　　：底壁
６４　　　　：側壁
６５　　　　：底壁
６６　　　　：第１突出部
６７　　　　：第１上面
６８　　　　：第２上面
６９　　　　：第２突出部
７１　　　　：第１膜
７２　　　　：第２膜
７３　　　　：第１部分
７４　　　　：第２部分
７５　　　　：底側端部
７６　　　　：コンタクト開口
７７　　　　：第２埋め込み体
７８　　　　：上面
７９　　　　：上端部
８０　　　　：凹部
８１　　　　：一方表面
８２　　　　：他方表面
８３　　　　：上端突出部
８４　　　　：中心部
８５　　　　：上端部
８６　　　　：一方表面
８７　　　　：他方表面
８８　　　　：傾斜面
８９　　　　：境界部
９０　　　　：積層上端部
９１　　　　：上端
９２　　　　：上端
９３　　　　：段差
９４　　　　：本体部
９５　　　　：接続部
９６　　　　：段差
９７　　　　：側壁端部
９８　　　　：中央部
９９　　　　：境界部
１００　　　：マスク
１０１　　　：第１ハードマスク
１０２　　　：第２ハードマスク
１０３　　　：開口
１０４　　　：第１絶縁材料膜
１０５　　　：第２絶縁材料膜
１０６　　　：導電材料
１０７　　　：境界部近傍
１０８　　　：段差上端部
Ｄ１　　　　：深さ
Ｄ２　　　　：深さ
Ｔ１　　　　：厚さ
Ｔ２　　　　：厚さ
Ｗ１　　　　：幅
Ｗ２　　　　：幅
θ　　　　　：角度

Claims (15)

  1. 　主面を有するチップと、
    　前記チップの前記主面側に素子領域を区画し、側壁および底壁を有する素子分離トレンチと、
    　前記素子分離トレンチの前記側壁に沿って形成された絶縁性を有する第１膜であって、前記素子分離トレンチの前記底壁から前記側壁に沿って形成された第１部分と、前記第１部分から前記素子分離トレンチの前記底壁に沿って引き出され、前記素子分離トレンチの前記底壁を露出させる開口を有する第２部分とを有する第１膜と、
    　前記第１膜に対してエッチング選択比を有する材料を含み、前記第１膜の前記第２部分の上面領域から前記第１部分に沿って形成された第２膜と、
    　前記素子分離トレンチに埋め込まれた導電性の埋め込み体と、を含む、半導体装置。
  2. 　前記第１膜の前記第１部分は、前記第１膜の厚さ方向における中央部が前記厚さ方向両端部に対して前記素子分離トレンチの前記底壁に向かって窪む凹部が形成された上端部を有する、請求項１に記載の半導体装置。
  3. 　断面視において、前記第１膜の前記凹部は、前記両端部から前記中央部に向かって曲線状に傾斜する内面を有する、請求項２に記載の半導体装置。
  4. 　前記第２膜は、前記第１膜と前記第２膜との境界面に対して傾斜する傾斜面が形成された上端部を有する、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第２膜の前記傾斜面と、前記第１膜と前記第２膜との前記境界面との間の角度は、鋭角である、請求項４に記載の半導体装置。
  6. 　前記第１膜の前記第１部分は、前記第１膜の厚さ方向における中央部が前記厚さ方向両端部に対して前記素子分離トレンチの前記底壁に向かって窪む凹部が形成された上端部を有し、
    　前記第２膜は、前記第１膜と前記第２膜との境界面に対して鋭角で傾斜する傾斜面が形成された上端部を有する、請求項１に記載の半導体装置。
  7. 　前記第１膜および前記第２膜は、前記素子分離トレンチの前記側壁に沿って互いに平行に延び、前記チップの前記主面側において互いに接触することによって積層上端部を形成している、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記第１膜および前記第２膜は、前記素子分離トレンチの前記側壁に沿って互いに平行に延び、前記チップの前記主面側において、前記第１膜が前記第２膜の上端よりも選択的に突出することによって段差上端部を形成している、請求項１～６のいずれか一項に記載の半導体装置。
  9. 　前記素子分離トレンチの上端から連続するように前記チップの表面部に形成され、前記素子分離トレンチよりも広い幅を有し、かつ前記素子分離トレンチよりも浅い深さを有する第２素子分離トレンチと、
    　前記第２素子分離トレンチに埋め込まれた絶縁性の第２埋め込み体と、をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記第１膜および前記第２膜の各上端部は、前記第２素子分離トレンチの底壁から前記第２埋め込み体の内部に選択的に突出している、請求項９に記載の半導体装置。
  11. 　前記第１膜は、ＳｉＯ２膜を含み、
    　前記第２膜は、ポリシリコン、ドープトポリシリコン、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、金属から選択される一つの材料膜を含む、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記第２膜は、前記第１膜に対するエッチング選択比が１．５以上である、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記チップは、半導体基板と、前記半導体基板に支持され、前記チップの前記主面を形成する半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み層とをさらに含み、
    　前記素子分離トレンチは、前記半導体層の前記主面から前記埋め込み層を貫通し、前記半導体基板に達している、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　半導体層の主面に選択的に開口を有するマスクを形成する工程と、
    　前記マスクを介して前記半導体層をエッチングすることによって、前記半導体層の前記主面側に素子領域を区画するように、側壁および底壁を有する素子分離トレンチを形成する工程と、
    　前記素子分離トレンチの前記側壁および前記底壁に沿うように、絶縁性の第１膜を形成する工程と、
    　前記素子分離トレンチの前記側壁および前記底壁に沿うように、前記第１膜に対してエッチング選択比を有する材料を含む第２膜を前記第１膜に積層することによって素子分離膜を形成する工程と、
    　前記素子分離トレンチの前記底壁上の前記第１膜を露出させるように、前記第２膜を選択的に除去する工程と、
    　前記素子分離トレンチの前記底壁を露出させる開口が形成されるように、前記素子分離トレンチの前記底壁上で前記第２膜から露出した前記第１膜を選択的に除去する工程と、
    　前記開口の形成後、前記素子分離トレンチに導電性の埋め込み体を埋め込む工程とを含む、半導体装置の製造方法。
  15. 　前記第１膜は、ＳｉＯ２膜を含み、
    　前記第２膜は、ポリシリコン、ドープトポリシリコン、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、金属から選択される一つの材料膜を含む、請求項１４に記載の半導体装置の製造方法。
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