JP4699692B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 161
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 239000000758 substrate Substances 0.000 claims description 94
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 40
- 239000000945 filler Substances 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 37
- 239000012535 impurity Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims description 5
- 239000011800 void material Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 237
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 45
- 229910052710 silicon Inorganic materials 0.000 description 45
- 239000010703 silicon Substances 0.000 description 45
- 230000015556 catabolic process Effects 0.000 description 11
- 238000002513 implantation Methods 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
図6は、MOS FETが形成された従来の半導体装置(特許文献1参照)の図解的な断面図である。
N++型の半導体基板51の上には、N型のドリフト層(N型ピラー層)52およびP型のリサーフ層(P型ピラー層)53を含む半導体層54が形成されている。ドリフト層52とリサーフ層53とは、半導体基板51に平行な方向に交互に繰り返し現れるように配置されており、いわゆるスーパージャンクション構造を形成している。
ドリフト層52の上には、N型領域56が形成されている。リサーフ層53の上には、N型領域56と接するようにP型のベース層57が形成されている。ベース層57の表層部には、N型のソース領域58が形成されている。
この状態で、ゲート電極60を適当な電位にする(MOS FETをオン状態にする)ことにより、ソース電極61とドレイン電極62との間に電流を流すことができる。この際、N型領域56とソース領域58との間のベース層57において、絶縁膜59との界面近傍にチャネルが形成される。これにより、ドレイン電極62から、半導体基板51、ドリフト層52、N型領域56、ベース層57の絶縁膜59との界面近傍(チャネル)、およびソース領域58を経て、ソース電極61へと電流が流れる。
次に、このMOS FETがオフ状態のとき、すなわち、ゲート電極60が上記の適当な電位にされていないときについて説明する。この場合、チャネルは形成されず、MOS FETには電流が流れないので、ドリフト層52とリサーフ層53とにより形成されるPN接合には、電源電圧がそのまま逆バイアスとして印加されることになる。そのため、ドリフト層52とリサーフ層53との界面Sからドリフト層52およびリサーフ層53へと空乏層がすみやかに広がり、ドリフト層52およびリサーフ層53が完全に空乏化する。これにより、理論上は、優れた耐圧を実現できる。
このとき、半導体基板51とドリフト層52とで不純物濃度が異なることなどにより、ドリフト層52とリサーフ層53との界面S近傍と、半導体基板51とリサーフ層53との界面近傍とでは、空乏層の広がり方が異なる。これにより、半導体装置がオフ状態のとき、空乏層において局所的に強い電界が生じ、この部分で電流が流れる。このため、このような半導体装置の耐圧は、実際には満足できるレべルではなかった。
この発明の他の目的は、耐圧を向上させることができる半導体装置を提供することである。
この発明によれば、リサーフ層は半導体層を貫通して半導体基板に至るトレンチの内側壁に沿って形成され、ドリフト層はリサーフ層が形成された後の半導体層の残余の領域からなる。これにより、ドリフト層とリサーフ層とが半導体基板に平行な方向に繰り返し(交互に)現れる、いわゆる、スーパージャンクション構造を有する半導体装置を製造できる。リサーフ層は、トレンチの幅方向に関して、一方側の内側壁のみに沿って形成されてもよく、両側の内側壁に沿って形成されてもよい。
上記リサーフ層を形成する工程は、上記トレンチの内側壁に露出した上記半導体層の表層部に、上記第2導電型の不純物を注入する注入工程と、この注入工程の後、上記半導体基板を加熱することにより、上記半導体層に注入された当該不純物を上記半導体層中に拡散させる熱拡散工程とを含んでいてもよい。
この発明によれば、エッチバック厚を制御することにより、充填材の上面位置が、半導体基板と半導体層との界面位置よりも浅くなるようにすることができ、充填材の上面位置を任意に調整できる。これにより、ドリフト層において、リサーフ層と半導体基板とに挟まれた部分の幅を容易に制御できる。
上記充填工程は、請求項3記載のように、上記トレンチに充填材としての酸化シリコン(15)を充填する工程を含んでいてもよい。
また、上記トレンチに酸化シリコンを充填する工程は、トレンチ内にTEOS(tetraethylorthosilicate)を充填する工程と、このTEOSを熱分解して上記充填材としての酸化シリコンを得る工程とを含んでいてもよい。
酸化膜により、充填材(ポリシリコン)と半導体基板やスーパージャンクション構造部とを電気的に絶縁することができる。酸化膜を形成する工程は、トレンチの内壁を熱酸化させる工程を含んでいてもよい。
この発明によれば、トレンチ内が充填材および上部充填材でほぼ完全に満たされた半導体装置を得ることができ、これにより半導体基板のそりを防止できる。
請求項6記載の発明は、上記半導体層の表面に上記第2導電型の不純物を導入して、上記リサーフ層および上記ドリフト層と接する上記第2導電型のベース領域(8)を形成する工程と、上記ベース領域に上記第1導電型の不純物を導入して、上記ベース領域の残部により上記ドリフト層およびリサーフ層と隔てられた上記第1導電型のソース領域(7)を形成する工程と、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向するゲート絶縁膜(11)を形成する工程と、上記ゲート絶縁膜を挟んで、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向配置されたゲート電極(10)を形成する工程とをさらに含むことを特徴とする請求項1ないし5のいずれかに記載の半導体装置の製造方法である。
請求項7記載の発明は、第1導電型の半導体基板(2)と、この半導体基板上に設けられ、上記第1導電型のドリフト層(3)、および上記第1導電型とは異なる第2導電型のリサーフ層(9)を、上記半導体基板に平行な横方向に交互に配置して形成したスーパージャンクション構造部(13)と、このスーパージャンクション構造部を貫通して上記半導体基板に至るトレンチ(4)内の底部側の所定の領域に配置された充填材(15,32,33)とを備え、上記リサーフ層は、上記トレンチの内側壁に沿って形成されており、上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域(3V)を有しており、上記分離領域と上記リサーフ層との界面位置(D1)と、上記トレンチ内の上記充填材の上面位置(D2)とが、上記スーパージャンクション構造部の表面からほぼ同じ深さにあることを特徴とする、請求項1に記載の製造方法により製造される半導体装置(1,31,41)である。
充填材は、酸化シリコンなどの絶縁物であってもよく、絶縁物に覆われたシリコン(たとえば、ポリシリコン)などの導電体(半導体)であってもよい。
トレンチ内において、充填材の上の空間には何も満たされずに空所とされていてもよいが、当該充填材とは別途に充填された充填材(上部充填材)で満たされていることが好ましい。このような半導体装置は、請求項5記載の製造方法により製造することができ、請求項5記載の製造方法と同様の効果を奏することができる。
図1は、本発明の第1の実施形態に係る半導体装置の構造を示す図解的な断面図である。
導電型がN+型でドレイン領域をなすシリコン基板2の上には、いわゆる、スーパージャンクション構造が形成されたスーパージャンクション構造部13が設けられている。スーパージャンクション構造部13は、導電型がN-型のドリフト層3と、ドリフト層3に埋設された導電型がP-型のリサーフ層9とを含んでおり、ドリフト層3とリサーフ層9とは、シリコン基板2に平行な方向に交互に(繰り返し)現れるように配列されている。
各トレンチ4の内部において、トレンチ4の底部側に酸化シリコン15が配置されており、酸化シリコン15の上には、ポリシリコン16が配置されている。トレンチ4とポリシリコン16との隣接部には、酸化シリコン膜5が介在されている。トレンチ4は、酸化シリコン15、およびポリシリコン16でほぼ完全に満たされている。これにより、シリコン基板2にそりが生じ難くなっている。
ドリフト層3は、隣接する2つのリサーフ層9の間(リサーフ層9とトレンチ4との間)で、トレンチ4の他方側の内側壁に沿って、リサーフ層9と平行に形成されている。ドリフト層3は、さらに、リサーフ層9の下(シリコン基板2とリサーフ層9との間)へと潜り込んでいる。すなわち、リサーフ層9とシリコン基板2とは、ドリフト層3によって隔てられており、リサーフ層9はシリコン基板2には接していない。
ドリフト層3の表面近傍において、ドリフト層3とソース領域7との間にあるベース領域8およびその近傍のドリフト層3およびソース領域7に対向するように、ゲート電極10が配置されている。ゲート電極10は、不純物の導入により導電化されたポリシリコンからなる。ゲート電極10の周囲は、酸化シリコン膜11で覆われている。したがって、ゲート電極10とベース領域8との間は、酸化シリコン膜11により隔てられている。
この半導体装置1は、ソース電極12およびドレイン電極14の一方と外部負荷とが接続された状態で、ソース電極12およびドレイン電極14の他方と外部負荷との間に、電源により一定の電圧(たとえば、数百V)が印加された状態で使用される。この印加される電圧は、リサーフ層9およびドリフト層3により形成されるPN接合に対して逆バイアスを与える。
この際、リサーフ層9およびドリフト層3により形成されるPN接合には、外部負荷とMOS FETのオン抵抗とで分圧した逆バイアス(たとえば、2V)がかかるが、これにより生じる空乏層の拡がりはわずかであり、ドリフト層3にはキャリア(電子)の経路が残される。オン状態の半導体装置1において、ドリフト層3のうち空乏化していない部分を経由して、ソース電極12とドレイン電極14との間に電流が流れる。
ドリフト層3やリサーフ層9の幅が薄くされていると、ドリフト層3の不純物濃度が高くされていても、ドリフト層3およびリサーフ層9は容易にほぼ完全に空乏化するので、この半導体装置1は高い耐圧を有することができる。また、オン状態のときの導電経路の一部をなすドリフト層3の不純物濃度を高くすることにより、オン抵抗を低減できる。
図2(a)、図2(b)、図2(c)、図2(d)、図2(e)、図2(f)、図2(g)、および図2(h)は、図1の半導体装置1の製造方法を説明するための図解的な断面図である。図2(a)ないし図2(h)では、1つのトレンチ4の近傍のみを示している。
続いて、ハードマスク21の開口21aを介して、エピタキシャル層18がドライエッチング(たとえば、反応性イオンエッチング)されて、エピタキシャル層18をその厚さ方向に貫通し、シリコン基板2に至る深さを有するトレンチ4が形成される。トレンチ4の幅は、たとえば、2μm程度であり、トレンチ4の深さは、たとえば、40μm程度である。この状態が図2(a)に示されている。
次に、ハードマスク21が除去され、エピタキシャル層18の上に、ベース領域8に対応する位置に開口が形成されたレジスト膜(図示せず)が形成される。続いて、このレジスト膜の開口を介して、エピタキシャル層18の表層部に、P型の不純物が注入されて第2注入領域24が形成される。その後、レジスト膜が除去される。この状態が、図2(e)に示されている。
次に、以上の工程を経たシリコン基板2のエピタキシャル層18側の面に、ソース領域7に対応する位置に開口が形成されたレジスト膜(図示せず)が形成される。そして、このレジスト膜の開口を介して、ベース領域8の表層部にN型の不純物が注入されて、第3注入領域が形成される。その後、このレジスト膜が除去され、以上の工程を経たシリコン基板2が所定の温度に加熱されて、第3注入領域中のN型の不純物が、ベース領域8中に拡散される。これにより、ソース領域7が形成される。この状態が、図2(g)に示されている。
次に、酸化膜のうち、トレンチ4外でゲート電極10の周囲以外の部分、および、トレンチ4の上部のものが除去される。これにより、ポリシリコン膜の残部のうち、トレンチ4外のものはゲート電極10となる。酸化膜17の残部のうち、トレンチ4内のものは酸化シリコン膜5となり、トレンチ4外のものはゲート電極10の周囲を覆う酸化シリコン膜11となる。
以上の製造方法において、第1注入領域23の形成時に、トレンチ4内の底部には、シリコン基板2とエピタキシャル層18との界面より浅い位置D2まで酸化シリコン15が存在している(図2(d)参照)。このため、P型の不純物は、酸化シリコン15に阻まれて、エピタキシャル層18においてシリコン基板2との隣接部に導入されることはない。これにより、ドリフト層3(分離領域3V)によってシリコン基板2と隔てられたリサーフ層9が得られる。
この半導体装置31では、トレンチ4の底部に、図1の半導体装置1の酸化シリコン15の代わりに、ポリシリコン32およびその周囲を取り囲む酸化膜33が配置されている。トレンチ4の内部は、ポリシリコン32,16および酸化膜33で、ほぼ完全に満たされている。これにより、シリコン基板2にそりが生じ難くされている。
トレンチ4の形成までが、半導体装置1と同様に実施された後、シリコン基板2が加熱されて、シリコン基板2およびエピタキシャル層18の露出表面、すなわち、トレンチ4の内壁が熱酸化されて犠牲酸化膜34が形成される(図4(a)参照)。
続いて、ポリシリコン膜35が、トレンチ4の底部に存在する部分を残してエッチバックされ、トレンチ4の上部側に空所が確保される。ポリシリコン膜35残部は、ポリシリコン32となる。ポリシリコン32の上面(エッチバック面)位置D2は、シリコン基板2とエピタキシャル層18との界面の位置よりも、エピタキシャル層18の表面から浅い位置(所定上面位置)になるように、エッチバック条件が設定される。この状態が、図4(c)に示されている。
その後、半導体装置31の製造方法と同様にして、第1注入領域23の形成(図4(d)参照)以下の工程が実施されて、図3に示す半導体装置31が得られる。その際、酸化膜17形成時(図2(h)参照)に、ポリシリコン32の上面(エッチバック面)も酸化されて、犠牲酸化膜34の残部とともにポリシリコン32を取り囲む酸化膜33が形成される。
この半導体装置41は、図1に示す半導体装置1と類似した構造を有するが、リサーフ層9はトレンチ4の幅方向両側に形成されている。リサーフ層9とドレイン領域をなすシリコン基板2との間には、ドリフト層3が入り込んでおり、いずれのリサーフ層9もシリコン基板2に接していない。
このような半導体装置41は、半導体装置1の製造方法において、酸化シリコン15の上面位置D2が、シリコン基板2とエピタキシャル層18との界面の位置よりも、エピタキシャル層18の表面から浅い位置(所定上面位置)になるようにされた後、トレンチ4の幅方向両側の内壁にP型の不純物を注入することにより得られる。
この場合も、P型の不純物はエピタキシャル層18においてシリコン基板2との隣接部に導入されることはないので、エピタキシャル層18の残余の領域(ドリフト層3)によってシリコン基板2と分離されたリサーフ層9が得られる。
2 シリコン基板
3 ドリフト層
3V 分離領域
4 トレンチ
7 ソース領域
8 ベース領域
9 リサーフ層
9a リサーフ層の半導体基板との対向部
10 ゲート電極
11 酸化シリコン膜
13 スーパージャンクション構造部
15 酸化シリコン
18 エピタキシャル層
22 酸化シリコン膜
32 ポリシリコン
33 酸化膜
34 犠牲酸化膜
35 ポリシリコン膜
D1 分離領域とドリフト層との界面位置
D2 酸化シリコンまたは酸化膜の上面位置
S ドリフト層とリサーフ層との界面
Claims (8)
- 第1導電型の半導体基板上に、上記第1導電型のドリフト層、および上記第1導電型とは異なる第2導電型のリサーフ層を、上記半導体基板に平行な横方向に交互に配置して形成したスーパージャンクション構造部を有する半導体装置の製造方法であって、
上記半導体基板の上に、上記第1導電型の半導体層を形成する工程と、
上記半導体層を貫通して上記半導体基板に至るトレンチを形成する工程と、
上記トレンチの底部側の所定の領域に充填材を充填し、上記トレンチ内において、上記半導体基板と上記半導体層との界面位置よりも浅い所定上面位置までの底部領域に上記充填材を配置するとともに、上記所定上面位置よりも上部側に空所を確保する充填工程と、
上記充填工程の後、上記トレンチの内側壁に露出した上記半導体層に上記第2導電型の不純物を導入して、上記トレンチの内側壁に沿う上記第2導電型の上記リサーフ層を形成し、上記半導体層の残余の領域をドリフト層とする工程とを含むことを特徴とする半導体装置の製造方法。 - 上記充填工程が、上記所定上面位置よりも浅い位置まで上記トレンチ内に上記充填材を供給する充填材供給工程と、
この充填材供給工程の後、上記充填材を上記所定上面位置までエッチバックする工程とを含むことを特徴とする請求項1記載の半導体装置の製造方法。 - 上記充填工程が、上記トレンチに上記充填材としての酸化シリコンを充填する工程を含むことを特徴とする請求項1または2記載の半導体装置の製造方法。
- 上記充填工程の前に、上記トレンチの内壁を酸化させて酸化膜を形成する酸化工程をさらに含み、
上記充填工程が、上記トレンチに上記充填材としてのポリシリコンを充填する工程を含むことを特徴とする請求項1ないし3のいずれかに記載の半導体装置の製造方法。 - 上記リサーフ層を形成する工程の後、上記トレンチの上記上部側の空所を上部充填材で満たす工程をさらに含むことを特徴とする請求項1ないし4のいずれかに記載の半導体装置の製造方法。
- 上記半導体層の表面に上記第2導電型の不純物を導入して、上記リサーフ層および上記ドリフト層と接する上記第2導電型のベース領域を形成する工程と、
上記ベース領域に上記第1導電型の不純物を導入して、上記ベース領域の残部により上記ドリフト層およびリサーフ層と隔てられた上記第1導電型のソース領域を形成する工程と、
上記ソース領域と上記ドリフト層との間の上記ベース領域に対向するゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜を挟んで、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向配置されたゲート電極を形成する工程とをさらに含むことを特徴とする請求項1ないし5のいずれかに記載の半導体装置の製造方法。 - 第1導電型の半導体基板と、
この半導体基板上に設けられ、上記第1導電型のドリフト層、および上記第1導電型とは異なる第2導電型のリサーフ層を、上記半導体基板に平行な横方向に交互に配置して形成したスーパージャンクション構造部と、
このスーパージャンクション構造部を貫通して上記半導体基板に至るトレンチ内の底部側の所定の領域に配置された充填材とを備え、
上記リサーフ層は、上記トレンチの内側壁に沿って形成されており、
上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域を有しており、
上記分離領域と上記リサーフ層との界面位置と、上記トレンチ内の上記充填材の上面位置とが、上記スーパージャンクション構造部の表面からほぼ同じ深さにあることを特徴とする、請求項1に記載の製造方法により製造される半導体装置。 - 上記ドリフト層および上記リサーフ層に接するように形成された上記第2導電型のベース領域と、
上記ベース領域に接するように形成され、上記ベース領域により上記ドリフト層およびリサーフ層と隔てられた上記第1導電型のソース領域と、
上記ソース領域と上記ドリフト層との間の上記ベース領域に、ゲート絶縁膜を挟んで対向配置されたゲート電極とをさらに備えたことを特徴とする請求項7記載の半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003435266A JP4699692B2 (ja) | 2003-12-26 | 2003-12-26 | 半導体装置の製造方法および半導体装置 |
EP04808082A EP1699086A4 (en) | 2003-12-26 | 2004-12-24 | SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE |
PCT/JP2004/019732 WO2005064684A1 (ja) | 2003-12-26 | 2004-12-24 | 半導体装置の製造方法および半導体装置 |
US10/577,360 US7642139B2 (en) | 2003-12-26 | 2004-12-24 | Semiconductor device production method and semiconductor device |
KR1020067005780A KR20070026308A (ko) | 2003-12-26 | 2004-12-24 | 반도체 장치의 제조 방법 및 반도체 장치 |
CNA200480020158XA CN1823424A (zh) | 2003-12-26 | 2004-12-24 | 半导体装置制造方法和半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003435266A JP4699692B2 (ja) | 2003-12-26 | 2003-12-26 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005197288A JP2005197288A (ja) | 2005-07-21 |
JP4699692B2 true JP4699692B2 (ja) | 2011-06-15 |
Family
ID=34736599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003435266A Expired - Fee Related JP4699692B2 (ja) | 2003-12-26 | 2003-12-26 | 半導体装置の製造方法および半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7642139B2 (ja) |
EP (1) | EP1699086A4 (ja) |
JP (1) | JP4699692B2 (ja) |
KR (1) | KR20070026308A (ja) |
CN (1) | CN1823424A (ja) |
WO (1) | WO2005064684A1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7416948B2 (en) * | 2003-12-30 | 2008-08-26 | Fairchild Semiconductor Corporation | Trench FET with improved body to gate alignment |
GB0407363D0 (en) * | 2004-03-31 | 2004-05-05 | Koninkl Philips Electronics Nv | Trench semiconductor device and method of manufacturing it |
JP5259920B2 (ja) * | 2004-08-04 | 2013-08-07 | ローム株式会社 | 半導体装置およびその製造方法 |
JP2006165013A (ja) | 2004-12-02 | 2006-06-22 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
WO2009057015A1 (en) * | 2007-10-29 | 2009-05-07 | Nxp B.V. | Trench gate mosfet and method of manufacturing the same |
US7807576B2 (en) * | 2008-06-20 | 2010-10-05 | Fairchild Semiconductor Corporation | Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices |
US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
US8304829B2 (en) * | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
US8227855B2 (en) * | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
US8148749B2 (en) * | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
US8049276B2 (en) | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
CN102299072A (zh) * | 2010-06-24 | 2011-12-28 | 上海华虹Nec电子有限公司 | 沟槽型超级结器件的制作方法及得到的器件 |
US8580650B2 (en) * | 2010-10-28 | 2013-11-12 | Texas Instruments Incorporated | Lateral superjunction extended drain MOS transistor |
CN102157382A (zh) * | 2011-03-09 | 2011-08-17 | 无锡邦普氿顺微电子有限公司 | 一种超结形成方法 |
US8598654B2 (en) | 2011-03-16 | 2013-12-03 | Fairchild Semiconductor Corporation | MOSFET device with thick trench bottom oxide |
CN102738232B (zh) * | 2011-04-08 | 2014-10-22 | 无锡维赛半导体有限公司 | 超结功率晶体管结构及其制作方法 |
JPWO2013161116A1 (ja) * | 2012-04-26 | 2015-12-21 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
CN103633138A (zh) * | 2012-08-21 | 2014-03-12 | 朱江 | 一种底部隔离电荷补偿结构半导体晶片及其制备方法 |
CN106328503B (zh) * | 2015-06-30 | 2019-08-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
US10163680B1 (en) | 2017-09-19 | 2018-12-25 | Texas Instruments Incorporated | Sinker to buried layer connection region for narrow deep trenches |
US10170300B1 (en) * | 2017-11-30 | 2019-01-01 | Tokyo Electron Limited | Protective film forming method |
CN113035947A (zh) * | 2019-12-24 | 2021-06-25 | 珠海格力电器股份有限公司 | 功率器件、电力电子设备及功率器件的制作方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60244043A (ja) * | 1984-05-17 | 1985-12-03 | Toshiba Corp | 相補型半導体装置の製造方法 |
JP2669724B2 (ja) * | 1991-02-28 | 1997-10-29 | シャープ株式会社 | 半導体装置の製造方法 |
US5391506A (en) | 1992-01-31 | 1995-02-21 | Kawasaki Steel Corporation | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
JPH05218415A (ja) * | 1992-01-31 | 1993-08-27 | Kawasaki Steel Corp | 半導体装置 |
CN1223004C (zh) | 1998-07-23 | 2005-10-12 | 三菱电机株式会社 | 半导体装置及其制造方法 |
JP3221489B2 (ja) | 1999-03-26 | 2001-10-22 | サンケン電気株式会社 | 絶縁ゲート型電界効果トランジスタ |
US6413822B2 (en) * | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
JP4528460B2 (ja) * | 2000-06-30 | 2010-08-18 | 株式会社東芝 | 半導体素子 |
JP2002100772A (ja) * | 2000-07-17 | 2002-04-05 | Toshiba Corp | 電力用半導体装置及びその製造方法 |
JP4285899B2 (ja) * | 2000-10-10 | 2009-06-24 | 三菱電機株式会社 | 溝を有する半導体装置 |
EP1261036A3 (en) | 2001-05-25 | 2004-07-28 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
JP4559691B2 (ja) | 2001-05-25 | 2010-10-13 | 株式会社東芝 | 半導体装置の製造方法 |
EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
JP2003101022A (ja) | 2001-09-27 | 2003-04-04 | Toshiba Corp | 電力用半導体素子 |
JP2003092386A (ja) * | 2001-09-18 | 2003-03-28 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPWO2003065459A1 (ja) * | 2002-01-28 | 2005-05-26 | 三菱電機株式会社 | 半導体装置 |
-
2003
- 2003-12-26 JP JP2003435266A patent/JP4699692B2/ja not_active Expired - Fee Related
-
2004
- 2004-12-24 WO PCT/JP2004/019732 patent/WO2005064684A1/ja not_active Application Discontinuation
- 2004-12-24 CN CNA200480020158XA patent/CN1823424A/zh active Pending
- 2004-12-24 US US10/577,360 patent/US7642139B2/en not_active Expired - Fee Related
- 2004-12-24 EP EP04808082A patent/EP1699086A4/en not_active Withdrawn
- 2004-12-24 KR KR1020067005780A patent/KR20070026308A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
EP1699086A4 (en) | 2008-07-09 |
US20070069324A1 (en) | 2007-03-29 |
EP1699086A1 (en) | 2006-09-06 |
WO2005064684A1 (ja) | 2005-07-14 |
CN1823424A (zh) | 2006-08-23 |
KR20070026308A (ko) | 2007-03-08 |
US7642139B2 (en) | 2010-01-05 |
JP2005197288A (ja) | 2005-07-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080501 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080617 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110128 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110303 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4699692 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |