JP4559691B2

JP4559691B2 - 半導体装置の製造方法

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Publication number: JP4559691B2
Application number: JP2002140147A
Authority: JP
Inventors: 優泉沢; 繁雄上月; 信一帆玉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-05-25
Filing date: 2002-05-15
Publication date: 2010-10-13
Anticipated expiration: 2022-05-15
Also published as: JP2003046082A

Description

【０００１】
【発明の属する技術分野】
本発明は、大電力の制御に用いられるパワーＭＯＳＦＥＴの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＯＳＦＥＴを利用したパワースイッチング素子として、Deep Trench MOSFET（以下、ＤＴＭＯＳと称す）が提案されている。
【０００３】
図２２は、理想的な構造を有するＤＴＭＯＳの断面図を概略的に示している。
このＤＴＭＯＳは、電流経路となるＮ型ピラー層１１９とＰ型ピラー層１２０とを溝１１５の相互間にそれぞれ深さ方向（縦方向）に形成した、いわゆるスーパージャンクション（超接合）構造を有する。図２２に示すように、高濃度のＮ^＋＋型の半導体基板（シリコン基板）１１１上に、低濃度のＮ⁻型の半導体層１１２が設けられる。半導体層１１２内には、深い溝１１５が形成される。半導体層１１２内の溝１１５の側面にＮ型ピラー（pillar）層１１９が形成される。このＮ型ピラー層１１９の上部は、半導体層１１２の表面まで達する。Ｎ型ピラー層１１９に隣接してＰ型ピラー層１２０が形成される。溝１１５内には、酸化膜１２１を介して素子分離絶縁膜としての埋め込み層１２２が形成される。
【０００４】
半導体層１１２の表面には、高濃度のＰ^＋型のベース層１２６が形成され、このベース層１２６の表面に高濃度のＮ^＋型のソース層１２７が形成される。また、半導体層１１２上にゲート絶縁膜を介してゲート電極１２８が形成される。ゲート電極１２８は層間絶縁膜１２９で覆われる。層間絶縁膜１２９上にソース電極１３０が形成され、基板１１１の裏面上にドレイン電極１３１が形成される。
【０００５】
スーパージャンクション構造とすることにより、素子の高耐圧、低オン抵抗を実現できる。
【０００６】
【発明が解決しようとする課題】
本発明者等は、本発明の開発の過程において、図２２を参照して述べたようなＤＴＭＯＳの製造工程について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【０００７】
まず、図２２を参照して、上記構成のＤＴＭＯＳの製造方法について簡単に説明する。半導体基板１１１上に、半導体層１１２がエピタキシャル成長により形成される。次に、半導体層１１２上にマスク層が形成され、次いでパターニングされる。このパターニングされたマスク層をマスクとして、異方性エッチングにより、半導体層１１２内に深い溝１１５が形成される。この溝１１５の側壁にＮ型不純物及びＰ型不純物が注入され、次いで熱拡散される。その結果、溝１１５に沿ってＮ型ピラー層１１９、Ｐ型ピラー層１２０が形成される。その後、溝１１５内に酸化膜１２１を介して埋め込み層１２２が形成される。
【０００８】
次に、半導体層１１２の表面にベース層１２６が選択的に形成され、このベース層１２６の表面にソース層１２７が選択的に形成される。次に、半導体層１１２上にゲート絶縁膜を介してゲート電極１２８が形成され、このゲート電極１２８が層間絶縁膜１２９で覆われる。この層間絶縁膜１２９上にソース電極１３０が形成され、基板１１１の裏面上にドレイン電極１３１が形成される。
【０００９】
しかしながら、このような工程により形成されるＤＴＭＯＳは、図２２に示すような理想的な構造にはならず、以下のような問題が生じる。
【００１０】
図２３に示すように、マスク層１１３を用いて異方性エッチングにより半導体層１１２内に深い溝１１５が形成されると、半導体層１１２はマスク層１１３の開口幅より広くエッチングされて、マスク層１１３が溝１１５から突き出た構造となる。この状態は、いわゆるオーバーハングと呼ばれる。例えば２００という大きな方向選択比を持つ異方性エッチングを行っても、深さが６０μｍの溝１１５を形成すれば、溝１１５の側壁が０．３μｍ後退し、マスク層１１３の突き出し部分１１３ａができる。このマスク層１１３の突出し部分１１３ａを残した状態で、溝１１５の側壁に低角度のイオン注入を行うと、この突出し部分１１３ａがイオン注入時の障壁となる。
【００１１】
従って、イオン注入した不純物を熱拡散した後には、図２４、図２５に示すように、溝１１５の側面の半導体層１１２の上層にＮ型ピラー層１１９が形成されない領域ができ、Ｎ型ピラー層１１９が半導体層１１２の表面まで達しない。これは、例えば、０．３μｍの突出し部分１１３ａとイオン注入の角度が７°の場合には、イオン注入が当たらない領域における半導体層１１２の表面からＮ型ピラー層１１９の端部までの距離Ｘは２．４μｍとなる。また、イオン注入の角度が５°の場合は、同様に距離Ｘは３．４μｍとなる。
【００１２】
このように、Ｎ型ピラー層１１９が半導体層１１２の表面に達しない状態では、縦型ＰＮ接合を有するＭＯＳＦＥＴの電流経路が遮断される。このため、反転層領域でチャネルを形成しても、正常なＦＥＴ動作をしないという問題がある。
従って、この問題を回避するためには、Ｎ型ピラー層１１９が半導体層１１２の表面まで形成することが必要である。
【００１３】
そこで、第１の方法としては、マスク層１１３を用いて溝１１５を形成した後、このマスク層１１３の開口幅を溝１１５の開口幅よりも等方性エッチングにより広げてから、イオン注入を行うという方法が考えられる。しかし、ウエハ面内でのオーバーハング量と等方性エッチング量のバラツキを考慮すると、ウエハ面内の任意の位置における各溝１１５において、マスク層１１３の開口幅を所望量だけそれぞれ広げることは難しい。また、このとき、図２６に示すように、マスク層１１３の開口幅が広がりすぎると、半導体層１１２の表面が露出された露出領域１１２ａができる。ここで、溝１１５の側壁へのイオン注入は低角度で行われるため、不純物のドーズ量は高くなっている。このため、露出領域１１２ａにイオンが注入されると、この露出領域１１２ａが非常に高濃度となり、半導体層１１２上に形成するＭＯＳＦＥＴの特性や拡散層の形状に影響を及ぼす。特に、溝１１５の側面に、Ｎ型及びＰ型不純物のイオン注入及びこれらの不純物の同時拡散を行うことによりスーパージャンクションを形成する場合、この露出領域１１２ａが高濃度であると、素子の逆バイアス耐圧特性を低下させてしまう。
【００１４】
また、第２の方法としては、Ｎ型ピラー層１１９が形成されていない半導体層１１２の上層を除去する方法が考えられる。すなわち、マスク層１１３の突出し部分１１３ａを残した状態で、イオン注入及び拡散をした後、マスク層１１３を除去する。そして、図２７に示すように、溝１１５内に酸化膜１２１を介して埋め込み層１２２を形成する。その後、図２８に示すように、Ｎ型ピラー層１１９が形成されていない半導体層１１２の上層が無くなるまで、半導体層１１２、酸化膜１２１及び埋め込み層１２２を例えば研磨により除去し、これらの表面を平坦化する。しかし、この場合は、平坦化除去する分だけ半導体層１１２を予め厚くエピタキシャル成長させることが必要になり、製造原価の上昇を招くことになる。
【００１５】
このように、上記した工程では、Ｎ型ピラー層１１９が半導体層１１２の表面まで形成された構造を得ることは難しく、したがってソース−ドレイン間の電流経路が遮断されるという問題を回避することが困難であった。
【００１６】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、ソース−ドレイン間の電流経路の遮断を防止することが可能な半導体装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１９】
実施形態の一態様に係る半導体装置の製造方法は、第１導電型の半導体基板上に半導体層を形成する工程と、前記半導体層上に、第１開口を有する第１マスク層を形成する工程と、前記半導体層の前記第１開口の下方に、前記半導体基板に向かって深さ方向に延び、且つ前記第１開口よりも幅が広い第２開口を有する溝を形成する工程と、前記溝の側面の前記半導体層の表面近傍を除いて、前記第１開口から前記溝の側面に斜めに第１、第２不純物をイオン注入する工程と、前記第１不純物を拡散することにより、前記半導体層内の前記溝の側面に深さ方向に沿って且つ下部が前記半導体基板と接続された第１導電型の第１領域を形成する工程と、前記第２不純物を拡散することにより、前記半導体層内で、前記第１領域の前記溝と反対の側面に接して前記第１領域に沿って深さ方向に第２導電型の第２領域を形成する工程と、前記溝の内部を充填層により埋め込む工程と、前記半導体層の表面で且つ前記溝の側面の近傍に、前記第１領域と接する第１導電型の第３領域を形成する工程と、前記半導体層の表面に、前記第２領域より高い不純物濃度を有する第２導電型の第４領域を形成する工程と、前記第４領域内の前記半導体層の表面に、第１導電型の第５領域を形成する工程と、前記半導体層および充填層上にゲート絶縁膜を形成後、前記第５領域と前記第３領域との間の前記第４領域の表面上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、を具備することを特徴とする。
【００２０】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２１】
【発明の実施の形態】
以下に、上記した知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２２】
本発明の各実施形態は、パワーＭＯＳＦＥＴに係り、特に縦型ＮＰＮ構造のDeep Trench MOSFETに関するものである。このＤＴＭＯＳは、半導体層内に形成された溝の相互間に、電流経路となるＮ型ピラー層と、ドレイン−ソース間の逆方向耐圧を維持するためのＰ型ピラー層とをそれぞれ深さ方向に形成したものである。
【００２３】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の断面を概略的に示しており、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示す。なお、ここでは、Ｎチャネル型のＤＴＭＯＳについて述べるが、不純物を適宜変更することにより、本発明をＰチャネル型のＤＴＭＯＳに適用することも可能である。
【００２４】
図１に示すように、高濃度のＮ＋＋型の半導体基板（シリコン基板）１１上に、低濃度のＮ−型の半導体層１２が設けられる。この半導体層１２は低濃度のＰ−型でもよい。深い溝（ディープトレンチ：Deep Trench）１５が、半導体層１２を貫通して、基板１１内に向かって深さ方向に延びるように設けられる。溝１５は半導体基板１１に達する。溝１５の内部には、溝１５の表面に設けられた酸化膜２１を介して例えば多結晶シリコン、アモルファスシリコン、誘電体等のいずれかからなる埋め込み層（充填層）２２が形成される。埋め込み層２２により溝１５が埋め込まれる。埋め込み層２２は、素子分離絶縁膜として機能する。酸化膜２１により半導体層１２と溝１５内の埋め込み層２２とが絶縁される。
【００２５】
溝１５の側面には、溝１５の側面に、溝１５に沿って深さ方向に第１のＮ型ピラー層１９が形成される。第１のＮ型ピラー層１９は、その上部が半導体層１２の表面から離間しており、底部が半導体基板１１と接続される。Ｐ型ピラー層２０は、この第１のＮ型ピラー層１９の溝１５と反対の側面と接し、且つ第１のＮ型ピラー層に沿って深さ方向に形成される。このようにして、スーパージャンクション構造が形成される。
【００２６】
半導体層１２の表面で、且つ溝１５の側面の近傍に、第２のＮ型ピラー層２５が設けられる。第２のＮ型ピラー層２５は、その上部が半導体層１２の表面まで達し、低部は第１のＮ型ピラー層１９の上部と一部交わる。この結果、第１のＮ型ピラー層１９と第２のＮ型ピラー層２５とは電気的に接続される。上記第１、第２のＮ型ピラー層１９、２５は、ソース−ドレイン間の電流経路として機能する。
【００２７】
第２のＮ型ピラー層２５の相互間であって、且つ半導体層１２の表面には、高濃度のＰ＋型のベース層２６が設けられる。このＰ＋型のベース層２６は、例えば端部が第２のＮ型ピラー層２５と接するとともに、コーナー部が第１のＮ型ピラー層１９と接する。Ｐ＋型のベース層２６の表面に高濃度のＮ＋型のソース層２７が形成される。ソース層２７の端部は、ベース層２６の端部と所定間隔離間する。半導体層１２上には、ゲート絶縁膜を介してゲート電極２８が形成される。ゲート電極２８は、層間絶縁膜２９で覆われる。ゲート電極２８及び層間絶縁膜２９は少なくとも溝１５の上部に形成され、その端部は、ベース層２６とソース層２７との間に対応する位置まで延出している。このベース層２６とソース層２７との間の領域がチャネルとして機能する。層間絶縁膜２９上にはソース電極３０が形成され、基板１１の裏面上にはドレイン電極３１が形成される。
【００２８】
図２乃至図１１は、上記構成の半導体装置の製造工程の断面図を概略的に示している。以下に、この半導体装置の製造方法について説明する。
【００２９】
まず、図２に示すように、半導体基板１１上に、半導体層１２がエピタキシャル成長により形成される。半導体層１２の表面の上にマスク層１３が形成される。このマスク層１３は、例えば、熱酸化膜とＣＶＤ（Chemical Vapor Deposition）膜とからなる２層の膜で形成される。
【００３０】
次に、図３に示すように、リソグラフィ工程及びエッチング技術を用いてマスク層１３がパターニングされることにより、マスク層１３に半導体層１２の表面の一部を露出させる開口部１４が形成される。この開口部１４を有するマスク層１３をマスクとして異方性エッチングを行うことにより、半導体層１２を貫通して基板１１内に達する溝１５が形成される。
【００３１】
なお、溝１５を形成するためのエッチングは、エッチングレートを大きくとれる装置を用いることが好ましく、例えば、ＩＣＰ（Inductively Coupled Plasma）装置又はマグネトロンＲＩＥ（Reactive Ion Etching）装置を用いるとよい。
その理由は、上記装置を用いてエッチングを行うことにより、溝１５を形成するための製造時間を大幅に短縮できるからである。
【００３２】
次に、図４に示すように、開口部１４から溝１５の側面に低角度でＮ型不純物及びＰ型不純物が続けて注入されることにより、溝１５の側面にＮ型不純物領域１６及びＰ型不純物領域１７が形成される。このＮ型不純物領域１６及びＰ型不純物領域１７は溝１５の両側の側面に一度に注入されるが、溝１５の側面の片方ずつ順にイオン注入してもよいし、溝１５の両側の側面へ一度にイオン注入してもよい。溝１５の両側の側面へイオン注入するには、ウエハ自転式のイオン注入装置を用いればよい。
【００３３】
なお、Ｎ型不純物及びＰ型不純物を注入するにあたり、まず、２種類の不純物の拡散係数を比較して、Ｎ型不純物よりもＰ型不純物の拡散係数が大きくなような組み合わせで２種類の不純物が選ばれる。Ｎチャネル型のＤＴＭＯＳの場合、Ｎ型不純物として例えば砒素（Ａｓ）、Ｐ型不純物として例えばホウ素（Ｂ）が用いられる。このようなＮ型、Ｐ型不純物を用いた場合、Ａｓのイオン注入は、例えば、加速電圧が４０ｋｅＶ、ドーズ量が２．５×１０¹³ｃｍ^-2の条件で行われ、Ｂのイオン注入は、例えば、加速電圧が４０ｋｅＶ、ドーズ量が２．５×１０¹³ｃｍ^-2の条件で行われる。
【００３４】
また、イオン注入を溝１５の深くまで行うためには、溝１５の底部の基板１１の側面まで達するような角度でイオン注入を行うか、又はマスク層１３の開口幅を十分広くする必要がある。例えば、溝１５の深さが６０μｍ、半導体層１２の厚さが５６μｍ、鉛直方向に対するイオン注入の角度が７°の場合、マスク層１３の開口幅は約７μｍ必要となる。
【００３５】
次に、図５に示すように、例えば熱酸化法により、溝１５の側面に例えば５００Å程度の膜厚の熱酸化膜１８が形成される。
【００３６】
次に、図６に示すように、温度が例えば１１５０℃、拡散時間が例えば２７００分の条件の熱拡散を行うことにより、Ｎ型不純物及びＰ型不純物が同時に拡散される。その結果、第１のＮ型ピラー層１９、Ｐ型ピラー層２０が形成されることにより、スーパージャンクションが形成される。なお、第１のＮ型ピラー層１９、Ｐ型ピラー層２０を別工程により形成することもできる。すなわち、Ｎ型不純物を注入、熱拡散した後、Ｐ型不純物を注入、熱拡散することができ、この逆も可能である。しかし、２種類の不純物を連続して注入してＮ型、Ｐ型不純物領域１６、１７を形成し、同時拡散により第１のＮ型ピラー層１９、Ｐ型ピラー層２０を形成することにより、製造プロセスが容易になる。
【００３７】
ここで、Ｎ型不純物にＡｓ、Ｐ型不純物にＢを用いた場合、１１５０℃でのＡｓの拡散係数は１．８×１０^-2μｍ²／ｈ程度であり、Ｂの拡散係数は１．１×１０^-1μｍ²／ｈ程度である。つまり、Ｂの拡散係数がＡｓの拡散係数よりも一桁大きい。これにより、溝１５の側面から横方向（溝の深さ方向に垂直な方向）に、Ａｓは約２．５〜３．０μｍ拡散し、Ｂは約７．５μｍ拡散する。
【００３８】
次に、図７に示すように、例えばフッ素系の薬液を用いて、マスク層１３及び熱酸化膜１８が除去される。
【００３９】
次に、図８に示すように、半導体層１２上及び溝１５の表面上に例えば１．２μｍ程度の膜厚の酸化膜２１が形成される。次に、この酸化膜２１上に埋め込み層２２が形成され、この埋め込み層２２及び酸化膜２１により溝１５内が埋め込まれる。
【００４０】
次に、図９に示すように、半導体層１２の表面が露出するまで埋め込み層２２及び酸化膜２１がＣＭＰ（Chemical Mechanical Polish）又はエッチングで除去されることにより、半導体層１２及び埋め込み層２２の表面が平坦化される。
【００４１】
次に、図１０に示すように、半導体層１２及び埋め込み層２２の平坦化された表面上に、例えば４０００Åの膜厚の例えば熱酸化膜からなるマスク層２３が形成される。次に、リソグラフィ工程及びエッチング技術を用いてマスク層２３がパターニングされ、この結果、半導体層１２の表面の一部が露出される開口部２４が形成される。この開口部２４は溝１５の上端部付近における半導体層１２の表面を露出するように形成される。また、開口部２４の開口幅は、例えば０．２〜３．０μｍである。その理由は、開口幅が０．２μｍより小さいと後述する第２のＮ型ピラー層２５の形成のためのイオン注入が十分に行えないからであり、開口幅が３．０μｍより大きいと後述するベース層２６の領域が確保できなかったりチャネル長が短くなったりするからである。なお、この開口部２４の開口幅は、本実施形態で例示する各寸法に対する数値であり、寸法の変化により適宜変更することが可能である。
【００４２】
次に、開口部２４からＮ型不純物である例えば燐（Ｐ）がイオン注入された後、熱拡散が行われる。ここで、例えば、Ｎ型不純物にＰを用いた場合、イオン注入は、加速電圧が４０ｋｅＶ、ドーズ量が２．０×１０¹²ｃｍ^-2の条件で行われ、拡散は、窒素雰囲気中で、温度が１１５０℃、拡散時間が７０分の条件で行われる。その結果、溝１５の側面の半導体層１２の上層に第１のＮ型ピラー層１９に接する第２のＮ型ピラー層２５が形成される。その後、マスク層２３が除去される。
【００４３】
次に、図１に示すように、公知の技術を用いて、半導体層１２の表面にベース層２６が選択的に形成され、このベース層２６の表面にソース層２７が選択的に形成される。また、半導体層１２上にゲート絶縁膜を介してゲート電極２８が形成され、このゲート電極２８が層間絶縁膜２９で覆われる。この層間絶縁膜２９上にソース電極３０が形成され、基板１１の裏面上にドレイン電極３１が形成される。ベース層２６、ソース層２７は、例えばゲート電極２８をマスクとして自己整合的に形成されてもよい。
【００４４】
図１１は、図１に示す半導体装置の一部を示す断面図であり、等高線によるＮ型ピラー層の濃度分布を示す。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿った断面における濃度分布を示す。図１３は、図１１のＸＩＩＩ−ＸＩＩＩ線に沿った断面における濃度分布を示す。以下に、第１の実施形態に係る半導体装置の濃度分布について説明する。
【００４５】
図１１に示すように、第２のＮ型ピラー層２５を形成することにより、半導体層１２の表面まで第１のＮ型ピラー層１９と同じ濃度若しくは第１のＮ型ピラー層１９より高い不純物濃度の領域が形成されている。
【００４６】
図１２に示すように、半導体層１２は溝１５の側面に近づくほどＡｓの濃度Ｎｄが高くなっている。すなわち、溝１５の側面にＮ型ピラー層１９が形成されている。一方、溝１５間の半導体層１２の中央の領域は、Ａｓの濃度Ｎｄが低く、このＡｓの濃度ＮｄよりもＢの濃度Ｎｄが高くなっている。すなわち、この領域にＰ型ピラー層２０が形成されている。そして、溝１５の側面の第１のＮ型ピラー層１９の不純物濃度Ｎｄは、約５×１０¹⁵ｃｍ^-3となる。なお、Ｐの濃度Ｎｄは、２×１０¹⁴ｃｍ^-3でほぼ一定となっている。
【００４７】
図１３に示すように、半導体層１２の表面に近づくにつれて、第１のＮ型ピラー層１９を形成するためのＡｓの濃度は低くなっており、第２のＮ型ピラー層２５を形成するためのＰの濃度は高くなっている。これらの不純物濃度を合わせた結果、半導体層１２の表面のＮ型ピラー層２５の不純物濃度Ｎｄは、約１×１０¹⁶ｃｍ^-3となる。つまり、上述した第１のＮ型ピラー層１９よりも第２のＮ型ピラー層２５の不純物濃度Ｎｄの方が約１０倍程高くなっている。この不純物濃度の差については、第２のＮ型ピラー層２５の不純物濃度Ｎｄが第１のＮ型ピラー層１９の不純物濃度Ｎｄの１０倍以上となってもよい。また、第１、第２のＮ型ピラー層１９、２５の境界領域における不純物濃度Ｎｄは、第１のＮ型ピラー層１９の不純物濃度Ｎｄよりも低くなる。なお、Ｐ型ピラー層２０を形成するためのＢの濃度Ｎｄは半導体層１２の深さ方向においてほぼ一定となっている。
【００４８】
第１の実施形態によれば、溝１５の側面の半導体層１２の上層に、第１のＮ型ピラー層１９に接する第２のＮ型ピラー層２５を形成する。このため、マスク層１３の突き出しによって、溝１５の側面の半導体層１２の上層に十分イオン注入ができない場合であっても、後に第２のＮ型ピラー層２５を形成することによって、半導体層１２の上面までＮ型拡散領域を形成できる。従って、ソース−ドレイン間の電流経路を確保できる。
【００４９】
また、溝１５の側面の半導体層１２の上層に、第１のＮ型ピラー層１９よりも高濃度の第２のＮ型ピラー層２５が形成される。従って、溝１５の側面の半導体層１２の上層に電流が集中することを緩和でき、素子の低抵抗化を図ることができる。
【００５０】
上記実施形態では、ベース層２６と、第１、第２のＮ型ピラー層１９、２５と、が接触している例について述べた。しかし、このベース層２６と、第１、第２のＮ型ピラー層１９、２５と、は非接触とされていても上記した効果を得られるとともに、非接触とすることにより以下に示す更なる効果を得られる。
【００５１】
まず第１の変更例として、図１４（Ａ）に示すように、ＰＮ接合がベース層２６と第２のＮ型ピラー層２５との間でのみ形成されるようにすることができる。
この結果、ベース層２６と第１のＮ型ピラー層１９との間にベース層２６よりも低濃度のＰ型ピラー層２０が存在することになる。このため、ドレイン−ソース間に逆バイアスが印加された際に、ベース層２６のコーナー部での電界の集中を抑制できる。したがって、半導体装置の耐圧が劣化することを回避できる。
【００５２】
さらに第２の変更例として、図１４（Ｂ）に示すように、第２のＮ型ピラー層２５またはベース層２６の横方向の長さを小さくすることにより、Ｐ型ピラー層２０が半導体層１２の表面まで残すことができる。すなわち、ベース層２６と第２のＮ型ピラー層２５とを非接触とする。この場合、Ｐ型ピラー層２０に反転領域が形成されるため、電流経路は遮断されない。こうすることにより、第１の変更例に記載の効果を得られるとともに、ドレイン（第２のＮ型ピラー層２５）とゲート電極２８との対向面積が小さくなり、ドレイン−ゲート間の容量を低下できる。このため、半導体装置の高速化を実現できる。
【００５３】
［第２の実施形態］
図１５は、本発明の第２の実施形態に係る半導体装置の断面を概略的に示しており、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示している。
【００５４】
図１５に示すように、第２のＮ型ピラー層３５は半導体層１２の表面に沿って、横方向に延在するように設けられる。また第２のＮ型ピラー層３５は、側面が溝１５及びベース層２６に接し、且つ下部は第１のＮ型ピラー層１９の上部と一部交わる。上記第１、第２のＮ型ピラー層１９、３５は、ソース−ドレイン間の電流経路として機能する。
【００５５】
図１６は、上記構成の半導体装置の製造工程の断面図を概略的に示している。
以下に、この半導体装置の製造方法について説明する。
【００５６】
まず、図２乃至図９に示すように、第１の実施形態と同様に、溝１５の側面に第１のＮ型ピラー層１９、Ｐ型ピラー層２０がそれぞれ形成される。その後、溝１５内が埋め込み層２２で埋め込まれ、半導体層１２及び埋め込み層２２の表面が平坦化される。
【００５７】
次に、図１６に示すように、図９に示すマスク層２３を形成せずに、半導体層１２及び埋め込み層２２の平坦化された表面の全面にＮ型不純物である例えばＰがイオン注入され、その後熱拡散が行われる。その結果、半導体層１２の表面に第１のＮ型ピラー層１９に接する第２のＮ型ピラー層３５が形成される。この際、Ｎ型不純物にＰを用いた場合、例えば、イオン注入は、加速電圧が４０ｋｅＶ、ドーズ量が１．５×１０¹²ｃｍ^-2の条件で行われ、拡散は、窒素雰囲気中で、温度が１１５０℃、拡散時間が２０分の条件で行われる。
【００５８】
なお、このとき、半導体層１２の表面の全域に第２のＮ型ピラー層３５が形成されるが、第２のＮ型ピラー層３５内に形成される後述するＰ型ベース層２６よりも第２のＮ型ピラー層３５が十分低い濃度であれば問題はない。
【００５９】
次に、図１５に示すように、公知の技術を用いて、半導体層１２の表面に高濃度のＰ＋型のベース層２６が選択的に形成される。この際、Ｐ型不純物にＢを用いた場合、例えば、イオン注入は、加速電圧が６０ｋｅＶ、ドーズ量が３．０×１０¹⁴ｃｍ^-2の条件で行われ、拡散は、窒素雰囲気中で、温度が１１５０℃、拡散時間が２３０分の条件で行われる。その後、第１の実施形態と同様に、ベース層２６の表面に高濃度のソース層２７が選択的に形成される。次いで、半導体層１２上にゲート絶縁膜を介してゲート電極２８が形成され、層間絶縁膜２９、ソース電極３０、ドレイン電極３１が形成される。
【００６０】
図１７は、本発明の第２の実施形態に係る半導体装置の断面図であり、等高線によるＮ型ピラー層の濃度分布を示す。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面における濃度分布を示す。図１９は、図１７のＸＩＸ−ＸＩＸ線に沿った断面における濃度分布を示す。以下に、第２の実施形態に係る半導体装置の濃度分布について説明する。
【００６１】
図１７に示すように、第２のＮ型ピラー層３５を形成することにより、半導体層１２の表面まで第１のＮ型ピラー層１９と同じ濃度若しくは第１のＮ型ピラー層１９より高い不純物濃度の領域が形成されている。また、半導体層１２の表層の横方向（溝１５の深さ方向に対して垂直な方向）においてＮ型ピラー層３５の不純物濃度が均一となっている。
【００６２】
なお、図１７は、マスク層１３の突き出し量が０．４μｍ程度の状態で、半導体層１２の表面から３μｍ以上深い領域にイオン注入が行われた結果、半導体層１２の表面から１μｍの深さから第１のＮ型ピラー層１９が形成された場合を示している。
【００６３】
図１８に示すように、半導体層１２は溝１５の側面に近づくほどＡｓの濃度Ｎｄが高くなっているため、溝１５の側面にＮ型ピラー層１９が形成されている。
一方、溝１５間の半導体層１２の中央の領域は、Ａｓの濃度Ｎｄが低く、このＡｓの濃度ＮｄよりもＢの濃度Ｎｄが高くなっているため、Ｐ型ピラー層２０が形成されている。そして、溝１５の側面の第１のＮ型ピラー層１９不純物濃度Ｎｄは、約５×１０¹⁵ｃｍ^-3となる。なお、半導体層１２の形成時に注入したＰの濃度Ｎｄは、２×１０¹⁴ｃｍ^-3でほぼ一定となっている。このように、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面における濃度分布は、図１２に示す第１の実施形態と同様の濃度分布となる。
【００６４】
図１９に示すように、半導体層１２の表面に近づくにつれて、第１のＮ型ピラー層１９を形成するためのＡｓの濃度はやや低くなっており、第２のＮ型ピラー層３５を形成するためのＰの濃度は急激に高くなっている。これらの不純物濃度を合わせた結果、半導体層１２の表面のＮ型ピラー層３５の不純物濃度Ｎｄは、約１×１０¹⁶ｃｍ^-3となる。つまり、上述した第１のＮ型ピラー層１９よりも第２のＮ型ピラー層３５の不純物濃度Ｎｄの方が１０倍程高くなっている。この不純物濃度の差については、第２のＮ型ピラー層３５の不純物濃度Ｎｄが第１のＮ型ピラー層１９の不純物濃度Ｎｄの１０倍以上となってもよい。なお、Ｐ型ピラー層２０を形成するためのＢの濃度Ｎｄは半導体層１２の深さ方向においてほぼ一定となっている。
【００６５】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６６】
さらに、第１の実施形態と比較して、マスク層２３の形成工程とこのマスク層２３のパターニング工程がそれぞれ１回ずつ削減されるため、プロセスが容易となる。
【００６７】
また、第２の実施形態によれば、半導体層１２の表層の横方向においてＮ型ピラー層３５の不純物濃度を均一に形成できる。このため、第１の実施形態よりも、溝１５の側面の半導体層１２の上層に電流が集中することを緩和でき、素子の低抵抗化をさらに図ることができる。
【００６８】
なお、ベース層２６と、第１、第２のＮ型ピラー層１９、３５とを非接触とすることにより、第１の実施形態と同様の効果をさらに得られることはもちろんである。
【００６９】
［第３の実施形態］
図２０は、本発明の第３の実施形態に係る半導体装置の断面を概略的に示しており、縦型ＮＰＮ構造のＤＴＭＯＳ構造を示している。図２０に示すように、ゲート電極２８は溝１５上に設けられておらず、溝１５の端部から離間し、且つベース層２６の端部とソース層２７の端部の間のチャネル領域上まで延在して設けられる。その他の構造については、第１の実施形態と同様である。
【００７０】
図２１は、上記構成の半導体装置の製造工程の断面図を概略的に示している。
まず、図２乃至図９に示すように、第１の実施形態と同様に、溝１５、第１のＮ型ピラー層１９、Ｐ型ピラー層２０、埋め込み層２２が形成される。
【００７１】
次に、図２１に示すように、ゲート絶縁膜５１が形成された後、このゲート絶縁膜５１上にゲート電極２８となる導電膜が形成される。次に、リソグラフィ工程およびエッチング技術を用いて、この導電膜をパターニングする。この結果、溝１５の端部から離間し、且つベース層２６の端部とソース層２７の端部の間のチャネル領域上まで延在してゲート電極２８が形成される。次に、半導体層１２上にマスク層５２が形成される。このマスク層５２は、例えばゲート電極２８の端部とほぼ同一の端部を有するように形成される。次に、このゲート電極２８をマスクとしてイオン注入を行うことにより、第２のＮ型ピラー層２５が自己整合的に形成される。このため、マスク層５２のパターニングの際、厳密な位置合わせは必要とされない。
【００７２】
次に、図２０に示すように、マスク層５２を除去した後、ゲート電極２８をマスクとして、イオン注入を行うことによりベース層２６が自己整合的に形成される。なお、マスク層５２をマスクとして、第２のＮ型ピラー層２５およびベース層２６を形成することもできる。次に、第１の実施形態と同様の工程を経て、ソース層２７、層間絶縁膜２９、ソース電極３０、ドレイン電極３１が形成される。なお、ゲート電極２８上に、さらにポリシリコン等の導電材料による配線層を形成することもできる。こうすることにより、ゲート電極２８の配線抵抗を低下することができる。
【００７３】
第３の実施形態によれば、第１、第２の実施形態と同様の効果を得ることができる。
【００７４】
さらに、第３の実施形態によれば、第２のＮ型ピラー層２５はゲート電極２８をマスクとして自己整合的に形成される。このため、第２のＮ型ピラー層２５は、ゲート電極２８との間で位置ずれを生じることなく形成される。上記したように、ベース層２６もゲート電極をマスクとして自己整合的に形成されるため、結果的に、第２のＮ型ピラー層２５とベース層２６との間の位置ズレを回避できる。
【００７５】
また、ドレイン（第２のＮ型ピラー層２５）とゲート電極２８との対向面積を、第１、第２の実施形態に比べ、さらに小さくすることができる。このため、ドレイン−ゲート間の容量をさらに低下できる。このため、半導体素子の高速化が可能となる。さらに、上記したように、ゲート電極２８上にさらに配線層を設けることにより、ドレインーゲート間の容量を低下させるとともにゲート電極２８の配線抵抗を低下できる。
【００７６】
溝１５の側壁からイオン注入することにより第１のＮ型ピラー層１９を形成する場合、溝１５の側面付近ほど第１のＮ型ピラー層の不純物濃度が高くなる。このため、ドレイン−ソース間に逆バイアスが印加された場合、この高濃度の部分の空乏化が遅れる。第３の実施形態によれば、この高濃度部分とゲート電極２８との対向面積を小さくすることができるため、容量を低下することができ、半導体素子の高速化が可能となる。
【００７７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７８】
【発明の効果】
以上説明したように本発明によれば、ソース−ドレイン間の電流経路の遮断を防止することが可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を概略的に示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１に示す半導体装置におけるＮ型ピラー層の濃度分布を等高線により示す図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿った断面における濃度分布を示す図。
【図１３】図１１のＸＩＩＩ−ＸＩＩＩ線に沿った断面における濃度分布を示す図。
【図１４】図１に示す半導体装置の第１、第２の変更例を概略的に示す断面図。
【図１５】本発明の第２の実施形態に係る半導体装置を概略的に示す断面図。
【図１６】図９に続く、本発明の第２の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図１７】図１５に示す半導体装置におけるＮ型ピラー層の濃度分布を等高線により示す図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面における濃度分布を示す図。
【図１９】図１７のＸＩＸ−ＸＩＸ線に沿った断面における濃度分布を示す図。
【図２０】本発明の第３の実施形態に係る半導体装置を概略的に示す断面図。
【図２１】図９に続く、本発明の第３の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図２２】理想的な構造のＤＴＭＯＳを有する半導体装置を概略的に示す断面図。
【図２３】図２２の半導体装置の製造工程の問題点を説明するための図。
【図２４】図２３に続く工程を示す断面図。
【図２５】図２４の半導体装置のＮ型ピラー層の濃度分布を等高線により示す図。
【図２６】図２２の半導体装置の製造工程の問題点を説明するための図。
【図２７】図２２の半導体装置の製造工程の問題点を説明するための図。
【図２８】図２７に続く工程を示す断面図。
【符号の説明】
１１…Ｎ型半導体基板、
１２…Ｎ型半導体層、
１５…溝、
２１…酸化膜、
１９…第１のＮ型ピラー層、
２０…Ｐ型ピラー層、
２２…埋め込み層、
２５…第２のＮ型ピラー層、
２６…Ｐ型ベース層、
２７…Ｎ型ソース層、
２８…ゲート電極、
２９…層間絶縁膜、
３０…ソース電極、
３１…ドレイン電極、
Ｇ…ゲート、
Ｄ…ドレイン、
Ｓ…ソース。

Claims

第１導電型の半導体基板上に半導体層を形成する工程と、
前記半導体層上に、第１開口を有する第１マスク層を形成する工程と、
前記半導体層の前記第１開口の下方に、前記半導体基板に向かって深さ方向に延び、且つ前記第１開口よりも幅が広い第２開口を有する溝を形成する工程と、
前記溝の側面の前記半導体層の表面近傍を除いて、前記第１開口から前記溝の側面に斜めに第１、第２不純物をイオン注入する工程と、
前記第１不純物を拡散することにより、前記半導体層内の前記溝の側面に深さ方向に沿って且つ下部が前記半導体基板と接続された第１導電型の第１領域を形成する工程と、
前記第２不純物を拡散することにより、前記半導体層内で、前記第１領域の前記溝と反対の側面に接して前記第１領域に沿って深さ方向に第２導電型の第２領域を形成する工程と、
前記溝の内部を充填層により埋め込む工程と、
前記半導体層の表面で且つ前記溝の側面の近傍に、前記第１領域と接する第１導電型の第３領域を形成する工程と、
前記半導体層の表面に、前記第２領域より高い不純物濃度を有する第２導電型の第４領域を形成する工程と、
前記第４領域内の前記半導体層の表面に、第１導電型の第５領域を形成する工程と、
前記半導体層および充填層上にゲート絶縁膜を形成後、前記第５領域と前記第３領域との間の前記第４領域の表面上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
前記第１、第２不純物は、前記第１不純物よりも前記第２不純物の拡散係数が大きくなる組み合わせで選ばれることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１、第２不純物をイオン注入する工程は、前記溝の両側の側面に前記第１、第２不純物をイオン注入する工程を具備することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第３領域を形成する工程は、
前記半導体層および充填層上に、前記第１領域の上部に対応する位置に第３開口を有する第２マスク層を選択的に形成する工程と、
前記第３開口から前記半導体層の表面に第３不純物をイオン注入する工程と、
前記第３不純物を拡散する工程と、
を具備することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第３開口の開口幅は、０．２〜３．０μｍであることを特徴とする請求項４に記載の半導体装置の製造方法。
前記第３領域を形成する工程は、
前記半導体層の表面に第３不純物をイオン注入する工程と、
前記第３不純物を拡散する工程と、
を具備することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２マスク層はゲート電極であることを特徴とする請求項４に記載の半導体装置の製造方法。