CN100499163C - 半导体装置及其制造方法 - Google Patents

Abstract

本发明是一种半导体装置，包括：在半导体基板上形成的第1导电型的漏区；设在该漏区上方、形成达至上述漏区的凹处的元件形成区域；配置在上述凹处内的栅电极；超结型结构部，其配置在上述元件形成区域内、贯通上述凹处的第1导电型的漂移层和与该漂移层连接同时使第2导电型的保留层在上述半导体基板上交替配置而形成；和上述第2导电型的基区，其在上述元件形成区域内，以与上述漂移层连接的方式配置在上述超结型结构上方、贯通上述凹处、借助于上述栅绝缘膜与上述栅电极对向。

Description

半导体装置及其制造方法

技术领域

本发明涉及具有超结型结构的半导体装置及其制造方法。

背景技术

对于形成MOS场效应晶体管(Metal Oxide Semiconductor FieldTransistor；MOS FET金属氧化物半导体场效应晶体管)的半导体装置，尝试提高其耐压能力。图4是形成MOS FET的以往的半导体装置图解式的剖面图。

在N⁺⁺型的半导体基板51的上方形成有包括N型的漂移(drift)层(N型柱层)52和P型的保留层(P型柱层)53的半导体层54。漂移层52和保留层53交替地配置在与半导体基板51平行的方向上，形成着所谓超结(super juction)型结构。

使半导体层54沿其厚度方向贯通，形成着具有达至半导体基板51和半导体层54的界面的深度的多个沟槽55。该多个沟槽55分别具有大体与半导体基板51垂直的内侧壁，大体以等间隔互相平行地形成的。沟槽55的内壁由氧化膜63覆盖着，其内部埋入有由多晶硅和电介质等构成的埋入层64。

漂移层52沿沟槽55被配置。保留层53被配置在分别沿邻接的2个沟槽55的内侧壁的一对漂移层52之间。

在漂移层52的上方形成有N型区域56。在保留层53的上方，以与N型区域56连接的方式形成有P型的基区57。在基区57的表层部形成有N型的源区58。

以绝缘膜59隔开、与处于N型区域56及源区58之间的基区57和其附近对向的方式配置栅电极60。另外，源电极61与源区58和基区57是电连接的。在半导体基板51的背面(与形成栅电极60或源电极61的面相反侧的面)形成有漏电极62。

这样的半导体装置，在以源电极61及漏极62的一方和外部负荷连接的状态、由电源将一定的电压施加到源电极61及漏极62的另一方和外部负荷之间的状态下使用。该施加的电压对于由保留层53和漂移层52形成的PN结赋予反向偏压。

在该状态下，通过使栅电极60具有适当的电位，N型区域56和源区58之间的基区57中，在与绝缘膜59的界面附近形成沟道。另外，将以外部负荷和MOS FET的通态电阻进行分压的反向偏压供给由保留层53和漂移层52形成的PN结，由此生成的耗尽层的扩展少，在漂移层52中保留载体(电子)的路径。

由此，电流从漏极62经过半导体基板51、漂移层52、N型区域56、基区57的与绝缘膜59的界面附近(沟道)和源区58流向源电极61。这样的半导体装置具有所谓的平面型结构，在沟道附近，电流沿与半导体基板51平行的方向流动。

以下，对该MOS FET呈断开状态时、即栅电极60不具有上述适当的电位、不形成沟道时进行说明。这种情况下，由于MOS FET中不流过电流，所以电源电压照原样形成反向偏压而施加到由漂移层52和保留层53形成的PN结上。因此，耗尽层从漂移层52和保留层53的界面S向漂移层52和保留层53迅速扩展，漂移层52和保留层53完全耗尽化。由此，漂移层52中高浓度地掺杂杂质而谋求通态电阻的降低，同时可以一并具有良好的耐压特性(例如，200V)。

在这样的半导体装置的制造工艺中，通过向沟沟槽(trench)55的内壁面注入杂质可以形成漂移层52。沟沟槽55仅用于形成漂移层52，没有有效地被利用。

这样的半导体装置在特开2003—46082号公报中被公开。

但是这样的平面型半导体装置其元件的微细化是困难的，另外，由于为了微细化每单位面积的形成沟道的区域不能大，所以实际上几乎不能降低通态电阻。

发明内容

本发明的目的在于，提供一种元件可以微细化、同时可以降低通态电阻的半导体装置及其制造方法。

本发明的半导体装置包括：第1导电型的漏区，其形成在半导体基板上；元件形成区域，其设置在该漏区上，并且形成达至上述漏区的凹处；栅电极，其配置在上述凹处内；栅绝缘膜，其介于该栅电极和上述凹处的内壁面之间；超结型结构部，其配置在上述元件形成区域内，并且通过使贯通上述凹处的第1导电型的漂移层和与该漂移层连接的同时与上述第1导电型不同的第2导电型的保留层在上述半导体基板上交替配置而形成；上述第2导电型的基区，其在上述元件形成区域内，以与上述漂移层连接的方式配置在上述超结型结构部上，并且贯通上述凹处，借助于上述栅绝缘膜与上述栅电极对向；源区，其在上述元件形成区域内，形成在上述基区上，并且贯通上述凹处，填充材料，其在上述凹处内，配置在比上述栅电极更靠近底部侧；和绝缘膜，其在上述凹处的内壁面，与上述基区的上述栅电极的对向部相比，被覆和形成在底部侧的区域，且比上述栅绝缘膜的膜厚更厚。

按照本发明，栅电极配置在凹处的内部。在漏区(漂移层)和源区之间施加规定的电压、栅电极具有规定的电位时，在基区内，在与绝缘膜的界面附近形成沟道。由此，电流流过与半导体基板(漏区)、漂移层、基区的与绝缘膜的界面附近(沟道)和源区连接的导电路径。在沟道附近，电流沿着漂移层、基区和源区的排列方向、即凹处的深度方向(与半导体基板垂直的方向)流过。

另外，在该半导体装置的制造工艺中，可以向凹处的内壁面导入第1导电型杂质离子而形成漂移层。在这样形成的半导体装置中，在用于形成漂移层(超结型结构)的凹处配置着栅电极。由此，可以谋求由漂移层、基区、源区、栅绝缘膜和栅电极构成的元件(例如，MOS FET)的微细化。

另外，通过使该元件微细化，半导体基板的每单位面积的形成沟道的区域多，可以谋求通态电阻的降低。

另一方面，该半导体装置具有由漂移层和保留层形成的超结型结构部。栅电极无上述规定的电位时，若对于由漂移层和保留层形成的PN结施加反向偏压的大的电压时，则耗尽层从漂移层和保留层的界面(以下简称为“界面”)向漂移层和保层中迅速扩展，漂移层和保留层完全耗尽化。由此，该半导体装置可以具有高的耐压性(例如80V～300V)。也就是说，使漂移层的杂质浓度增高，可以谋求通态电阻的降低，同时通过漂移层的完全耗尽化，可以使耐压性增高。

漏区也可以是半导体基板自体。栅电极例如可以通过导入杂质由被导电化(低电阻化)的多晶硅构成。而且栅电极可以由金属材料构成，也可以含有多晶硅和金属材料的双方。

凹处的内部也可以几乎完全由栅电极充满。这种情况下，可以减轻半导体基板发生翘曲。

用于形成超结型结构的凹处的深度，例如可以是40μm左右。另一方面，形成沟道的基区，例如在半导体层的表层部(例如距表面1μm左右的厚度区域内)形成。由于栅电极只要与基区对向而设就可以，所以仅配置在凹处内的上部就可以，凹处内不必全部由栅电极充满。

按照这样构成，由于在凹处的内部配置有填充材料和栅电极，所以可以减轻半导体基板发生翘曲。优选在凹处的内部几乎完全由填充材料和栅电极埋住。这种情况下，可以有效地减轻半导体基板发生翘曲。

填充材料可以由多晶硅构成，也可以由金属材料构成，也可以由绝缘物(例如氧化硅)构成，也可以由选自多晶硅、金属材料和绝缘物之中的2种以上构成。当填充材料由多晶硅构成的情况下，凹处内，例如可以通过CVD(Chemical Vapor Deposition化学气相淀积)法容易地用填充材料埋住。

通过形成薄的栅绝缘膜，可以谋求器件的高速化和低耗电化。另一方面，通过使凹处的底部具有的绝缘膜增厚，凹处内和半导体基板(和漂移层)之间的耐压性可以增高。

本发明的半导体装置的制造方法，是在半导体基板上形成的第1导电型的漏区上、具有使上述第1导电型的漂移层和与上述第1导电型不同的第2导电型的保留层在上述半导体基板上交替配置而形成了超结型结构部的元件形成区域的半导体装置的制造方法，包含以下工序：在上述漏区的上方形成上述第2导电型的半导体层的工序；贯通该半导体层、形成达至上述漏区的凹处的工序；向上述凹处的露出内壁面的上述半导体层导入上述第1导电型杂质而沿上述凹处的内壁面形成上述漂移层、使与上述半导体层的该漂移层连接的区域成为上述保留层的工序；从上述半导体层的表面，导入上述第2导电型的杂质而在上述半导体层的表层部，形成具有上述凹处的向着内壁面的露出部的上述第2导电型的基区的工序；向上述凹处边缘部的上述基区的表层部，导入上述第1导电型杂质而形成在上述凹处的内壁面露出的上述第1导电型的源区的工序；在上述凹处的内壁面上形成绝缘膜的工序；在形成了上述绝缘膜的上述凹处内、以比上述基区的上述露出部更深的方式在直至预定的规定深度为止的底部区域内将填充材料填充的工序；以上述填充材料作为掩模来除去上述绝缘膜的除去工序；在由该除去工序露出的上述凹处的内壁面的露出表面与上述基区的上述露出部对应的区域内、形成比上述绝缘膜薄的栅绝缘膜的工序；和在上述凹处的内部，形成以隔着上述栅绝缘膜、应与上述基区的露出部对向的栅电极的工序。

通过这样的制造方法可以制造上述半导体装置。

根据本发明，向贯通半导体层的凹处的内壁面导入第1导电型杂质而形成漂移层。由半导体层内漂移层(及基区和源区)的剩余的区域构成保留层。另外，形成漂移层后，在该凹处形成栅电极。这样，通过该制造方法，可以充分地利用用于形成漂移层(超结型结构)的凹处而形成栅结构。

形成半导体层的工序，例如也可以包括形成外延层的工序。

基区和源区既可以在形成栅绝缘膜和栅电极之前形成，也可以在形成栅电极后形成。也就是说，基区中所谓朝向凹处内壁面的露出部包括在形成栅绝缘膜和栅电极的凹处内壁面显现的部分。同样，源区朝向凹处内壁面露出，是指包括在形成栅绝缘膜和栅电极的凹处内壁面显现的部分。

将填充材料填充的工序既可以在形成基区的工序前实施，也可以在形成基区的工序后实施。也就是说，将填充材料填充时也可以尚未形成基区。

可以各自形成栅绝缘膜和绝缘膜(比栅绝缘膜的膜厚厚的绝缘膜)。另外，形成栅绝缘膜时，绝缘膜由填充材料覆盖着。因此，可以独立地控制绝缘膜的形成厚度和栅绝缘膜的形成厚度。由此，可以制造绝缘膜的厚度比栅绝缘膜的厚度厚的半导体装置。

在形成绝缘膜和栅绝缘膜的工序中，通过填充材料可以起限制除去绝缘膜的区域的掩模的作用，起限制绝缘膜的形成区域(剩余区域)的作用的同时，起限制栅绝缘膜的形成区域的作用。因此，在凹处内，通过使填充材料形成适当的深度，可以使绝缘膜和栅绝缘膜形成在规定的区域。

形成上述绝缘膜的工序，也可以包括使上述凹处的内壁面热氧化而形成上述绝缘膜的工序，形成上述栅绝缘膜的工序，也可以包括使上述凹处的内壁面热氧化而形成上述栅绝缘膜的工序。这种情况下，通过控制热氧化的条件、例如加热温度或加热时间等，可以控制绝缘膜或栅绝缘膜的膜厚。

由于在凹处内以与凹处的深度方向有关、比基区的露出部(在凹处的内壁面显现的部分)更深的方式在直至预先规定深度的底部区域内形成填充材料，所以在形成栅绝缘膜的工序后，在凹处内的上部形成与对应于基区的区域对向的空处。

形成上述栅电极的工序，可以包括在形成上述栅绝缘膜的工序后向上述凹处内的空处供给构成栅电极的材料的工序。由此，形成隔着栅绝缘膜、与基区的全面对向的栅电极。

填充材料例如可以由多晶硅构成。这种情况下，通过CVD法等可以将填充材料良好地(密实地)埋入深宽比大的(例如，相对于宽度是2μm左右而深度是40μm左右的)凹处。而且栅电极可以由金属材料构成，也可以含有多晶硅和金属材料的双方。

填充上述填充材料的工序，也可以包括在上述凹处内从上述规定的深度直至上方充满上述填充材料的填充材料供给工序、和该填充材料供给工序后使上述填充材料进行深蚀刻直至上述规定的深度的工序。

根据这种成，通过控制深蚀刻的厚度，以使填充材料的上面(深蚀刻面)的位置可以成为规定深度的方式形成。

在形成栅绝缘膜时也可以在填充材料上方形成绝缘膜。这种情况下可以得到除了栅电极和基区之间的栅绝缘膜以外，在栅电极和填充材料之间也形成绝缘膜的半导体装置。

填充材料由多晶硅构成的情况下可以容易地使填充材料深蚀刻。

形成上述基区的工序，也可以包括向上述凹处的内壁面注入上述第2导电型的杂质离子的工序。

本发明的上述的或者其它目的、特征和效果可以参照附图通过下述的实施方式的说明来表明。

附图说明

图1是表示本发明的第1实施方式的半导体装置的结构的图解式的剖面图。

图2是表示本发明的第2实施方式的半导体装置的结构的图解式的剖面图。

图3a～图3h是用于说明图2的半导体装置的制造方法的图解式的剖面图。

图4是具有超结型结构的以往的半导体装置的图解式的剖面图。

具体实施方式

图1是表示本发明的第1实施方式的半导体装置的结构的图解式的剖面图。该半导体装置1在硅基板2上形成MOS FET而成。

在形成漏区的P⁺型的硅基板2上，设有形成了MOS FET(元件)的元件形成区域3。贯通元件形成区域3，形成达至硅基板2的表层部的多个沟槽4。各沟槽4分别具有与硅基板2大体垂直的内侧壁，并与图1纸面垂直的方向延长。也就是说，各沟槽4的长度方向是与图1的纸面垂直的方向，各沟槽4的宽度方向是与图1的纸面平行而且与硅基板2平行的方向。

沟槽4的宽度例如是2μm左右，沟槽4的深度例如是40μm左右。相邻的2个沟槽4的间隙(夹在相邻的2个沟槽4之间的元件形成区域3的宽度)例如是4μm～6μm左右。

在图1中仅表示了2个沟槽4，但是在半导体装置1中可以形成更多的沟槽4，这些沟槽4大体以等间隔形成。

各沟槽4的内壁面由氧化硅(SiO₂)构成的绝缘膜5覆盖着。各沟槽4的内部由通过导入杂质而导电化的多晶硅构成的栅电极6埋住。

元件形成区域3包括：在硅基板2上以与硅基板2连接的方式交替配置的P-型漂移层7和N^-型的保留层8、在漂移层7和保留层8的上方形成的N型的基区9及在基区9的表层部形成的P⁺型的源区10。

沿各沟槽4的宽度方向两侧的内壁面形成着漂移层7。在分别沿着相邻的2个沟槽4的内壁面形成的一对漂移层7的之间形成着保留层8。漂移层7和保留层8的距元件形成区域3的表面的形成深度大体相同。漂移层7和保留层8构成超结型结构部20。

基区9设在超结型结构部20的上方经过相邻的2个沟槽4之间。基区9，以隔着绝缘膜5与配置在各沟槽4内的栅电极6对向。

源区10形成在基区9(元件形成区域3)的表层部中的各沟槽4的边缘部。在相邻的2个沟槽4的中间部没有形成源区10。在没有形成源区10的区域内，基区9现出元件形成区域3的表面。

沟槽4形成得贯通源区10、基区9和漂移层7。由漂移层7、基区9、源区10、栅电极6和绝缘膜5构成了MOS FET。

在栅电极6和元件形成区域3的上方形成有氧化硅膜11。在厚度方向上形成有贯通氧化硅层11的接触孔12，在接触孔12内露出基区9和源区10的一部分。

在元件形成区域3和氧化硅层11的上方形成有由铝(Al)等的金属构成的电极(源电极)13。电极13以埋住接触孔12的方式形成，与基区9和源区10是电连接的。电极13和栅电极6由氧化硅层11电绝缘的。

在与硅基板2的元件形成区域3相反侧的面上形成有电极(漏电极)14。

这样的半导体装置1，在以电极13及电极14的一方和外部负荷连接的状态、在由电源将一定的电压(例如数百V)施加到电极13及电极14的另一方和外部负荷之间的状态下使用。该施加的电压对于由漂移层7和保留层8形成的PN结赋予反向偏压。

在该状态下，通过使栅电极6具有规定的电位，可以使电流在电极13和电极14之间流过。此时，漂移层7和源区10之间的基区9中，在与绝缘膜5的界面附近形成沟道，半导体装置1呈导通状态。基区9及其周边的漂移层7和源区10与栅电极6之间的绝缘膜5，具有栅绝缘膜的功能。

这时，将以外部负荷和MOS FET的通态电阻进行分压的反向偏压(例如2V)供给由漂移层7和保留层8形成的PN结，由此生成的耗尽层的扩展少，在漂移层7中残留载体(电子)的路径。在导通状态的半导体装置1中，电流经过漂移层7中没有耗尽化的部分在电极13和电极14之间流过。

由此，电流从电极14经过硅基板2(漏区)、漂移层7、基区9的与绝缘膜5的界面附近(沟道)、源区10而形成达至电极13的电流路径。在沟道附近，电流沿漂移层7、基区9和源区10的排列方向、即沟槽4的深度方向(与硅基板2垂直的方向)流动。

由此，该半导体装置1可以谋求涉及与硅基板2平行的方向的元件(MOS FET)的微细化。另外，通过使元件微细化，可以使硅基板2的每单位面积的形成沟道的区域增多而谋求通态电阻的降低。

另一方面，该半导体装置1呈断开状态时、即漏电极6不具有上述规定的电位、不形成沟道时，由于MOS FET中不流过电流，所以电源电压照原样形成反向偏压而施加到由漂移层7和保留层8形成的PN结上。

此时，在漂移层7和保留层8的界面S附近，耗尽层从界面S向漂移层7和保留层8中迅速扩展，漂移层7和保留层8完全耗尽化。由此，该半导体装置1可以具有大的耐压性(例如，80V～300V)。也就是说，使漂移层7的杂质浓度增高而可以谋求通态电阻的降低，同时还可以实现高耐压特性。

图2是表示本发明的第2实施方式的半导体装置的结构的图解式的剖面图。在图2中，与图1所示各部分对应的部分赋予相同的参照符号而省略其说明。

该半导体装置21在硅基板2的上方不形成MOS FET。该半导体装置21具有与图1的半导体装置1类似的结构，但是在与半导体装置1的沟槽4相当的各沟槽22内的底部侧配置有例如由多晶硅构成的填充材料23，而在各沟槽22的上部侧配置有由通过导入杂质而被导电化的多晶硅构成的栅电极24。

栅电极24配置成与源区10、基区9和基区9周边的漂移层7对向。

沟槽22的深度，例如是40μm左右，基区9的厚度，例如是1μm左右。也就是说，基区9在元件形成区域3的最表层部1μrm左右的厚度区域内形成的。栅电极24，只要被设成与基区9及其附近的漂移层7和源区10对向就可以。因此，这样的半导体装置21可以是在各沟槽22内的上部侧配置栅电极24、在比栅电极24更深的区域内配置填充材料23的结构。

沟槽22的宽度，与内部配置填充材料23的部分相比，其内部配置栅电极24的部分稍微宽。

与半导体装置1的绝缘膜5相当的绝缘膜25除了在沟槽22的内壁面形成以外，也形成在填充材料23和栅电极24之间。沟槽22的内部几乎完全由填充材料23、栅电极24和绝缘膜25充满。由此，可以减轻硅基板2发生翘曲。

绝缘膜25包括：配置在栅电极24与元素形成区域3和填充材料23之间的氧化膜19、和配置在填充材料23与元素形成区域3和硅基板2之间的氧化膜17。

氧化膜17在沟槽22的内壁面、从基区9的与栅电极24的对向部直至底部侧的区域被覆而形成。氧化膜17的厚度比氧化膜19的厚度厚。通过使栅电极24与基区9及其周边的漂移层7和源区10之间的绝缘膜25(氧化膜19中具有作为栅绝缘膜功能的部分)变薄，可以谋求装置的高速化和低耗电化。另一方面，通过使填充材料23与硅基板2和漂移层7之间的绝缘膜25(氧化膜17)增厚，可以使填充材料23与硅基板2和漂移层7之间的耐压性增高。

栅电极24可以由金属材料构成。作为此时的金属材料，可以举出，例如，选自铝(Al)、铜(Cu)、钨(W)、钛(Ti)、镍(Ni)、钼(Mo)、钴(Co)、银(Ag)、白金(Pt)、以及铅(Pb)之中的1种以上。而且栅电极24也可以含有多晶硅和金属材料的双方。

含有金属材料的栅电极24，与不含金属材料(实际上由多晶硅构成)的栅电极24比较，由于电阻率低，所以电阻值低。因此，通过具有含金属材料的栅电极24的半导体装置21，由于可以缩短半导体装置21中形成的元件之切换时间，所以，这样的半导体装置21高速动作可能。而且，该半导体装置21，由于可以降低切换损失，所以。可以降低消费电力。

填充材料23，可以由金属材料构成，也可以由氧化硅等绝缘物构成，也可以由选自多晶硅、金属材料和绝缘物之中的2种以上构成。

图3a～图3h是用于说明图2的半导体装置21的制造方法的图解式的剖面图。

首先，在导电型是P+型的硅基板2上形成导电型是N^-型的外延层15，在外延层15上形成在与半导体装置1的沟槽22对应的位置上形成开口16a的掩模16。掩模16例如由氧化硅或氮化硅构成。

接着，借助于掩模16的开口16a，使外延层15进行干蚀刻(例如，反应性离子蚀刻)，使外延层15贯通，形成直至硅基板2的表层部的多个沟槽22。沟槽22的深宽比大，例如相对于沟槽22的宽度是2μm左右，沟槽22的深度是40μm左右。

然后，如图3a中箭头A所示，以与垂直于沟槽22的宽度方向的(沿长度方向)内侧壁形成规定的角度的方式打入(注入)用于形成漂移层7的用于对P型控制的杂质离子。同样，向与沟槽22的宽度方向有关、相反侧的内侧壁也打入P型的杂质离子。此时的打入P型的杂质的方向用图3a中的箭头B表示。

向外延层15打入P型杂质离子时，即使将该离子导入硅基板2上，由于硅基板2上已经以高浓度导入了P型的杂质，所以硅基板2的杂质浓度实质上没有变化。

然后，使硅基板2退火，在各沟槽22的宽度方向的两侧露出的外延层15的表层部形成导入该杂质的第1注入区域26。该状态示于图3a。

接着，将经过以上工序的硅基板2加热到规定的温度，在露出的表面上、即各沟槽22的内壁面上形成氧化膜17。此时，以第1注入区域26完全不氧化的方式控制氧化膜17的厚度。该状态示于图3b。

然后，埋住各沟槽22，形成多晶硅膜18。在外延层15的上方也形成多晶硅膜18。该工序可以用例如CVD(Chemical Vapor Deposition化学气相淀积)法实施，这种情况下，如上所述，即使沟槽22的深宽比大，在沟槽22的内部也可以容易地密实地埋入多晶硅膜18。该状态示于图3c。多晶硅膜18其后也可以通过导入杂质而导电化。

然后，使多晶硅膜18进行深蚀刻，除去沟槽22外部和各沟槽22内的上部的多晶硅膜18。由此，在各沟槽22内涉及沟槽22的深度方向，只在比图2所示的半导体装置21中的基区9的形成深度深的区域内，呈存在多晶硅膜18的状态。也就是说，在该状态下，多晶硅膜18的上面(深蚀刻面)，在沟槽22内处于比图2所示的半导体装置21的沟槽22的内壁面的基区9的与栅电极24的对向部深的规定深度。从而在沟槽22内，在多晶硅18的上方可以确保空处。

另外，在该状态下，通过蚀刻除去位于比多晶硅18浅的地方的(从多晶硅18中露出的)的氧化膜17(图3d中以双点画线表示)和掩模16。由此，对于沟槽22的宽度，其沟槽22的上部比更深部分稍宽。该状态示于图3d。

接着，使经过以上工序的硅基板2加热，使露出表面、即各沟槽22上部的内侧壁、多晶硅膜18的上面和沟槽22外部的外延层15的表面热氧化，形成氧化膜19。此时，控制加热温度和加热时间等，氧化膜19的膜厚可以形成比氧化膜17的膜厚薄的规定的膜厚。多晶硅膜18的剩余部分是填充材料23。该状态示于图3e。

然后，将多晶硅埋入各沟槽22上部的空处，再向该多晶硅中导入杂质，形成被导电化的栅电极24。该状态示于图3f。

将多晶硅埋入沟槽22上部的空处的工序也可以包括例如与填充材料23(多晶硅膜18)形成时(参照图3c和图3d)同样，以埋住各沟槽22内部，覆盖外延层15的表面的方式形成多晶硅膜后，深蚀刻该多晶硅膜的工序。

然后，由蚀刻除去在外延层15的表面上露出的氧化膜19。氧化膜19的剩余部分和氧化膜17的剩余部分构成绝缘膜25。

然后，在外延层15的表面上注入用于控制N型的杂质，形成第2注入区域27。该状态示于图3g。

然后，使经过以上工序的硅基板2加热，使第1注入区域26中的P型杂质和第2注入区域27中的N型杂质在外延层15中扩散，分别形成漂移层7和基区9。外延层15的其余的区域(与漂移层连接的区域)成为保留层8。基区9具有向着沟槽22内壁面的露出部(在沟槽22的内壁面上现出的部分)9a。该状态示于图3h。

这时，选择加热条件，以使沟槽22内壁面中的基区9和漂移层7的边界比涉及沟槽22的深度方向、处于填充材料23的上方的氧化膜19的上面浅。由此，栅电极24可以与基区9的从沟槽22的内壁面的露出部9a的全面对向。

接着，在基区9的上方形成具有与半导体装置21的源区10对应的开口的保护膜(未图示)，借助于该保护膜的开口，向基区9的表层部注入P型的杂质。再加热硅基板2，使注入基区9的表层部的P型杂质在基区9中扩散，形成源区10。由此，得到包括漂移层7、保留层8、基区9和源区10的元件形成区域3。

参照图2，在经过以上工序的硅基板2的元件形成区域3侧的全面上形成氧化硅膜，另外，借助于具有规定图案的保护膜(未图示)蚀刻该氧化硅膜，形成接触孔12。氧化硅层的其余部分成为氧化硅膜11。

然后，将规定的金属材料分别供给经过以上工序的硅基板2的形成元件形成区域3的一侧和其相反侧，分别形成电极13、14。由此，得到图2所示的半导体装置21。

如上所述，该半导体装置21可以充分地利用用于形成漂移层7(超结型结构)的沟槽22而形成栅结构。

在以上的制造方法中，由不同的氧化条件(例如，硅基板2的加热温度和加热时间)可以形成氧化膜17和氧化膜19。另外，形成氧化膜19时，可以用多晶硅膜18覆盖着氧化膜17。因此，可以独立控制氧化膜17和氧化膜19的形成厚度。

由此，如图2所示，对于绝缘膜25的厚度，填充材料23与硅基板2和漂移层7之间设定的部分(氧化膜17)的一方可以比栅电极24与基区9之间设定的部分(氧化膜19)厚。

在形成氧化膜17和氧化膜19的工序(参照图3d和图3e)中，通过多晶硅膜18发挥限制除去氧化膜17的区域的掩模的作用，限制氧化膜17的形成区域(其余的区域)的同时，也发挥限制氧化膜19的形成区域的作用。因此，通过在沟槽22内以适当深度区域形成多晶硅膜18，就可以在规定的区域内形成氧化膜17和氧化膜19。通过控制深蚀刻的厚度，可以容易地控制沟槽22内的多晶硅膜18的形成深度。

另外，在以上的制造方法中，通过在氧化膜17的形成和除去后形成与氧化膜19具有同程度的厚度的氧化膜5而代替形成氧化膜17，可以得到图1所示的半导体装置1。这种情况下，进行深蚀刻，以使向埋入沟槽22(4)中的多晶硅膜18(参照图3c)导入杂质而导电化(低电阻化)、并使该多晶硅膜18与外延层15的表面大体齐平面，可以形成栅电极6。

本发明的实施方式的说明如以上所述，但是本发明也可以以其它方式实施。例如，半导体装置1、21的各半导体部分的导电类型也可以相反，也就是说，在上述实施方式中，也可以P型的部分是N型，而且N型的部分是P型。

在图2所示的半导体装置21的制造方法中，也可以在形成氧化膜17(参照图3b)后、形成多晶硅膜18(参照图3c)前通过蚀刻完全除去氧化膜17，再次使各沟槽4的内壁面热氧化，形成具有与氧化膜17同等厚度的氧化膜。

在以上的实施方式中说明了在硅基板2上形成了MOS FET的半导体装置，但是本发明的半导体装置也可以是在硅基板2上形成了IGBT(Insulated Gate Bipolar Transistor集成栅双极型晶体管)的半导体装置。

对于本发明的实施方式进行了详细说明，但是这些只不过是用于明了本发明的技术内容而使用的具体例，本发明并不限于这些具体例而解释，只要不超出本发明的精神和范围内作出的各种变更，都应包括在本发明的保护范围内。

Claims (4)

1.一种半导体装置，其特征在于，包括：

第1导电型的漏区，其形成在半导体基板上；

元件形成区域，其设置在该漏区上，并且形成达至上述漏区的凹处；

栅电极，其配置在上述凹处内；

栅绝缘膜，其介于该栅电极和上述凹处的内壁面之间；

超结型结构部，其配置在上述元件形成区域内，并且通过使贯通上述凹处的第1导电型的漂移层和与该漂移层连接的同时与上述第1导电型不同的第2导电型的保留层在上述半导体基板上交替配置而形成；

上述第2导电型的基区，其在上述元件形成区域内，以与上述漂移层连接的方式配置在上述超结型结构部上，并且贯通上述凹处，借助于上述栅绝缘膜与上述栅电极对向；

源区，其在上述元件形成区域内，形成在上述基区上，并且贯通上述凹处；

填充材料，其在上述凹处内，配置在比上述栅电极更靠近底部侧；和

绝缘膜，其在上述凹处的内壁面，与上述基区的上述栅电极的对向部相比，被覆和形成在底部侧的区域，且比上述栅绝缘膜的膜厚更厚。

2.一种半导体装置的制造方法，是在半导体基板上形成的第1导电型的漏区上、具有使上述第1导电型的漂移层和与上述第1导电型不同的第2导电型的保留层在上述半导体基板上交替配置而形成了超结型结构部的元件形成区域的半导体装置的制造方法，其特征在于，包含以下工序：

在上述漏区的上方形成上述第2导电型的半导体层的工序；

贯通该半导体层、形成达至上述漏区的凹处的工序；

向上述凹处的露出内壁面的上述半导体层导入上述第1导电型杂质而沿上述凹处的内壁面形成上述漂移层、使与上述半导体层的该漂移层连接的区域成为上述保留层的工序；

从上述半导体层的表面，导入上述第2导电型的杂质而在上述半导体层的表层部，形成具有上述凹处的向着内壁面的露出部的上述第2导电型的基区的工序；

向上述凹处边缘部的上述基区的表层部，导入上述第1导电型杂质而形成在上述凹处的内壁面露出的上述第1导电型的源区的工序；

在上述凹处的内壁面上形成绝缘膜的工序；

在形成了上述绝缘膜的上述凹处内、以比上述基区的上述露出部更深的方式在直至预定的规定深度为止的底部区域内将填充材料填充的工序；

以上述填充材料作为掩模来除去上述绝缘膜的除去工序；

在由该除去工序露出的上述凹处的内壁面的露出表面与上述基区的上述露出部对应的区域内、形成比上述绝缘膜薄的栅绝缘膜的工序；和

在上述凹处的内部，形成以隔着上述栅绝缘膜、应与上述基区的露出部对向的栅电极的工序。

3.根据权利要求2所述的半导体装置的制造方法，其特征在于，填充上述填充材料的工序包括：

在上述凹处内从上述规定的深度直至上方供给上述填充材料的填充材料供给工序；和

该填充材料供给工序后使上述填充材料进行深蚀刻直至上述规定的深度的工序。

4.权利要求2所述的半导体装置的制造方法，其特征在于，形成上述基区的工序，包括向上述凹处的内壁面注入上述第2导电型的杂质离子的工序。

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