JPS61170067A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61170067A JPS61170067A JP1010685A JP1010685A JPS61170067A JP S61170067 A JPS61170067 A JP S61170067A JP 1010685 A JP1010685 A JP 1010685A JP 1010685 A JP1010685 A JP 1010685A JP S61170067 A JPS61170067 A JP S61170067A
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 22
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し％特ＫＭＯＳトランジスタの
表面パッジベージ■ン構造に関する。
表面パッジベージ■ン構造に関する。
表面パッシベーシヨンを施した従来のＭＯＳトランジス
タは、第２図に示すようにして製造されている。すなわ
ち、第−導ｔｍ半導体基板２０１の一主面罠選択的に＃
化膜２０２を選択酸化技術で形成する（第２図（ａ））
。次に酸化膜２０３、不純物をドープしたポリシリコン
２０４を順次形成し、ゲート部分のポリシリコン２０４
を残し、他の部分のポリシリコンを除去する。ゲートポ
リシリコン２０４の上部及び側面に酸化膜２０５ｔ−形
成し、第二導電型不純物をイオン注入により導入して、
ソース、ドレイン領域２０６を形成する（第２図（ｂ）
）。次にＰ８Ｇ２０７を形成し、Ｐ８Ｇ２０７にコンタ
クトホールを開け、アルミニウム電極２０８を形成する
（第２図（Ｃ））。次にＰＳＧ２０９および表面パッジ
ベージ１ンとしてのプラズマ気相成長法によるシリコン
窒化膜２１０を順次形成する（第２図（ｄ））。
タは、第２図に示すようにして製造されている。すなわ
ち、第−導ｔｍ半導体基板２０１の一主面罠選択的に＃
化膜２０２を選択酸化技術で形成する（第２図（ａ））
。次に酸化膜２０３、不純物をドープしたポリシリコン
２０４を順次形成し、ゲート部分のポリシリコン２０４
を残し、他の部分のポリシリコンを除去する。ゲートポ
リシリコン２０４の上部及び側面に酸化膜２０５ｔ−形
成し、第二導電型不純物をイオン注入により導入して、
ソース、ドレイン領域２０６を形成する（第２図（ｂ）
）。次にＰ８Ｇ２０７を形成し、Ｐ８Ｇ２０７にコンタ
クトホールを開け、アルミニウム電極２０８を形成する
（第２図（Ｃ））。次にＰＳＧ２０９および表面パッジ
ベージ１ンとしてのプラズマ気相成長法によるシリコン
窒化膜２１０を順次形成する（第２図（ｄ））。
上述した従来の製造方法による半導体装置は２、パージ
ベージリン膜としてプラズマ気相成長法によるシリコン
窒化膜（８ｉＮ）２１０を用いているので、プラズマ気
相成長法によるシリコン窒化膜（ＳｉＮ）２１０中に含
まれる水素元素が原因となって、ＭＯ８構造におけるし
きい値電圧の変動およびポリシリコンの比抵抗の変動が
起こるという欠点がある。
ベージリン膜としてプラズマ気相成長法によるシリコン
窒化膜（８ｉＮ）２１０を用いているので、プラズマ気
相成長法によるシリコン窒化膜（ＳｉＮ）２１０中に含
まれる水素元素が原因となって、ＭＯ８構造におけるし
きい値電圧の変動およびポリシリコンの比抵抗の変動が
起こるという欠点がある。
本発明の半導体装置は、プラズマ気相成長法によるシリ
コン磁化膜バッジベージコン層よシ下層に、減圧気相成
長法によるシリコン窒化膜バッジベージ１ン層を設ける
ことを特畝とし、これによって特注変Ｉ［１−防止する
ことができる。
コン磁化膜バッジベージコン層よシ下層に、減圧気相成
長法によるシリコン窒化膜バッジベージ１ン層を設ける
ことを特畝とし、これによって特注変Ｉ［１−防止する
ことができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。すなわち、
第−導ｔｍ半導体基板１０１の一主面に選択的Ｋ［化ｇ
１０２＊５ｏｏｏ 〜ｔｏｏｏｏＡ形成する（第１図（
ａ））。基板１０１上の素子領域にゲート酸化膜１０３
を３００〜６００Ｘの厚さで、不純物をドープしたポリ
シリコン１０４’ｔ−４０００〜６０００Ａの厚さでば
化膜１０５を３０００〜１００００大の厚さで夫々順に
形成する（第１図（ｂ））。次にゲートとなるポリシリ
コン１０４とゲートとなるポリシリコン１０４上の酸化
膜１０５ｉ残して、他の部分の酸化膜１０５とポリシリ
コン１０４を除去する。ゲートポリシリコン１０４の側
面に酸化膜１０６を形成し、イオン注入により浅い第二
導電型不純物領域１０７を形成する（第１図（Ｃ））。
第−導ｔｍ半導体基板１０１の一主面に選択的Ｋ［化ｇ
１０２＊５ｏｏｏ 〜ｔｏｏｏｏＡ形成する（第１図（
ａ））。基板１０１上の素子領域にゲート酸化膜１０３
を３００〜６００Ｘの厚さで、不純物をドープしたポリ
シリコン１０４’ｔ−４０００〜６０００Ａの厚さでば
化膜１０５を３０００〜１００００大の厚さで夫々順に
形成する（第１図（ｂ））。次にゲートとなるポリシリ
コン１０４とゲートとなるポリシリコン１０４上の酸化
膜１０５ｉ残して、他の部分の酸化膜１０５とポリシリ
コン１０４を除去する。ゲートポリシリコン１０４の側
面に酸化膜１０６を形成し、イオン注入により浅い第二
導電型不純物領域１０７を形成する（第１図（Ｃ））。
次に全面に酸化膜を３０００〜１００００λ形成し、異
方性エツチング罠より、ゲート１０４とゲート上酸化膜
１０５の側面に酸化膜１０８を残して、他の部分の酸化
膜を除去する。次にイオン注入により、第二導電型不純
物領域１０７より高濃度で深い第二導＊ｍ不純物領域１
０９ｆｔ形成する（第１図（ｄ））。減圧気相成長法に
よるシリコン窒化膜１１０ を１０００〜３０００Ｘ
の厚さで、ｐａｏｘｌｔを４０００〜９０００Ｘ の厚
さで順次形成しく第１図（ｅ） ） 、コンタクトホー
ルを開け、アルミニウム電極１１２を形成する。次にプ
ラズマ気相成長法によるシリコン窒化膜１１３を形成す
る（第１図ｆ）。
方性エツチング罠より、ゲート１０４とゲート上酸化膜
１０５の側面に酸化膜１０８を残して、他の部分の酸化
膜を除去する。次にイオン注入により、第二導電型不純
物領域１０７より高濃度で深い第二導＊ｍ不純物領域１
０９ｆｔ形成する（第１図（ｄ））。減圧気相成長法に
よるシリコン窒化膜１１０ を１０００〜３０００Ｘ
の厚さで、ｐａｏｘｌｔを４０００〜９０００Ｘ の厚
さで順次形成しく第１図（ｅ） ） 、コンタクトホー
ルを開け、アルミニウム電極１１２を形成する。次にプ
ラズマ気相成長法によるシリコン窒化膜１１３を形成す
る（第１図ｆ）。
このように、プラズマ気相成長法によるシリコン窒化膜
１１３によるパッシベーション層より下層に減圧気相成
長法によるシリコン窒化膜１１０を有すること罠より、
プラズマ気相成長法によるシリコン窒化膜中１１３に自
まｎる水素元素に対して下層の減圧気相成長法によるシ
リコン窒化膜１１０がバリヤとなり、ＭＯ８構造のしき
い値電圧およびポリシリコンの比抵抗の変動を防ぐ効果
がある。また、へ１０８構造におけるゲート１０４と減
圧気相成長法によるシリコン窒化膜１１０の間に３００
０〜１００００＾の酸化Ｍ１０５を有すること忙より、
その減圧気相成長法によるシリコン窒化膜１１０がドレ
イン近傍で発生するホットキャアをトラップすること・
と防ぐ効果がある。
１１３によるパッシベーション層より下層に減圧気相成
長法によるシリコン窒化膜１１０を有すること罠より、
プラズマ気相成長法によるシリコン窒化膜中１１３に自
まｎる水素元素に対して下層の減圧気相成長法によるシ
リコン窒化膜１１０がバリヤとなり、ＭＯ８構造のしき
い値電圧およびポリシリコンの比抵抗の変動を防ぐ効果
がある。また、へ１０８構造におけるゲート１０４と減
圧気相成長法によるシリコン窒化膜１１０の間に３００
０〜１００００＾の酸化Ｍ１０５を有すること忙より、
その減圧気相成長法によるシリコン窒化膜１１０がドレ
イン近傍で発生するホットキャアをトラップすること・
と防ぐ効果がある。
以上のとおり、本発明によれば特性賀動を防止しつつ窒
化膜バッジベージ１ン膜ｔＶする半導体
化膜バッジベージ１ン膜ｔＶする半導体
第１図ｔａ）乃至ｔｆ）は本発明の一実施例による工程
断面図、第２図１ａｌ乃至１ｄ）は便来例の工程断面図
である。 １０１・・・・・・第−導嶌型半導体基板、１０２・−
・・・・酸化膜、１０３・・・・・・酸化膜、１０４・
・・・・・不純物をドープしたポリシリコン、１０５・
・・・・・酸化膜、１０６・・・・・・酸化膜、１０７
・・・・−・低＠度第二４蛋良不純物領域、１０８・・
・・・・酸化膜、１０９・・・・・・高績度第二導を型
不純ｖｌＪ領域、１１０・・・・・・減圧気相成長法に
よるシリコン窒化膜、１１１・・・・・・Ｐ Ｓ Ｇ。 １１２・・・・・・アルミ電極、１１３・・・・・・プ
ラズマ気相成長法によるシリコン窒化膜、２０１・・・
・・・第１４電型半導体基板、２０２・・・・・・酸化
膜、２０３・・・・・・酸化膜、２０４・・・・・・不
純物をドープしたポリシリフン、２０５・・・・・・酸
化膜、２０６・・・・・・第二導″ｌＥ型不純物領域、
２０７・・・・・・ＰＳＧ、２０８・・・・・・アルミ
電極、２０９・・・・・・ＰＥＧ、２１０・・・・・・
プラズマ気相成長法によるシリコン窒化膜。 代理人 弁理士 内 原 晋ｌ′泳≧−ヱ゛「
断面図、第２図１ａｌ乃至１ｄ）は便来例の工程断面図
である。 １０１・・・・・・第−導嶌型半導体基板、１０２・−
・・・・酸化膜、１０３・・・・・・酸化膜、１０４・
・・・・・不純物をドープしたポリシリコン、１０５・
・・・・・酸化膜、１０６・・・・・・酸化膜、１０７
・・・・−・低＠度第二４蛋良不純物領域、１０８・・
・・・・酸化膜、１０９・・・・・・高績度第二導を型
不純ｖｌＪ領域、１１０・・・・・・減圧気相成長法に
よるシリコン窒化膜、１１１・・・・・・Ｐ Ｓ Ｇ。 １１２・・・・・・アルミ電極、１１３・・・・・・プ
ラズマ気相成長法によるシリコン窒化膜、２０１・・・
・・・第１４電型半導体基板、２０２・・・・・・酸化
膜、２０３・・・・・・酸化膜、２０４・・・・・・不
純物をドープしたポリシリフン、２０５・・・・・・酸
化膜、２０６・・・・・・第二導″ｌＥ型不純物領域、
２０７・・・・・・ＰＳＧ、２０８・・・・・・アルミ
電極、２０９・・・・・・ＰＥＧ、２１０・・・・・・
プラズマ気相成長法によるシリコン窒化膜。 代理人 弁理士 内 原 晋ｌ′泳≧−ヱ゛「
Claims (1)
- 減圧気相成長法によるシリコン窒化膜とこの窒化膜に形
成されたプラズマ気相成長法によるシリコン窒化膜とを
パッシベーション膜として用いたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010685A JPS61170067A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010685A JPS61170067A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170067A true JPS61170067A (ja) | 1986-07-31 |
Family
ID=11741060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010685A Pending JPS61170067A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170067A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01110737A (ja) * | 1987-10-23 | 1989-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH04186675A (ja) * | 1990-11-16 | 1992-07-03 | Matsushita Electron Corp | 半導体装置 |
| US5235275A (en) * | 1990-02-22 | 1993-08-10 | Nkk Corporation | Magnetic inspection apparatus for thin steel strip having magnetizer and detection coil within a hollow roller rotated by the steel strip |
| JPH0650427A (ja) * | 1992-07-27 | 1994-02-22 | Bando Chem Ind Ltd | 無段変速装置 |
| US5486719A (en) * | 1993-04-15 | 1996-01-23 | Kabushiki Kaisha Toshiba | Semiconductor device including insulating film arrangement having low reflectance |
| EP0729187A2 (en) * | 1995-02-21 | 1996-08-28 | Advanced Micro Devices, Inc. | Non-volatile semiconductor memory device and method of manufacturing the same |
| JP2009522823A (ja) * | 2006-01-10 | 2009-06-11 | クリー， インコーポレイティッド | 高電圧炭化ケイ素半導体デバイスのための環境的に堅固なパッシベーション構造 |
-
1985
- 1985-01-23 JP JP1010685A patent/JPS61170067A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01110737A (ja) * | 1987-10-23 | 1989-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5235275A (en) * | 1990-02-22 | 1993-08-10 | Nkk Corporation | Magnetic inspection apparatus for thin steel strip having magnetizer and detection coil within a hollow roller rotated by the steel strip |
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| EP0729187A2 (en) * | 1995-02-21 | 1996-08-28 | Advanced Micro Devices, Inc. | Non-volatile semiconductor memory device and method of manufacturing the same |
| EP0729187A3 (en) * | 1995-02-21 | 1997-01-29 | Advanced Micro Devices Inc | Non-volatile semiconductor memory device and method for its manufacture |
| JP2009522823A (ja) * | 2006-01-10 | 2009-06-11 | クリー， インコーポレイティッド | 高電圧炭化ケイ素半導体デバイスのための環境的に堅固なパッシベーション構造 |
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