CN102403354A - Coo1MOS器件及其制造方法 - Google Patents
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Abstract
本发明实施例公开了一种CoolMOS器件及其制造方法，该器件包括：基底，所述基底包括本体层和所述本体层之上的外延层，所述本体层包括漏区；位于所述外延层内的第一区和第二区；位于所述第一区和第二区之间的外延层中的沟槽，所述沟槽底部延伸至所述本体层内，所述沟槽内填充有栅氧化层和栅区；位于所述沟槽两侧的第一体区和第二体区；位于所述第一体区内的第一源区，所述第二体区内的第二源区，所述第一源区和第二源区与第一体区和第二体区的掺杂离子导电类型相反。本发明实施例通过在第一区和第二区之间的外延层中形成沟槽，在沟槽内形成栅氧化层和栅区，使得导电沟道与管芯表面垂直，从而减小管芯面积，提高了基底表面的利用率。
Description
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及一种CoolMOS器件及其制造方法。
背景技术
CoolMOS器件是一种新型的高压MOSFET(金属半导体氧化物场效应晶体管)结构，其优点在于该器件在耐高压工作的同时，可以提供比传统高压MOSFET小一个数量级的导通电阻(简称Rdson)，即解决了提高击穿电压与增大导通电流和减小导通电阻间的矛盾。
CoolMOS器件的结构特点是，在N型(或P型)外延区引入了从外延顶部延伸到衬底的P型(或N型)区域，使得晶体管在高压工作状态下，除了产生从漏极到源极的纵向的电场外，还有横向的PN区产生的横向电场，不同方向的电场的共同作用下，使得电场在横向和纵向的均匀分布，从而可以实现在低电阻率外延片上制成高耐压的MOS晶体管。
现有的CoolMOS器件的结构如图1所示，以N型CoolMOS器件为例，包括：
基底101，基底101包括本体层102和所述本体层之上的外延层103，所述本体层102包括漏区，其中，本体层102和外延层103为N型掺杂；
位于所述外延层内的第一区104和第二区105，第一区104和第二区105的掺杂状态相同，且第一区104和第二区105与外延层103的掺杂离子导电类型相反，即为P型掺杂；
分别位于第一区104和第二区105的第一体区106和第二体区107，所述第一体区106和第二体区107的掺杂状态相同，为P型掺杂；
位于所述第一体区106内的第一源区108，所述第二体区107内的第二源区109，所述第一源区108和第二源区109的掺杂状态相同，为N型掺杂；
第一源区108的上表面具有第一源极110，第二源区109的上表面具有第二源极111，第一源极110和第二源极111之间的基底101上表面具有栅氧化层112，栅氧化层112的上表面具有栅极113，本体层102下表面具有漏极114。
现有技术中导电沟道的长度是由形成源区和体区过程中的两次扩散的形成的横向结深决定的，因此导电沟道的长度可做的很短，而且采用一道注入的方式形成第一区104和第二区105，并且第一区104和第二区105掺杂的与外延层103导电类型相反的离子，可以用来补偿漂移区因掺杂浓度提高所增加的电荷，使总的掺杂浓度保持不变，外延层103的厚度可以保证足够高的击穿电压，而且稍高的掺杂浓度又可降低导通电阻，进而解决了提高击穿电压与减小导通电阻的矛盾。
但是，发明人发现，在上述CoolMOS结构中，由于导电沟道平行于管芯表面，造成管芯占用面积大，导致基底表面的利用率低。
发明内容
本发明实施例提供了一种CoolMOS器件及其制造方法，在实现提高器件的击穿电压，减小导通电阻，增大导通电流的基础上，减小了管芯的占用面积，提高了基底表面的利用率。
为实现上述目的，本发明实施例提供了如下技术方案：
一种CoolMOS器件，包括：
基底，所述基底包括本体层和所述本体层之上的外延层，所述本体层包括漏区；
位于所述外延层内的第一区和第二区，所述第一区和第二区的掺杂状态相同，所述第一区和第二区与外延层的掺杂离子导电类型相反；
位于所述第一区和第二区之间的外延层中的沟槽，所述沟槽底部延伸至所述本体层内，所述沟槽内填充有栅氧化层和栅区；
位于所述沟槽两侧的第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同；
位于所述第一体区内的第一源区，所述第二体区内的第二源区，所述第一源区和第二源区的掺杂状态相同，所述第一源区和第二源区与第一体区和第二体区的掺杂离子导电类型相反。
优选的，所述沟槽底部的角度大于85°并且小于90°。
优选的，所述沟槽上端拐角处为圆滑结构。
优选的，所述基底的下表面具有漏极，上表面对应于沟槽两侧第一源区和第二源区的位置具有第一源极和第二源极，所述第一源极和第二源极之间的基底上表面具有栅极。
优选的，所述第一区和第二区贯穿整个外延层。
优选的，所述第一区和第二区为P型掺杂，所述外延层为N型掺杂。
优选的，所述本体层为N型掺杂，所述第一体区和第二体区为P型掺杂，所述第一源区和第二源区为N型掺杂。
优选的，所述外延层的电阻等于第一区和第二区的电阻。
本发明实施例还公开了一种CoolMOS器件的制造方法，包括：
提供基底，所述基底包括本体层和所述本体层之上的外延层，所述本体层包括漏区；
在所述外延层内形成第一区和第二区，所述第一区和第二区的掺杂状态相同，所述第一区和第二区与外延层的掺杂离子导电类型相反；
在所述第一区和第二区之间的外延层中形成沟槽，所述沟槽底部延伸至所述本体层内，在所述沟槽内表面形成栅氧化层，在所述栅氧化层上形成栅区；
在所述沟槽两侧形成第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同；
在所述第一体区内形成第一源区，在所述第二体区内形成第二源区，所述第一源区和第二源区的掺杂状态相同。
优选的，该方法还包括：
在所述基底的下表面形成漏极，在所述基底的上表面对应于沟槽两侧第一源区和第二源区的位置形成第一源极和第二源极；
在所述第一源极和第二源极之间的基底上表面形成栅极。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例提供的CoolMOS器件，通过在第一区和第二区之间的外延层中形成沟槽，在沟槽内形成栅氧化层和栅区，使得位于沟槽两侧的导电沟道与基底表面垂直，与现有技术中的CoolMOS结构相比，在要求相同导电沟道长度时，本发明的CoolMOS结构只要形成源区和体区过程中的两次扩散的结深控制准确，即可满足沟道长度的要求，而由于栅极位于外延层内第一区和第二区之间，则沟槽的宽度可以做的很小，从而达到了减小管芯面积的目的，提高了基底表面的利用率。而且，本发明实施例的CoolMOS器件的结构，通过控制沟槽的深度，可以提高器件的击穿电压，通过提高外延层的掺杂浓度，可以在现有技术基础上进一步降低导通电阻，进而增大导通电流。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中的CoolMOS器件的结构图；
图2为本发明实施例一公开的CoolMOS器件的结构示意图；
图3为本发明实施例二公开的CoolMOS器件沟槽剖面的电子显微照片；
图4-图8为本发明实施例三公开的CoolMOS器件制造方法的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，现有技术的CoolMOS器件结构，由于导电沟道平行于管芯表面，因此就必须要求栅极的CD值大于沟道长度，这样就造成了管芯占用面积大，降低了基底表面的利用率。
基于此，本发明实施例一提供了一种CoolMOS器件，其结构如图2所示，包括：
基底201，所述基底包括本体层202和所述本体层202之上的外延层203，所述本体层202包括漏区，其中，外延层203掺杂浓度稍高，以降低导通电阻。
位于所述外延层203内的第一区204和第二区205，第一区204和第二区205的掺杂离子的导电类型与外延层203的导电类型相反，可用来补偿漂移区因外延层203的掺杂浓度提高所增加的电荷，使总的掺杂浓度保持不变，其中，所述第一区204和第二区205的掺杂状态相同，第一区204和第二区205与外延层203的掺杂离子导电类型相反，本实施例中的第一区204和第二区205贯穿整个外延层203；
位于所述第一区204和第二区205之间的外延层中的沟槽，所述沟槽底部延伸至所述本体层202内，所述沟槽内填充有栅氧化层206和栅区207；
本实施例中的沟槽之所以必须延伸到本体层202内，是为了避免外延层203出现漏电的情况，同时可以实现提高击穿电压和降低导通电阻的目的。
位于所述沟槽两侧的第一体区208和第二体区209，所述第一体区208和第二体区209的掺杂状态相同；
需要说明的是，所述第一体区208可以完全位于第一区204内，也可以一部分位于第一区204内，另一部分位于外延层203内，同样的，第二体区209可以完全位于第二区205内，也可以一部分位于第二区205内，另一部分位于外延层203内，本实施例中的具体情况为前者，即第一体区208和第二体区209分别位于第一区204和第二区205内。
位于所述第一体区208内的第一源区210，所述第二体区209内的第二源区211，所述第一源区210和第二源区211的掺杂状态相同，第一源区210和第二源区211与第一体区208和第二体区209的掺杂离子导电类型相反。
另外，本实施例的CoolMOS器件的基底201的下表面具有漏极215，上表面对应于沟槽两侧第一源区210和第二源区211的位置具有第一源极212和第二源极213，所述第一源极212和第二源极213之间的基底上表面具有栅极214。在所述基底201的上表面具有层间介质层(即ILD层)216，在第一源区210和第一源极212之间的层间介质层216上具有第一通孔217，在第二源区211和第二源极213之间的层间介质层216上具有第二通孔218，以及栅区207和栅极214的层间介质层216上分别具有第三通孔219，三个通孔内注入金属，以连接源极和源区，栅极和栅区。
其中，本实施例中所述掺杂状态包括：掺杂浓度和杂质种类，第一区204和第二区205的掺杂状态相同，第一体区208和第二体区209的掺杂状态相同，第一源区210和第二源区211的掺杂状态相同，即第一区204和第二区205的掺杂离子、掺杂浓度等完全相同，第一体区208和第二体区209的掺杂离子、掺杂浓度等也完全相同。另外，第一区204和第二区205与外延层203的掺杂离子导电类型相反，第一源区210和第二源区211与第一体区208和第二体区209的掺杂离子导电类型相反。
下面以N型CoolMOS器件为例，说明本实施例中的CoolMOS器件各部分的掺杂情况。N型CoolMOS器件的第一区204和第二区205为P型掺杂，外延层203为N型掺杂，本体层202为N型掺杂，第一体区208和第二体区209为P型掺杂，第一源区210和第二源区211为N型掺杂。
其中，若掺杂类型为N型，掺杂离子可为磷或其他五价元素，若掺杂类型为P型，掺杂离子可为硼或其他三价元素，本实施例中第一区204和第二区205的掺杂离子为硼，掺杂剂量为2E3cm-3，第一体区208和第二体区209的掺杂离子为硼，掺杂剂量为4E5cm-3，第一源区210和第二源区211的掺杂离子为磷，掺杂剂量为6E5cm-3，外延层203为一次性生长的N型外延层，可根据器件的具体要求，在生长过程中对掺杂剂量进行相应的控制。
需要说明的是，以上仅是以N型的CoolMOS器件为例来说明本发明的具体结构和掺杂类型等，而实质上，本发明所公开的CoolMOS器件的结构同样适用于P型的CoolMOS器件，此时，P型CoolMOS器件的第一区204和第二区205为N型掺杂，外延层203为P型掺杂，本体层202为P型掺杂，第一体区208和第二体区209为N型掺杂，第一源区210和第二源区211为P型掺杂。
而且，本发明的实质是利用沟槽的制作工艺，使导电沟道与管芯表面垂直，该方法也可以应用在其他表面型横向载流子流动的器件的制造过程中，改变其导电沟道的方向，进而减小管芯面积，提高基底的利用率。
本实施例的CoolMOS器件的填充有栅氧化层和栅区的沟槽底部延伸至本体层202内，可起到提高击穿电压的作用，通过增加外延层203的掺杂浓度，可起到降低导通电阻的作用。本实施例的CoolMOS器件在设计过程中，为了使击穿电压达到最大，本实施例中的外延层203的电阻与第一区204和第二区205的电阻大小相等，即使第一区204和第二区205的掺杂浓度刚好能补偿外延层203为降低导通电阻而增加的掺杂浓度，而外延层203以及第一区204和第二区205的电阻大小在相应的测试过程中是可以测量得到的。因此，本实施例通过控制沟槽的深度和外延层的掺杂浓度，提高了击穿电压，降低了导通电阻，从而提高了导通电流。通过实验检测，本实施例中的CoolMOS器件的导通电阻可比现有技术中的导通电阻更小，进而在现有技术的基础上进一步增大了导通电流。
本发明实施例通过在第一区和第二区之间的外延层中形成沟槽，在沟槽内形成栅氧化层和栅区，使得导电沟道与管芯表面垂直，从而减小管芯面积，提高了基底表面的利用率。
具体说来，本实施例的CoolMOS结构与现有技术中的CoolMOS结构相比，在要求相同导电沟道长度时，如1um时，由于现有技术中的CoolMOS结构导电沟道平行于管芯表面，因此就必须要求栅区的关键尺寸大于1um，而本发明的CoolMOS结构只要形成源区和体区过程中的两次扩散的结深控制准确，即可满足沟道长度的要求，而沟槽的关键尺寸可以做的很小，甚至可以达到nm级，即沟槽的宽度可做的很小，只要实现沟槽隔离作用即可，进而大大减小了管芯面积，提高了基底的利用率。
本发明实施例二公开的CoolMOS器件结构与实施例一不同的是，本实施例中的CoolMOS器件对沟槽的形貌有了进一步的要求，如图3所示，为本实施例中沟槽结构的剖面图，图中标号31所示的沟槽底部的角度大于85°并且小于90°，以避免漏电的产生；图中标号32所示的沟槽上端拐角处，即栅极与源极的交接处为圆滑结构，以避免尖端放电现象。
本发明实施例三公开了以上两个实施例所述的CoolMOS器件的制造方法，图4-图8为该方法各步骤的剖面图，本实施例仅以N型的CoolMOS器件为例进行说明，该方法包括以下步骤：
如图4所示，提供基底401，所述基底包括本体层402和本体层402之上的外延层403，所述本体层402包括漏区，本实施例中的本体层402和外延层403为N型掺杂；
需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。
本实施例中的外延层403可为在本体层402上一次性生长的N型外延层，外延层的厚度可按照器件的具体应用要求确定。本实施例中的本体层可为硅衬底。
之后，在外延层403内形成第一区404和第二区405，第一区404和第二区405的掺杂状态相同，所述第一区和第二区与外延层的掺杂离子导电类型相反，本实施例中的第一区404和第二区405为P型掺杂；
本实施例中形成第一区404和第二区405采用的方法可以为，先采用光刻工艺在外延层403表面上形成第一区404和第二区405的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜采用离子注入的方式形成第一区404和第二区405。
另外，本实施例中形成第一区404和第二区405采用的方法还可以为：先在外延层403上生长一层二氧化硅膜，采用光刻工艺在N型的外延层403表面上形成第一区404和第二区405的图案，之后在选定的图案部分开设沟槽，沟槽的深度和宽度与CoolMOS结构中所需的深度和宽度相同，然后在保留二氧化硅膜的状态下，利用外延生长方法生长P型的外延硅以填充沟槽，即形成了第一区404和第二区405；
采用第二种方法在形成第一区404和第二区405之后，还包括利用在外延层表面生长的二氧化硅膜作为刻蚀的停止层，采用回刻工艺去除在二氧化硅膜表面生长出的P型外延硅，使第一区404和第二区405的表面与外延层403的表面齐平，以保证硅片表面的平整，之后再利用湿法腐蚀法或其他方法，去除二氧化硅膜。
上述两种方法具体选用哪种由制造过程中的具体情况而定，这里不再赘述。
如图5所示，在第一区404和第二区405之间的外延层403中形成沟槽406，所述沟槽406底部延伸至本体层402内；
其中，本实施例形成沟槽406的方式具体为，采用光刻工艺在外延层403表面上形成沟槽406的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜，采用等离子体刻蚀的方式在外延层内形成沟槽406。
如图6所示，在沟槽406内表面形成栅氧化层407，在栅氧化层407上形成栅区408。
具体的，采用热氧化工艺在基底表面形成栅氧化层407，所述栅氧化层407覆盖包括沟槽407在内的基底表面，本实施例中的栅氧化层至少包括氧化硅，然后在所述栅氧化层407上沉积多晶硅层(图中未示出)，通过化学机械研磨工艺或腐蚀工艺去除沟槽407外部的栅氧化层和多晶硅层，沟槽内的多晶硅层即为栅区。本发明其他实施例中，所述栅区还可以包括掺杂多晶硅、或者由多晶硅和多晶硅上的金属硅化物组成的叠层。
如图7所示，在所述沟槽两侧形成第一体区409和第二体区410，所述第一体区409和第二体区410的掺杂状态相同，与实施例一相对应，本实施例中的第一体区409和第二体区410分别位于第一区404和第二区405内；
在所述第一体区409内形成第一源区411，在所述第二体区410内形成第二源区412，所述第一源区411和第二源区412的掺杂状态相同，本实施例中第一体区409和第二体区410为P型掺杂，第一源区411和第二源区412为N型掺杂。
CoolMOS器件各部分的掺杂工艺可选择熔体掺杂、气相掺杂、中子擅变掺杂、离子注入掺杂和表面涂覆掺杂等，本实施例中可采用淀积或一次性热氧化生长的方式形成外延层403，可采用离子注入掺杂形成第一体区409和第二体区410以及第一源区411和第二源区412。
具体的，本实施例中采用离子注入掺杂工艺形成第一体区409和第二体区410，本实施例形成第一源区411和第二源区412的方法为，采用光刻工艺在所述沟槽两侧形成第一源区411和第二源区412的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜，采用离子注入的方式分别在第一体区409和第二体区410内形成第一源区411和第二源区412。
另外，如图8所示，该方法还包括：
在所述基底的下表面形成漏极413，在所述基底的上表面对应于沟槽两侧第一源区411和第二源区412的位置形成第一源极414和第二源极415；
在第一源极414和第二源极415之间的基底上表面形成栅极416。
本实施例中通过将硅衬底402背面减薄后溅射金属形成漏极413。
本实施例中第一源极414和第二源极415的形成方式为，先在所述基底的上表面淀积一层隔离层，即层间介质层417，之后通过光刻工艺在层间介质层417表面上形成第一通孔418和第二通孔419的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜，采用腐蚀工艺在层间介质层417内形成第一通孔418和第二通孔419，之后通过第一通孔418和第二通孔419将金属与第一源区411和第二源区412连接，即形成了第一源极414和第二源极415。
本实施例中栅极416的形成方式与第一源极414和第二源极415的形成方式类似，即通过光刻工艺在层间介质层417表面上形成第三通孔420的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜，采用腐蚀工艺在层间介质层417内形成第三通孔420，之后通过第三通孔420将金属与栅区408连接，即形成了栅极416。
以上所述实施例，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种CoolMOS器件，其特征在于，包括：
基底，所述基底包括本体层和所述本体层之上的外延层，所述本体层包括漏区；
位于所述外延层内的第一区和第二区，所述第一区和第二区的掺杂状态相同，所述第一区和第二区与外延层的掺杂离子导电类型相反；
位于所述第一区和第二区之间的外延层中的沟槽，所述沟槽底部延伸至所述本体层内，所述沟槽内填充有栅氧化层和栅区；
位于所述沟槽两侧的第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同；
位于所述第一体区内的第一源区，所述第二体区内的第二源区，所述第一源区和第二源区的掺杂状态相同，所述第一源区和第二源区与第一体区和第二体区的掺杂离子导电类型相反。
2.根据权利要求1所述的CoolMOS器件，其特征在于，所述沟槽底部的角度大于85°并且小于90°。
3.根据权利要求2所述的CoolMOS器件，其特征在于，所述沟槽上端拐角处为圆滑结构。
4.根据权利要求3所述的CoolMOS器件，其特征在于，所述基底的下表面具有漏极，上表面对应于沟槽两侧第一源区和第二源区的位置具有第一源极和第二源极，所述第一源极和第二源极之间的基底上表面具有栅极。
5.根据权利要求4所述的CoolMOS器件，其特征在于，所述第一区和第二区贯穿整个外延层。
6.根据权利要求5所述的CoolMOS器件，其特征在于，所述第一区和第二区为P型掺杂，所述外延层为N型掺杂。
7.根据权利要求6所述的CoolMOS器件，其特征在于，所述本体层为N型掺杂，所述第一体区和第二体区为P型掺杂，所述第一源区和第二源区为N型掺杂。
8.根据权利要求1-7任一项所述的CoolMOS器件，其特征在于，所述外延层的电阻等于第一区和第二区的电阻。
9.一种CoolMOS器件的制造方法，其特征在于，包括：
提供基底，所述基底包括本体层和所述本体层之上的外延层，所述本体层包括漏区；
在所述外延层内形成第一区和第二区，所述第一区和第二区的掺杂状态相同，所述第一区和第二区与外延层的掺杂离子导电类型相反；
在所述第一区和第二区之间的外延层中形成沟槽，所述沟槽底部延伸至所述本体层内，在所述沟槽内表面形成栅氧化层，在所述栅氧化层上形成栅区；
在所述沟槽两侧形成第一体区和第二体区，所述第一体区和第二体区的掺杂状态相同；
在所述第一体区内形成第一源区，在所述第二体区内形成第二源区，所述第一源区和第二源区的掺杂状态相同。
10.根据权利要求9所述的方法，其特征在于，还包括：
在所述基底的下表面形成漏极，在所述基底的上表面对应于沟槽两侧第一源区和第二源区的位置形成第一源极和第二源极；
在所述第一源极和第二源极之间的基底上表面形成栅极。
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