CN101740641B - 一种半导体器件 - Google Patents
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Abstract
本发明公开了一种半导体装置，包括：衬底层、漂移层、耗尽层、抑制反偏漏电流结构区、重掺杂层、肖特基势垒层；若干个相互分离的抑制反偏漏电流结构区位于漂移层、耗尽层和重掺杂层中，用于当所述的半导体装置加反向偏压时，在耗尽层半导体材料中扩展形成大面积耗尽区域；本发明还提供一种半导体装置的制作方法。本发明的半导体装置与方法，在减少一定量的正向压降的同时还可以降低一定量的反向漏电流，结构和工艺都简单，造价低，同时提高装置的开关速度，对装置的电参数特性进行进一步优化。
Description
技术领域
本发明主要涉及到结势垒肖特基器件的结构和制作工艺，尤其涉及一种新型的同时具有低正向压降和低反向漏电流的结势垒肖特基器件的结构和制作工艺。
背景技术
通常有三种整流器，(1)肖特基势垒二极管，是一种金属和半导体接触的器件，具有较低的正向压降和极高的开关速度，但是反向漏电流较大和反向电压不高的不利特性影响了器件一定范围内的应用。
(2)P-i-N二极管，提供了较低的漏电流和较高的反向电压，但在开关过程中，在PN结上存储有一定数量的存储电荷从而影响器件的开关速度。
(3)结势垒控制型肖特基二极管，是一种将PN结调制集成到漂移区的肖特基结构，重要特征是，在反偏电压超过一定值时，肖特基下的耗尽层发生交叠，如果继续增加电压，则外加压降都降在耗尽层上，从而消除传统肖特基存在的由于反向电压增加引起的漏电增加现象的发生。广泛应用开关电源电路中。但上述器件的电参数，正向压降和反向漏电流需要一个折中选取，因为降低正向压降的同时必然引起反向漏电流的增加，降低反向漏电流的同时也必然引起正向压降的增加。也就是说，在接通状态性能与关闭状态性能上，不能做到全面兼顾。
发明内容
本发明提供一种新型的同时具有低正向压降和低反向漏电流且工艺简单的结势垒肖特基器件。
一种半导体器件，包括：
(a)衬底层，为N传导类型半导体材料，用于降低半导体装置的导通电阻；
(b)漂移层，为N传导类型的半导体材料，位于衬底层之上，用于控制半导体装置反向电压的大小；
(c)耗尽层，为N传导类型的半导体材料，位于漂移层之上，用于降低半导体装置的反向漏电流；
(d)重掺杂层，为N传导类型的半导体材料，位于耗尽层之上，用于减少半导体装置的正向压降；
(e)抑制反偏漏电流结构区，若干个相互分离的抑制反偏漏电流结构区位于漂移层、耗尽层和重掺杂层中，用于当所述的半导体装置加反向偏压时，在耗尽层半导体材料中扩展形成大面积耗尽区域；
(f)肖特基势垒层，位于重掺杂层之上，用于形成肖特基势垒结特性；
所述的抑制反偏漏电流结构区为P传导类型的半导体材料。
所述的抑制反偏漏电流结构区为沟漕结构形式。
所述的肖特基势垒层边缘下方的漂移层、耗尽层和重掺杂层中设有肖特基势垒边缘P型扩散保护环。
所述的半导体器件边缘的表面设有起保护作用的硅表面保护层。
所述的肖特基势垒层是由金属淀积或溅射的方法在重掺杂层表面形成的薄膜金属与重掺杂层顶部的N型半导体材料烧结形成的。
所述的漂移层的扩散杂质与衬底层的扩散杂质不相同、所述的耗尽层的扩散杂质与衬底层的扩散杂质不相同、所述的重掺杂层的扩散杂质与衬底层的扩散杂质不相同。
所述的衬底层的杂质掺杂浓度大于或等于1×1018/cm3。
所述的漂移层、耗尽层、重掺杂层的杂质掺杂浓度为1×1014-1×1018/cm3，所述的重掺杂层的杂质掺杂浓度大于漂移层的杂质掺杂浓度，所述的耗尽层的杂质掺杂浓度小于漂移层的杂质掺杂浓度。这种掺杂浓度设置有利于当所述的半导体器件加反向偏压时，在耗尽层半导体材料中扩展形成大面积耗尽区域；
本发明还提供一种同时具有低正向压降和低反向漏电流的结构和工艺都简单的结势垒肖特基器件的制作方法。
一种制造半导体器件的方法，其特征在于：包括如下步骤：
1)在衬底层上通过外延生产方式形成漂移层、耗尽层和重掺杂层；
2)通过向重掺杂层半导体材料中注入硼离子再进行高温退火，在漂移层、耗尽层和重掺杂层中形成多个相互分离的P型区作为抑制反偏漏电流结构区，在预定位置的漂移层、耗尽层和重掺杂层中形成肖特基势垒边缘P型扩散保护环，同时在半导体装置边缘的表面形成硅表面保护层；或者通过沟漕隔离工艺引入沟槽结构，在漂移层、耗尽层和重掺杂层中形成多个相互分离的沟漕结构作为抑制反偏漏电流结构区；通过向重掺杂层半导体材料中注入硼离子再进行高温退火，在预定位置的漂移层、耗尽层和重掺杂层中形成肖特基势垒边缘P型扩散保护环，同时在半导体器件边缘的表面形成硅表面保护层；
3)在重掺杂层上淀积一层势垒金属，通过低温烧结在重掺杂层表面的N型区形成肖特基势垒层，在抑制反偏漏电流结构区表面的为欧姆接触区。
本发明的半导体器件和方法，在减少一定量的正向压降的同时还可以降低一定量的反向漏电流，同时提高装置的开关速度，对装置的电参数特性进行进一步优化。本发明结构紧凑，工艺简单，造价低廉。
附图说明
图1为本发明一种实施方式的剖面示意图。
图2为本发明另一种实施方式的剖面示意图。
其中，1、衬底层；2、漂移层；3、耗尽层；4、重掺杂层；5、肖特基势垒层；6、欧姆接触区；7、抑制反偏漏电流结构区；8、肖特基势垒边缘P型扩散保护环；9、硅表面保护层；10、沟槽绝缘层；11、多晶硅。
具体实施方式
实施例1
图1示出了本发明第一例半导体器件的示意性剖面图，下面结合图1详细说明本发明的半导体器件。
一种半导体器件包括：衬底层1，为N导电类型半导体材料，在衬底层下表面通过金属引出阴极；漂移层2，位于衬底层1之上，为N传导类型的半导体材料；耗尽层3，位于漂移层2之上，耗尽层为N传导类型的半导体材料；重掺杂层4位于耗尽层之上，为N传导类型的半导体材料；抑制反偏漏电流结构区7，为多个P型区相互分离地形成在漂移层、耗尽层和重掺杂层中，每个抑制反偏漏电流结构区7为P传导类型的半导体材料，宽度为2～6um，彼此间隔距离为2～10um；重掺杂层顶部半导体材料与金属Ni低温烧结形成肖特基势垒层5，抑制反偏漏电流结构区7与金属Ni低温烧结形成欧姆接触区6；在肖特基势垒层上覆盖一层导电金属(如：铝)引出器件的阳极；肖特基势垒边缘P型扩散保护环8，位于肖特基势垒层边缘用于维护器件反偏电压；硅表面保护层9，位于半导体器件边缘的表面，是半导体氧化物或氮化物等半导体钝化材料。
在衬底层1上通过外延生产方式形成漂移层2、耗尽层3和重掺杂层4，漂移层中磷杂质浓度例如设定为2×1015原子/CM3，耗尽层中磷杂质浓度例如设定为5×1014原子/CM3，重掺杂层中磷杂质浓度例如设定为1×1016原子/CM3，衬底层中为掺入磷原子的浓度例如设定为1×1019原子/CM3，漂移层2、耗尽层3和重掺杂层4可以在一次外延生长中形成，通过在外延淀积过程中调节掺入磷杂质的浓度来实现。再通过注入硼离子再进行高温退火，在漂移层2、耗尽层3和重掺杂层4的半导体材料中引入多个相互分离P型区作为抑制反偏漏电流结构区7，与此同时也引入了肖特基势垒边缘P型扩散保护环8和硅表面保护层9。
然后在此基础上，在重掺杂层4上淀积一层势垒金属(例如Ni)，通过低温烧结在重掺杂层4表面形成肖特基势垒5，同时抑制反偏漏电流结构区7与金属Ni低温烧结形成欧姆接触区6；
如上所述，当器件加正向偏压时，N型肖特基接触层4具有高的杂质浓度，降低了的肖特基的势垒高度从而减少器件的正向压降；当器件加反偏电压时，因N型半导体漂移层2具有低的杂质浓度，所以抑制反偏漏电流结构区7形成的耗尽区域在N型半导体漂移层2中快速蔓延交叠，从而获得了底的夹断电压，从而有效抑制了反向偏压时泄漏的电流，最终降低了器件的反向漏电流。
另一方面，因为器件加反偏电压时获得了低的夹断电压，可以适当增加彼此分离的抑制反偏漏电流结构区7的间距，这样可以增加器件中肖特基区域所占比例。通过提高肖特基区域所占整体器件比例，可以降低器件的正向压降和提高器件的开关速度。
实施例2
图2所示为本发明半导体器件第二种实施方式的剖面示意图，下面结合图2详细说明。
其他结构如实施例1，多个相互分离的抑制反偏漏电流结构区7形成在漂移层2、耗尽层3和重掺杂层4中，抑制反偏漏电流结构区7为沟槽结构，包括沟槽绝缘层10和填充在沟槽绝缘层10内的多晶硅11，每个抑制反偏漏电流结构区7的宽度为2～6um，彼此间隔距离为2～10um。
在衬底层1上通过外延生产方式形成漂移层2、耗尽层3和重掺杂层4，漂移层中磷杂质浓度例如设定为2×1015原子/CM3，耗尽层中磷杂质浓度例如设定为5×1014原子/CM3，重掺杂层中磷杂质浓度例如设定为1×1016原子/CM3，衬底层中为掺入磷原子的浓度例如设定为1×1019原子/CM3，漂移层2耗尽层3和重掺杂层4可以在一次外延生长中形成，通过在外延淀积过程中调节掺入磷杂质的浓度来实现。再通过注入硼离子再进行高温退火，在漂移层2、耗尽层3和重掺杂层4半导体材料中引入肖特基势垒边缘P型扩散保护环8和硅表面保护层9，通过沟槽隔离工艺引入沟槽结构，包括沟槽绝缘层10和填充在沟槽绝缘层10内的多晶硅11。
然后在此基础上，在重掺杂层4上淀积一层势垒金属(例如Ni)，通过低温烧结在重掺杂层4表面形成肖特基势垒5，同时在抑制反偏漏电流结构区7表面形成良好的欧姆接触区6。
如上所述，当器件加正向偏压时，N型肖特基接触层4具有高的杂质浓度，降低了的肖特基的势垒高度从而减少器件的正向压降；当器件加反偏电压时，因N型半导体漂移层2具有低的杂质浓度，所以抑制反偏漏电流结构区7形成的耗尽区域在N型半导体漂移层2中快速蔓延交叠，从而获得了底的夹断电压，从而有效抑制了反向偏压时泄漏的电流，最终降低了器件的反向漏电流。
另一方面，因为器件加反偏电压时获得了低的夹断电压，可以适当增加彼此分离的抑制反偏漏电流结构区7的间距，这样可以增加器件中肖特基区域所占比例。通过提高肖特基区域所占整体器件比例，可以降低器件的正向压降和提高器件的开关速度。
通过上述两个实例阐述了本发明，同时也可以采用其它实例实现本发明。本发明不局限于上述具体实例，例如本发明还可应用于结合了肖特基器件的MOSFET器件。因此本发明由所附权利要求范围的限定。
Claims (8)
1.一种半导体器件，其特征在于：包括：
(a)衬底层，为N传导类型半导体材料，用于降低半导体器件的导通电阻；
(b)漂移层，为N传导类型的半导体材料，位于衬底层之上，用于控制半导体器件反向电压的大小；
(c)耗尽层，为N传导类型的半导体材料，位于漂移层之上，用于降低半导体器件的反向漏电流；
(d)重掺杂层，为N传导类型的半导体材料，位于耗尽层之上，用于减少半导体器件的正向压降；
(e)抑制反偏漏电流结构区，若干个相互分离的抑制反偏漏电流结构区位于漂移层、耗尽层和重掺杂层中，用于当所述的半导体器件加反向偏压时，在耗尽层半导体材料中扩展形成大面积耗尽区域；所述的抑制反偏漏电流结构区为通过向重掺杂层半导体材料中注入硼离子再进行高温退火，在漂移层、耗尽层和重掺杂层的半导体材料中形成的P型区；
(f)肖特基势垒层，位于重掺杂层之上，用于形成肖特基势垒结特性。
2.如权利要求1所述的半导体器件，其特征在于：所述的肖特基势垒层边缘下方的漂移层、耗尽层和重掺杂层中设有肖特基势垒边缘P型扩散保护环。
3.如权利要求1所述的半导体器件，其特征在于：所述的半导体器件边缘的表面设有起保护作用的硅表面保护层。
4.如权利要求1所述的半导体器件，其特征在于：所述的肖特基势垒层是由金属淀积或溅射的方法在重掺杂层表面形成的薄膜金属与重掺杂层顶部的N型半导体材料烧结形成的。
5.如权利要求1所述的半导体器件，其特征在于：所述的漂移层的扩散杂质与衬底层的扩散杂质不相同、所述的耗尽层的扩散杂质与衬底层的扩散杂质不相同、所述的重掺杂层的扩散杂质与衬底层的扩散杂质不相同。
6.如权利要求1所述的半导体器件，其特征在于：所述的衬底层的杂质掺杂浓度大于或等于1×1018/cm3。
7.如权利要求1所述的半导体器件，其特征在于：所述的漂移层、耗尽层、重掺杂层的杂质掺杂浓度为1×1014-1×1018/cm3，所述的重掺杂层的杂质掺杂浓度大于漂移层的杂质掺杂浓度，所述的耗尽层的杂质掺杂浓度小于漂移层的杂质掺杂浓度。
8.一种制造半导体器件的方法，其特征在于：包括如下步骤：
1)在衬底层上通过外延生产方式形成漂移层、耗尽层和重掺杂层；
2)通过向重掺杂层半导体材料中注入硼离子再进行高温退火，在漂移层、耗尽层和重掺杂层中形成多个相互分离的P型区作为抑制反偏漏电流结构区，在预定位置的漂移层、耗尽层和重掺杂层中形成肖特基势垒边缘P型扩散保护环，同时在半导体装置边缘的表面形成硅表面保护层；
3)在重掺杂层上淀积一层势垒金属，通过低温烧结在重掺杂层表面的N型区形成肖特基势垒层，在抑制反偏漏电流结构区表面的为欧姆接触区。
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